JP2000003976A - Semiconductor device - Google Patents
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- H10W72/5449—
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Abstract
(57)【要約】
【課題】本発明は接合電極(バンプ)がエリアアレイ状
に配設された半導体装置に関し、衝撃印加されたような
場合でも半田バンプと接続電極との間に発生する破損を
防止して信頼性の向上を図ることを課題とする。
【解決手段】半導体素子22と、この半導体素子22に
接続された複数の基板上配線28を絶縁基板27A上に
形成してなる構成の配線基板23Aと、この配線基板2
3Aにエリアアレイ状に配置されると共に基板上配線2
8に形成された接続端子29Aに接合された半田バンプ
25と、少なくとも半導体素子22を封止する封止樹脂
24とを具備する半導体装置において、前記接続端子2
9Aが絶縁基板27Aに対して可撓性を有する構成と
し、衝撃負荷を接続端子29Aが可撓変形することによ
り緩和するよう構成する。
(57) Abstract: The present invention relates to a semiconductor device in which bonding electrodes (bumps) are arranged in an area array, and breakage occurring between solder bumps and connection electrodes even when an impact is applied. It is an object of the present invention to improve the reliability by preventing the problem. A semiconductor element, a wiring board having a configuration in which a plurality of on-board wirings connected to the semiconductor element are formed on an insulating substrate, and a wiring board having the same.
3A are arranged in an area array and the wiring on the substrate 2
8, a solder bump 25 joined to the connection terminal 29A formed on the semiconductor device 22 and a sealing resin 24 for sealing at least the semiconductor element 22.
9A is configured to have flexibility with respect to the insulating substrate 27A, and the impact load is reduced by the flexible deformation of the connection terminal 29A.
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置に係り、
特に接合電極(バンプ)がエリアアレイ状に配設された
半導体装置に関する。近年、半導体装置の小型化及び高
密度化に伴い、半導体装置の端子配列はQFP(Quad Fl
at Package) のようなペリフェラル型の端子配列ではな
く、BGA(Ball Grid Array)のようなエリアアレイ型
の配列をとるものが増えてきている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device in which bonding electrodes (bumps) are arranged in an area array. In recent years, with the miniaturization and high density of semiconductor devices, the terminal arrangement of semiconductor devices has been changed to QFP (Quad Fl
Attempts have been made to adopt an area array type arrangement such as a BGA (Ball Grid Array) instead of a peripheral type terminal arrangement such as at package).
【0002】[0002]
【従来の技術】図1及び図2は、従来のエリアアレイ型
端子配列を有した半導体装置の一例として、BGA構造
の半導体装置1を示している。また、各図は半導体装置
1を実装基板11に実装した状態を示しており、更に図
2は実装された半田バンプ5の近傍を拡大して示してい
る。2. Description of the Related Art FIGS. 1 and 2 show a semiconductor device 1 having a BGA structure as an example of a conventional semiconductor device having an area array type terminal arrangement. Each figure shows a state in which the semiconductor device 1 is mounted on the mounting board 11, and FIG. 2 shows an enlarged view of the vicinity of the mounted solder bumps 5.
【0003】BGA構造の半導体装置1は、大略すると
半導体素子2,配線基板3,封止樹脂4,及び半田バン
プ5(球状接合電極)等により構成されている。半導体
素子2は配線基板3の上部に搭載されており、ワイヤ6
により半導体素子2と配線基板3とは電気的に接続され
ている。配線基板3は、例えば樹脂製の絶縁基板7の上
面に基板上配線8が所定のパターンで形成されている。
この基板上配線8の一端部は前記したワイヤが接続され
るボンディングパッドが形成されており、他端部には半
田バンプ5が接合される接続端子9が形成されている。A semiconductor device 1 having a BGA structure generally includes a semiconductor element 2, a wiring board 3, a sealing resin 4, solder bumps 5 (spherical bonding electrodes), and the like. The semiconductor element 2 is mounted on the upper part of the wiring board 3,
Thereby, the semiconductor element 2 and the wiring board 3 are electrically connected. In the wiring board 3, on-board wiring 8 is formed in a predetermined pattern on the upper surface of an insulating substrate 7 made of, for example, resin.
At one end of the on-substrate wiring 8, a bonding pad to which the above-mentioned wire is connected is formed, and at the other end, a connection terminal 9 to which the solder bump 5 is joined is formed.
【0004】また、半田バンプ5はエリアアレイ型の端
子配列で配線基板3に配設され、このため絶縁基板7の
半田バンプ5が配設される位置には貫通孔10が形成さ
れている。前記した接続端子9は、この貫通孔10が形
成されることにより絶縁基板7から露出しており、よっ
て半田バンプ5の上部は貫通孔10を介して接続端子9
に接合される構成とされている。The solder bumps 5 are arranged on the wiring board 3 in an area array type terminal arrangement. For this reason, through holes 10 are formed in the insulating substrate 7 at positions where the solder bumps 5 are arranged. The connection terminals 9 are exposed from the insulating substrate 7 by forming the through holes 10, so that the upper portions of the solder bumps 5 are connected to the connection terminals 9 through the through holes 10.
It is configured to be joined to.
【0005】また、実装状態において、半田バンプ5の
下部は実装基板11に形成されている実装側電極12に
接合され、これにより半導体素子2はワイヤ6,基板上
配線8,接続端子9,半田バンプ5を介して実装基板1
1に電気的に接続される構成とされている。更に、封止
樹脂4は配線基板3の上部にモールド(或いはポッティ
ング)により形成されており、前記した半導体素子2,
ワイヤ6,及び基板上配線8等を保護する機能を奏す
る。In the mounted state, the lower portion of the solder bump 5 is joined to the mounting-side electrode 12 formed on the mounting substrate 11, whereby the semiconductor element 2 is provided with the wires 6, the wiring 8 on the substrate, the connection terminals 9, Mounting board 1 via bump 5
1. Further, the sealing resin 4 is formed by molding (or potting) on the upper part of the wiring board 3, and the above-described semiconductor element 2,
It has a function of protecting the wires 6 and the wiring 8 on the substrate.
【0006】上記構成とされた半導体装置1において、
従来では接続端子9の大きさが絶縁基板7に形成された
貫通孔10より大きく設定されており、従って接続端子
9はその外周縁全体が絶縁基板7に固定された構成とさ
れていた。In the semiconductor device 1 having the above configuration,
In the related art, the size of the connection terminal 9 is set to be larger than the through hole 10 formed in the insulating substrate 7, so that the connection terminal 9 has a configuration in which the entire outer peripheral edge is fixed to the insulating substrate 7.
【0007】[0007]
【発明が解決しようとする課題】ところで、従来から広
く用いられているQFP等のリード付パッケージでは、
樹脂パッケージ(半導体素子が封止されている)と実装
基板との間にリードが介在しているめ、実装基板に曲げ
等の機械的負荷が生じた時にもその負荷をリードが可撓
変形することにより分散させ、リードと実装基板とのは
んだ接合部が受ける負荷を軽減することができる。By the way, in a leaded package such as QFP which has been widely used in the past,
Since the lead is interposed between the resin package (in which the semiconductor element is sealed) and the mounting substrate, even when a mechanical load such as bending occurs on the mounting substrate, the lead flexibly deforms the load. Accordingly, the load can be reduced and the load applied to the solder joint between the lead and the mounting board can be reduced.
【0008】これに対し、BGA等のエリアアレイ型半
導体装置1では、その端子配列(半田バンプ5の配列)
の特性上、各半田バンプ5のはんだ接合面積がQFP等
に比較して大きく取れることで接合強度を確保し、実装
基板曲げ等の機械的負荷に対応していた。しかしながら
落下衝撃等の衝撃負荷に対しては、その破壊は瞬間的に
半田バンプ5と接続端子9との接合界面13(図2に梨
地で示す)に生じる。また、上記のように接続端子9は
その外周縁全体が絶縁基板7に固定されているため、接
続端子9は変位することはなく、衝撃負荷は接合界面1
3に直接印加されることとなってしまう。On the other hand, in the area array type semiconductor device 1 such as BGA, the terminal arrangement (the arrangement of the solder bumps 5) is used.
Due to the above characteristics, the solder bonding area of each solder bump 5 can be made larger than that of QFP or the like to secure the bonding strength and to cope with mechanical loads such as bending of the mounting board. However, with respect to an impact load such as a drop impact, the destruction occurs instantaneously at the bonding interface 13 (shown in satin in FIG. 2) between the solder bump 5 and the connection terminal 9. Further, as described above, since the entire outer peripheral edge of the connection terminal 9 is fixed to the insulating substrate 7, the connection terminal 9 is not displaced, and the impact load is applied to the bonding interface 1.
3 will be applied directly.
【0009】更に、通常接続端子9にはニッケルめっ
き、金めっき,錫めっき等が施されており、よって接続
端子9と半田バンプ5との接合界面13には、はんだと
ニッケルまたは銅の金属間化合物層が形成される。この
金属間化合物層は一般的に硬く脆いため、上記の衝撃負
荷が印加された場合、この接合界面13において破損が
発生し易くなる。Further, the connection terminals 9 are usually plated with nickel, gold, tin, or the like. A compound layer is formed. Since this intermetallic compound layer is generally hard and brittle, breakage is likely to occur at the joint interface 13 when the above-mentioned impact load is applied.
【0010】このため、多少の接合面積の拡大では破損
の発生を防ぐことが出来ず、このような衝撃負荷が想定
されるような使用に対しては、補強用樹脂(アンダーフ
ィルレジン)を実装基板11と半導体装置1との間に充
填することが行われていた。しかるに、実装基板11と
半導体装置1との間に補強用樹脂を装填する構成では、
部品点数の増大及び製造工程の複雑化を招き、半導体装
置1のコストが上昇してしまう。For this reason, the occurrence of breakage cannot be prevented by a slight increase in the joint area, and a reinforcing resin (underfill resin) is mounted for use in which such an impact load is expected. Filling between the substrate 11 and the semiconductor device 1 has been performed. However, in the configuration in which the reinforcing resin is loaded between the mounting substrate 11 and the semiconductor device 1,
This increases the number of parts and complicates the manufacturing process, and increases the cost of the semiconductor device 1.
【0011】本発明は上記の点に鑑みてなされたもので
あり、衝撃印加されたような場合でも、アンダーフィル
レジンを用いることなく破損発生を防止し、信頼性の向
上を図りうる半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and provides a semiconductor device capable of preventing breakage without using an underfill resin and improving reliability even when an impact is applied. The purpose is to provide.
【0012】[0012]
【課題を解決するための手段】上記の課題は、次に述べ
る各手段を講じることにより解決することができる。請
求項1記載の発明では、半導体素子と、この半導体素子
を搭載すると共に、前記半導体素子に接続された複数の
配線を絶縁基板上に形成してなる構成の配線基板と、こ
の配線基板にエリアアレイ状に配置されると共に、前記
配線に形成された接続端子に接合された接合電極とを具
備する半導体装置において、前記複数の接続端子の内、
その一部または全てが前記絶縁基板に対して可撓性を有
する構成としたことを特徴とするものである。The above-mentioned object can be attained by taking the following means. According to the first aspect of the present invention, a semiconductor device, a wiring board having the semiconductor element mounted thereon and a plurality of wirings connected to the semiconductor element formed on an insulating substrate, and an area provided on the wiring board. A semiconductor device comprising: a plurality of connection terminals, wherein the plurality of connection terminals are arranged in an array and include a bonding electrode bonded to a connection terminal formed on the wiring.
A part or the whole thereof is configured to have flexibility with respect to the insulating substrate.
【0013】また、請求項2記載の発明では、前記請求
項1記載の半導体装置において、前記絶縁基板の前記接
合電極が配設される位置に貫通孔を形成し、前記接続端
子が前記貫通孔内に位置するよう構成したことを特徴と
するものである。また、請求項3記載の発明では、前記
請求項2記載の半導体装置において、前記絶縁基板と、
少なくとも前記半導体素子を封止するよう前記配線基板
上に形成される封止樹脂との間に、前記封止樹脂形成時
に樹脂が前記貫通孔を介して前記接合電極の配設側に流
出するのを防止する樹脂洩れ防止部材を配設したことを
特徴とするものである。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, a through hole is formed in the insulating substrate at a position where the bonding electrode is provided, and the connection terminal is connected to the through hole. It is characterized by being comprised so that it may be located inside. According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the insulating substrate comprises:
At least between the sealing resin and the sealing resin formed on the wiring board so as to seal the semiconductor element, when the sealing resin is formed, the resin flows out to the side where the bonding electrode is provided through the through hole. And a resin leakage preventing member for preventing the occurrence of the resin is provided.
【0014】また、請求項4記載の発明では、半導体素
子と、この半導体素子を搭載すると共に、前記半導体素
子に接続された複数の配線を絶縁基板上に形成してなる
構成の配線基板と、この配線基板にエリアアレイ状に配
置されると共に前記配線に形成された接続端子に接合さ
れており、実装状態において実装基板に形成された電極
と接合する接合電極とを具備する半導体装置において、
前記接続端子を可撓性を有する材料により構成すると共
に前記絶縁基板に接合し、かつ、前記接合電極が前記実
装基板に接合される接合力に対し、前記接続端子の前記
絶縁基板に対する接合強度の方が弱くなるよう構成した
ことを特徴とするものである。According to a fourth aspect of the present invention, there is provided a semiconductor device, and a wiring board having the semiconductor element mounted thereon and a plurality of wirings connected to the semiconductor element formed on an insulating substrate. A semiconductor device comprising: a bonding electrode that is arranged in an area array on the wiring substrate and bonded to a connection terminal formed on the wiring, and that is bonded to an electrode formed on the mounting substrate in a mounted state.
The connection terminal is made of a flexible material and is bonded to the insulating substrate, and the bonding strength of the connection terminal to the insulating substrate is higher than the bonding strength at which the bonding electrode is bonded to the mounting substrate. It is characterized in that it is configured to be weaker.
【0015】また、請求項5記載の発明では、前記請求
項1乃至4のいずれかに記載の半導体装置において、前
記接続端子の幅寸法が、前記接続端子以外の配線の幅寸
法に比べて幅広となるよう構成したことを特徴とするも
のである。上記した各手段は、次のように作用する。According to a fifth aspect of the present invention, in the semiconductor device according to any one of the first to fourth aspects, a width of the connection terminal is wider than a width of a wiring other than the connection terminal. It is characterized by having comprised so that it might become. Each of the means described above operates as follows.
【0016】請求項1記載の発明によれば、接合電極が
接合された複数の接続端子の内、その一部または全てを
絶縁基板に対して可撓性を有する構成としたことによ
り、実装基板に実装された状態の半導体装置に落下衝撃
等の衝撃負荷が印加された場合、接続端子が可撓変形す
ることにより、接続端子と接合電極との接合界面に印加
される衝撃負荷を緩和させることができる。よって、こ
の接合界面において接続端子と接合電極との間に破損が
発生することを防止でき、半導体装置の信頼性を向上さ
せることができる。According to the first aspect of the present invention, a part or all of the plurality of connection terminals to which the bonding electrodes are bonded have flexibility with respect to the insulating substrate. When an impact load such as a drop impact is applied to the semiconductor device mounted on the semiconductor device, the connection terminal is flexibly deformed, so that the impact load applied to the joint interface between the connection terminal and the joint electrode is reduced. Can be. Therefore, it is possible to prevent the occurrence of breakage between the connection terminal and the bonding electrode at the bonding interface, and to improve the reliability of the semiconductor device.
【0017】また、請求項2記載の発明によれば、絶縁
基板の接合電極が配設される位置に貫通孔を形成し、接
続端子が貫通孔内に位置するよう構成したことにより、
接続端子は貫通孔内において浮いた状態となり、よって
可撓変形可能な状態となる。また、単に絶縁基板に接続
端子を残して貫通孔を形成するのみで接続端子を可撓性
を有する構成とすることができるため、可撓変形可能な
接続端子を容易かつ確実に形成することができる。According to the second aspect of the present invention, a through-hole is formed in the insulating substrate at a position where the bonding electrode is provided, and the connection terminal is located in the through-hole.
The connection terminal is in a floating state in the through-hole, and is thus in a state capable of being flexibly deformed. Further, since the connection terminals can be configured to have flexibility only by forming the through holes while leaving the connection terminals on the insulating substrate, it is possible to easily and reliably form the flexible deformable connection terminals. it can.
【0018】また、請求項3記載の発明によれば、絶縁
基板と封止樹脂との間に、封止樹脂形成時に樹脂が貫通
孔を介して接合電極の配設側に流出するのを防止する樹
脂洩れ防止部材を配設したことにより、接合電極に樹脂
が付着することを防止でき、実装信頼性の向上を図るこ
とができる。 また、請求項4記載の発明によれば、接
続端子を可撓性を有する材料により構成すると共に絶縁
基板に接合し、かつ、接合電極が実装基板に接合される
接合力に対して接続端子の絶縁基板に対する接合強度の
方が弱くなるよう構成したことにより、衝撃負荷が印加
された場合、破損は接続端子と絶縁基板との接合界面で
発生する。Further, according to the third aspect of the invention, between the insulating substrate and the sealing resin, when the sealing resin is formed, the resin is prevented from flowing out to the side where the bonding electrode is provided through the through hole. By providing the resin leakage preventing member, it is possible to prevent the resin from adhering to the bonding electrode, and to improve the mounting reliability. According to the fourth aspect of the present invention, the connection terminal is made of a flexible material and is bonded to the insulating substrate, and the bonding electrode is bonded to the mounting substrate with respect to the bonding force of bonding to the mounting substrate. With the configuration in which the bonding strength to the insulating substrate is weaker, when an impact load is applied, damage occurs at the bonding interface between the connection terminal and the insulating substrate.
【0019】しかしながら、接続端子は配線と一体的な
構成さされているため、接続端子が絶縁基板から剥がれ
た状態となっても電気的機能上問題とならない。また、
一旦接合界面が破壊された後に再び衝撃負荷が加わった
場合は、接続端子の構造は絶縁基板に対して可撓性を有
する構造となっているため、接続端子と接合電極との接
合界面に印加される衝撃負荷を緩和させることができ
る。よって、接合界面において接続端子と接合電極との
間に発生する破損をより確実に防止することができる。However, since the connection terminal is formed integrally with the wiring, even if the connection terminal is peeled off from the insulating substrate, there is no problem in electrical function. Also,
If an impact load is applied again after the joint interface has been broken, the connection terminals are applied to the joint interface between the connection terminals and the joint electrodes because the structure of the connection terminals is flexible with respect to the insulating substrate. Impact load can be reduced. Therefore, damage occurring between the connection terminal and the bonding electrode at the bonding interface can be more reliably prevented.
【0020】更に、請求項5記載の発明によれば、接続
端子の幅寸法が、接続端子以外の配線の幅寸法に比べて
幅広となるよう構成したことにより、接続端子の可撓性
を配線の他の部位に比べて大きくすることができ、衝撃
負荷の緩和作用を増大させることができる。Further, according to the fifth aspect of the invention, the width of the connection terminal is made wider than the width of the wiring other than the connection terminal, so that the flexibility of the connection terminal is improved. Can be made larger than other parts, and the effect of reducing the impact load can be increased.
【0021】[0021]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図3乃至図5は、本発明の第1
実施例である半導体装置20Aを説明するための図であ
る。図3は半導体装置20Aの要部断面図であり、図4
は半導体装置20Aの半田バンプ25近傍を拡大して示
す図であり、更に図5は半導体装置20Aに設けられる
配線基板の拡大図である。Next, embodiments of the present invention will be described with reference to the drawings. 3 to 5 show the first embodiment of the present invention.
FIG. 6 is a diagram for explaining a semiconductor device 20A according to an embodiment. FIG. 3 is a sectional view of a main part of the semiconductor device 20A, and FIG.
FIG. 5 is an enlarged view showing the vicinity of the solder bump 25 of the semiconductor device 20A, and FIG. 5 is an enlarged view of a wiring board provided on the semiconductor device 20A.
【0022】本実施例に係る半導体装置20Aは、エリ
アアレイ型端子配列を有したBGA構造の半導体装置で
ある。この半導体装置20Aは、大略すると半導体素子
22,配線基板23A,封止樹脂24,半田バンプ25
(球状接合電極),及び樹脂洩れ防止部材35等により
構成されている。半導体素子22は配線基板23Aの上
部に搭載されており、その上面には複数の電極パッド3
3が形成されている。この電極パッド33には、後述す
るようにワイヤ26が接続される。The semiconductor device 20A according to the present embodiment is a semiconductor device having a BGA structure having an area array type terminal arrangement. The semiconductor device 20A roughly includes a semiconductor element 22, a wiring board 23A, a sealing resin 24, and a solder bump 25.
(Spherical bonding electrode), a resin leakage prevention member 35, and the like. The semiconductor element 22 is mounted on an upper part of the wiring board 23A, and a plurality of electrode pads 3
3 are formed. The wires 26 are connected to the electrode pads 33 as described later.
【0023】配線基板23Aは、大略すると絶縁基板2
7A及び基板上配線28により構成されている。絶縁基
板27Aは例えばポリイミドテープ等の樹脂基板であ
り、後述する半田バンプ25が接合される位置には貫通
孔30が形成されている。また、基板上配線28はこの
絶縁基板27A上に所定のパターンで形成されている。
基板上配線28は例えば絶縁基板27Aの上面全面に銅
箔を形成した後、これをエッチングにより所定パターン
に形成したものである。また、形成された基板上配線2
8は、実装基板31への半田バンプ25の接合時のはん
だ濡れ性を確保のためニッケルめっき、金めっき,錫め
っき等が施されている。The wiring board 23A is roughly the insulating substrate 2
7A and on-substrate wiring 28. The insulating substrate 27A is a resin substrate such as a polyimide tape, for example, and a through hole 30 is formed at a position where a solder bump 25 described later is joined. The on-substrate wiring 28 is formed in a predetermined pattern on the insulating substrate 27A.
The on-substrate wiring 28 is formed, for example, by forming a copper foil on the entire upper surface of the insulating substrate 27A and then etching it to form a predetermined pattern. In addition, the formed on-substrate wiring 2
Reference numeral 8 denotes nickel plating, gold plating, tin plating, or the like, for ensuring solder wettability when the solder bump 25 is joined to the mounting board 31.
【0024】この基板上配線28の一端部はワイヤ26
が接続されるボンディングパッド34が形成されてお
り、他端部には半田バンプ25が接合される接続端子2
9Aが形成されている(図5参照)。従って、接続端子
29Aにもニッケルめっき、金めっき,錫めっき等が施
されている。また、半田バンプ25は、エリアアレイ型
の端子配列で配線基板23Aに配設されている。このた
め絶縁基板27Aに形成された貫通孔30もエリアアレ
イ型(格子状)の配列で形成されている。この貫通孔3
0が形成されることにより、基板上配線28に形成され
た接続端子29Aは絶縁基板27Aから実装側に向け露
出する。そして、半田バンプ25は、この貫通孔30を
介して接続端子29Aに接合される構成とされている。One end of the on-substrate wiring 28 is connected to the wire 26
Is formed, and the other end of the connection terminal 2 to which the solder bump 25 is bonded is formed.
9A is formed (see FIG. 5). Accordingly, the connection terminals 29A are also plated with nickel, gold, tin, or the like. The solder bumps 25 are disposed on the wiring board 23A in an area array type terminal arrangement. Therefore, the through holes 30 formed in the insulating substrate 27A are also formed in an area array type (lattice-like) arrangement. This through hole 3
By forming 0, the connection terminals 29A formed on the on-substrate wiring 28 are exposed from the insulating substrate 27A toward the mounting side. The solder bump 25 is configured to be joined to the connection terminal 29A via the through hole 30.
【0025】封止樹脂24は配線基板23Aの上部にモ
ールド(或いはポッティング)により形成されており、
前記した半導体素子22,ワイヤ26,及び基板上配線
28等を保護する機能を奏する。また、前記のように配
線基板23Aには貫通孔30が形成されているため、単
に配線基板23Aに封止樹脂24を形成すると、封止樹
脂24を構成する樹脂が貫通孔30を介して配線基板2
3Aの実装側に洩れ出してしまい、半田バンプ25と実
装基板31との接合性が不良となることが考えられる。The sealing resin 24 is formed on the wiring substrate 23A by molding (or potting).
It has a function of protecting the semiconductor element 22, the wires 26, the wiring 28 on the substrate, and the like. Further, since the through-hole 30 is formed in the wiring board 23A as described above, if the sealing resin 24 is simply formed in the wiring board 23A, the resin constituting the sealing resin 24 is connected to the wiring via the through-hole 30. Substrate 2
It is conceivable that the solder 3A leaks out to the mounting side and the bonding property between the solder bump 25 and the mounting board 31 becomes poor.
【0026】このため、本実施例では配線基板23Aの
上部に樹脂洩れ防止部材35を配設し、この樹脂洩れ防
止部材35により貫通孔30を塞ぐことにより、封止樹
脂24の形成時に樹脂が貫通孔30を介して配線基板2
3Aの実装側に洩れ出すことを防止している。これによ
り、半導体装置20Aと実装基板31との接合(即ち、
半田バンプ25と実装側電極32との接合)を確実に行
うことが可能となり、実装信頼性を向上させることがで
きる。For this reason, in the present embodiment, a resin leakage prevention member 35 is disposed above the wiring board 23A, and the through hole 30 is closed by the resin leakage prevention member 35, so that the resin is not formed when the sealing resin 24 is formed. Wiring board 2 through through hole 30
3A is prevented from leaking to the mounting side. Thereby, the bonding between the semiconductor device 20A and the mounting board 31 (ie,
The bonding between the solder bump 25 and the mounting-side electrode 32) can be reliably performed, and the mounting reliability can be improved.
【0027】尚、実装状態では、半田バンプ25の下部
は実装基板31に形成されている実装側電極32に半田
接合され、これにより半導体素子22はワイヤ26,基
板上配線28,接続端子29A,半田バンプ25を介し
て実装基板31に電気的に接続される。ここで、上記構
成とされた半導体装置20Aにおいて、接続端子29A
と半田バンプ25との接合構造に注目し、以下詳述す
る。In the mounted state, the lower portion of the solder bump 25 is soldered to the mounting-side electrode 32 formed on the mounting substrate 31, whereby the semiconductor element 22 is connected to the wire 26, the wiring 28 on the substrate, the connection terminal 29A, It is electrically connected to the mounting board 31 via the solder bump 25. Here, in the semiconductor device 20A having the above configuration, the connection terminal 29A
Attention is paid to the bonding structure between the solder bumps and the solder bumps 25, which will be described in detail below.
【0028】先に図1及び図2を用いて説明したよう
に、従来の半導体装置1では接続端子9が貫通孔10を
覆うように配設されており、よって接続端子9は絶縁基
板7に対し変位することはできなかった。これに対して
本実施例に係る半導体装置20Aでは、接続端子29A
は貫通孔30内に片持ち梁状に延出した構成とされてい
る。具体的には、図4に示されるように、接続端子29
Aは固定部36と可撓変形部37とにより構成されてお
り、固定部36は絶縁基板27Aに固定されると共に、
可撓変形部37は貫通孔30に変位可能に延出した構成
とされている。As described above with reference to FIGS. 1 and 2, in the conventional semiconductor device 1, the connection terminals 9 are provided so as to cover the through holes 10. On the other hand, it could not be displaced. On the other hand, in the semiconductor device 20A according to the present embodiment, the connection terminal 29A
Are configured to extend in a through-hole 30 in a cantilever manner. Specifically, as shown in FIG.
A is composed of a fixed portion 36 and a flexible deformable portion 37. The fixed portion 36 is fixed to the insulating substrate 27A,
The flexible deformation portion 37 is configured to extend displaceably into the through hole 30.
【0029】このように、接続端子29Aが貫通孔30
内に位置するよう構成したことにより、接続端子29A
は貫通孔30内において浮いた状態となり、よって図4
に矢印A1,A2で示す方向に可撓変形可能な状態とな
る。また、半田バンプ25は、この可撓変形部37との
み接合された構成とされている。また、単に絶縁基板2
7Aに接続端子29Aを残して貫通孔30を形成するの
みで接続端子29Aを可撓可能な構成とできるため、可
撓変形可能な接続端子29Aを容易かつ確実に形成する
ことができる。As described above, the connection terminal 29A is connected to the through hole 30.
The connection terminal 29A.
Is in a floating state in the through-hole 30.
The state shown in FIG. Further, the solder bump 25 is configured to be joined only to the flexible deformation portion 37. Also, simply the insulating substrate 2
Since the connection terminal 29A can be configured to be flexible only by forming the through hole 30 while leaving the connection terminal 29A in 7A, the flexible deformable connection terminal 29A can be easily and reliably formed.
【0030】上記のように、接続端子29Aが絶縁基板
27Aに対して可撓変形可能な構成としたことにより、
実装基板31に実装された状態の半導体装置20Aに落
下衝撃等の衝撃負荷が印加された場合、接続端子29A
が可撓変形することにより、接続端子29Aと半田バン
プ25との接合界面に印加される衝撃負荷を緩和させる
ことができる。As described above, since the connection terminal 29A is configured to be flexibly deformable with respect to the insulating substrate 27A,
When an impact load such as a drop impact is applied to the semiconductor device 20A mounted on the mounting board 31, the connection terminal 29A
Is flexibly deformed, so that an impact load applied to the joint interface between the connection terminal 29A and the solder bump 25 can be reduced.
【0031】即ち、衝撃負荷が印加された場合、この衝
撃負荷は接続端子29Aと半田バンプ25との接合界面
に生成される金属間化合物の耐性に対し、大きい耐性を
有する接続端子29Aに負荷されることとなり、この接
続端子29Aが可撓変形するこにより衝撃負荷は緩衝さ
れる。これにより、この接合界面において接続端子29
Aと半田バンプ25との間に破損が発生することを防止
でき、よって半導体装置20Aの信頼性を向上させるこ
とができる。That is, when an impact load is applied, the impact load is applied to the connection terminal 29A which has a large resistance to the intermetallic compound generated at the joint interface between the connection terminal 29A and the solder bump 25. As a result, the impact load is buffered by the flexible deformation of the connection terminal 29A. Thereby, the connection terminal 29 is formed at this joint interface.
The occurrence of breakage between A and the solder bump 25 can be prevented, and the reliability of the semiconductor device 20A can be improved.
【0032】また本実施例では、図5に示すように、接
続端子29Aの幅寸法(図中、矢印L1で示す)が、接
続端子以外の配線の幅寸法(図中、矢印L2で示す)に
比べて幅広(L1>L2)となるよう構成している
(尚、図5では、簡略化のため3本の基板上配線28の
みを図示している)。このように、接続端子29Aの幅
寸法が、接続端子29A以外の配線の幅寸法に比べて幅
広となるよう構成したことにより、接続端子29Aの可
撓性を配線の他の部位に比べて大きくすることができ、
衝撃負荷の緩和作用を増大させることができる。また、
接続端子29Aの幅寸法L1は任意に設定することがで
きるため、接続端子29Aに対し任意の可撓性を付与す
ることが可能となる。In this embodiment, as shown in FIG. 5, the width dimension of the connection terminal 29A (indicated by an arrow L1 in the figure) is equal to the width dimension of the wiring other than the connection terminal (indicated by an arrow L2 in the figure). (L1> L2) (only three on-substrate wirings 28 are shown in FIG. 5 for simplicity). As described above, since the width of the connection terminal 29A is configured to be wider than the width of the wiring other than the connection terminal 29A, the flexibility of the connection terminal 29A is increased as compared with other portions of the wiring. Can be
The effect of alleviating the impact load can be increased. Also,
Since the width L1 of the connection terminal 29A can be set arbitrarily, it is possible to provide the connection terminal 29A with any flexibility.
【0033】更に、本実施例によれば、半導体装置20
Aと実装基板31との間にアンダーフィルレジンを介装
しなくても衝撃負荷に耐えられるため、半導体装置20
Aの製造工程の簡略化及びコスト低減を図ることができ
る。尚、接続端子29Aの幅寸法L1は、必ずしも接続
端子29A以外の配線の幅寸法L1に対して大きく設定
する必要はなく、図6(A)に示すように、基板上配線
28と接続端子29Bの幅寸法(図中、矢印L3で示
す)を等しくした構成としてもよい。Further, according to this embodiment, the semiconductor device 20
A can withstand an impact load without interposing an underfill resin between the semiconductor device 20 and the mounting substrate 31.
The manufacturing process of A can be simplified and the cost can be reduced. Note that the width L1 of the connection terminal 29A does not necessarily need to be set to be larger than the width L1 of the wiring other than the connection terminal 29A. As shown in FIG. May have the same width dimension (indicated by an arrow L3 in the figure).
【0034】また、接続端子29Aの構造は必ずしも片
持ち梁構造とする必要はなく、配線端子事態の強度を向
上させるために、図6(B)に示すように、両持ち梁構
造とし、かつその形状をV字形状とする構成としてもよ
い。続いて、本発明の第2実施例について説明する。図
7及び図8は、本発明の第2実施例である半導体装置2
0Bを示す要部断面図である。尚、図7及び図8におい
て、先に図3乃至図6を用いて説明した第1実施例に係
る半導体装置20Aと同一構成については同一符号を付
し、その説明を省略する。Further, the structure of the connection terminal 29A is not necessarily required to be a cantilever structure, and in order to improve the strength of the wiring terminal, as shown in FIG. The shape may be a V-shape. Next, a second embodiment of the present invention will be described. 7 and 8 show a semiconductor device 2 according to a second embodiment of the present invention.
It is principal part sectional drawing which shows OB. 7 and 8, the same components as those of the semiconductor device 20A according to the first embodiment described above with reference to FIGS. 3 to 6 are denoted by the same reference numerals, and description thereof will be omitted.
【0035】本実施例に係る半導体装置20Bは、配線
基板23Bとして、その上下両面に夫々配線が形成さた
れものを用いている。即ち、絶縁基板27Bの上面には
基板上配線40が形成されると共に、絶縁基板27Bの
下面には接続端子29Dが形成されている。また、絶縁
基板27Bの所定位置にはスルーホール電極38が形成
されており、接続端子29Dはこのスルーホール電極3
8を介して基板上配線40に接続されている。よって、
半田バンプ25が接合された接続端子29Dは、スルー
ホール電極38を介して絶縁基板27Bの上面に引き出
された構成とされている。The semiconductor device 20B according to the present embodiment uses a wiring substrate 23B having wirings formed on both upper and lower surfaces thereof. That is, the on-substrate wiring 40 is formed on the upper surface of the insulating substrate 27B, and the connection terminals 29D are formed on the lower surface of the insulating substrate 27B. Further, a through-hole electrode 38 is formed at a predetermined position on the insulating substrate 27B, and the connection terminal 29D is connected to the through-hole electrode 3.
8 to the on-substrate wiring 40. Therefore,
The connection terminal 29D to which the solder bump 25 is joined is drawn out to the upper surface of the insulating substrate 27B via the through-hole electrode 38.
【0036】また、絶縁基板27Bの上面及び下面に
は、夫々絶縁性樹脂等よりなる配線保護膜39が形成さ
れている。この配線保護膜39は、前記したスルーホー
ル電極38及び基板上配線40を保護すると共に、封止
樹脂24のモード時に樹脂がスルーホール電極38の孔
を介して実装側に洩れるのを防止する機能を奏する。と
ころで、本実施例に係る半導体装置20Bでは、接続端
子29Dを第1実施例と同様に可撓変形可能な材料
(銅)により構成すると共に、図7に示すように、この
接続端子29Dを絶縁基板27Bに接合した構成として
いる。更に、接続端子29Dの絶縁基板27Bに対する
接合強度が、半田バンプ25の実装基板31(具体的に
は、実装側電極32)に対する接合強度に対して弱くな
るよう設定されている。A wiring protection film 39 made of an insulating resin or the like is formed on each of the upper and lower surfaces of the insulating substrate 27B. The wiring protective film 39 functions to protect the through-hole electrode 38 and the on-substrate wiring 40 and to prevent the resin from leaking to the mounting side through the hole of the through-hole electrode 38 when the sealing resin 24 is in the mode. To play. By the way, in the semiconductor device 20B according to the present embodiment, the connection terminal 29D is made of a material (copper) that can be flexibly deformed as in the first embodiment, and the connection terminal 29D is insulated as shown in FIG. It is configured to be joined to the substrate 27B. Further, the bonding strength of the connection terminal 29D to the insulating substrate 27B is set to be lower than the bonding strength of the solder bump 25 to the mounting substrate 31 (specifically, the mounting-side electrode 32).
【0037】上記構成とされた半導体装置20Bに衝撃
負荷が印加されると、前記した理由により破損は接続端
子29Dと絶縁基板27Bとの接合界面40で発生す
る。しかしながら、接続端子29Dはスルーホール電極
38と一体的に接続された構成とされているため、接続
端子29Dが絶縁基板27Bから脱落するようなことは
なく、図8に示されるように接続端子29Dのみが絶縁
基板27Bから剥がれた状態となる。但し、この図8に
示す状態であっても、前記のように接続端子29Dはス
ルーホール電極38と電気的接続された状態を維持して
おり、よって電気的機能上問題となるよなことはない。When an impact load is applied to the semiconductor device 20B having the above-described structure, breakage occurs at the joint interface 40 between the connection terminal 29D and the insulating substrate 27B for the above-described reason. However, since the connection terminal 29D is configured to be integrally connected to the through-hole electrode 38, the connection terminal 29D does not fall off the insulating substrate 27B, and as shown in FIG. Only the state is peeled off from the insulating substrate 27B. However, even in the state shown in FIG. 8, the connection terminal 29D maintains the state of being electrically connected to the through-hole electrode 38 as described above, so that there is no problem in the electrical function. Absent.
【0038】また、接続端子29Dの図8に示す状態に
注目すると、この状態は先に第1実施例で示した接続端
子29A(図3及び図4参照)と同様に、絶縁基板27
Bに対して接続端子29Dが可撓変形可能な状態であ
る。よって、図8に示すように一旦接合界面が破壊され
た後、再び衝撃負荷が加わった場合は、接続端子29D
の構造は絶縁基板27Bに対して可撓変形可能な構造と
なっているため、接続端子29Dと半田バンプ25との
接合界面に印加される衝撃負荷を緩和させることができ
る。これにより、接続端子29Dと半田バンプ25との
間に発生する破損をより確実に防止することができ、半
導体装置20Bの信頼性を向上させることができる。When attention is paid to the state of the connection terminal 29D shown in FIG. 8, this state is the same as that of the connection terminal 29A (see FIGS. 3 and 4) shown in the first embodiment.
B is in a state where the connection terminal 29D can be flexibly deformed. Therefore, as shown in FIG. 8, when the impact load is applied again after the joint interface is broken once, the connection terminal 29D
This structure can be flexibly deformed with respect to the insulating substrate 27B, so that the impact load applied to the joint interface between the connection terminal 29D and the solder bump 25 can be reduced. Thereby, damage occurring between the connection terminal 29D and the solder bump 25 can be more reliably prevented, and the reliability of the semiconductor device 20B can be improved.
【0039】尚、上記した各実施例においては、各半導
体装置20A,20Bに配設される全ての接続端子29
A〜29Dが絶縁基板27A,27Bに対して可撓変形
可能な構成としたが、必ずしも全ての接続端子を可撓変
形可能な構成とする必要はなく、特に衝撃負荷が加わり
易い位置に配設された接続端子のみ、可撓変形可能な構
成としてもよい。In each of the above embodiments, all the connection terminals 29 provided in each of the semiconductor devices 20A and 20B are provided.
A to 29D are configured to be flexibly deformable with respect to the insulating substrates 27A and 27B. However, it is not always necessary to configure all the connection terminals to be flexibly deformable. Only the connected connection terminals may be configured to be flexibly deformable.
【0040】[0040]
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項1記載の発
明によれば、落下衝撃等の衝撃負荷が印加された場合、
接続端子が可撓変形することにより接続端子と接合電極
との接合界面に印加される衝撃負荷は緩和され、よって
この接合界面において接続端子と接合電極との間に破損
が発生することを防止でき、これにより半導体装置の信
頼性を向上させることができる。According to the present invention as described above, the following various effects can be realized. According to the invention described in claim 1, when an impact load such as a drop impact is applied,
The impact load applied to the joint interface between the connection terminal and the bonding electrode is reduced by the flexible deformation of the connection terminal, so that it is possible to prevent the occurrence of breakage between the connection terminal and the junction electrode at this joint interface. Thus, the reliability of the semiconductor device can be improved.
【0041】また、請求項2記載の発明によれば、単に
絶縁基板に接続端子を残して貫通孔を形成するのみで接
続端子を可撓変形可能な構成とできるため、可撓性を有
する接続端子を容易かつ確実に形成することができる。
また、請求項3記載の発明によれば、接合電極に樹脂が
付着することを防止でき、実装信頼性の向上を図ること
ができる。According to the second aspect of the present invention, since the connection terminals can be flexibly deformed simply by forming the through holes while leaving the connection terminals on the insulating substrate, the connection having flexibility is provided. The terminals can be formed easily and reliably.
According to the third aspect of the present invention, it is possible to prevent the resin from adhering to the bonding electrode, and to improve the mounting reliability.
【0042】また、請求項4記載の発明によれば、接合
界面において接続端子と接合電極との間に発生する破損
をより確実に防止することができる。更に、請求項5記
載の発明によれば、接続端子の可撓性を配線の他の部位
に比べて大きくすることができ、よって衝撃負荷の緩和
作用を増大させることが可能となる。According to the fourth aspect of the present invention, it is possible to more reliably prevent damage occurring between the connection terminal and the bonding electrode at the bonding interface. Furthermore, according to the fifth aspect of the present invention, the flexibility of the connection terminal can be increased as compared with other portions of the wiring, and thus the effect of reducing the impact load can be increased.
【図1】従来の一例である半導体装置が実装基板に実装
された状態を示す図である。FIG. 1 is a diagram showing a state in which a semiconductor device, which is one example of the related art, is mounted on a mounting board.
【図2】図1において、半田バンプと接続端子との接合
界面近傍を拡大して示す図である。FIG. 2 is an enlarged view of the vicinity of a bonding interface between a solder bump and a connection terminal in FIG. 1;
【図3】本発明の第1実施例である半導体装置が実装基
板に実装された状態を示す図である。FIG. 3 is a diagram showing a state in which the semiconductor device according to the first embodiment of the present invention is mounted on a mounting substrate.
【図4】図3において、半田バンプと接続端子との接合
界面近傍を拡大して示す図である。FIG. 4 is an enlarged view of the vicinity of a bonding interface between a solder bump and a connection terminal in FIG. 3;
【図5】第1実施例である半導体装置に用いられる配線
基板の平面図である。FIG. 5 is a plan view of a wiring board used in the semiconductor device according to the first embodiment.
【図6】接続端子の変形例を説明するための図である。FIG. 6 is a diagram illustrating a modification of the connection terminal.
【図7】本発明の第2実施例である半導体装置が実装基
板に実装された状態を示す図である(その1)。FIG. 7 is a view showing a state in which the semiconductor device according to the second embodiment of the present invention is mounted on a mounting board (part 1).
【図8】本発明の第2実施例である半導体装置が実装基
板に実装された状態を示す図である(その2)。FIG. 8 is a view showing a state where the semiconductor device according to the second embodiment of the present invention is mounted on a mounting board (part 2).
20A,20B 半導体装置 22 半導体素子 23A,23B 配線基板 24 封止樹脂 25 半田バンプ 27A,27B 絶縁基板 28,40 基板上配線 29A〜29D 接続端子 30 貫通孔 31 実装基板 32 実装側電極 35 樹脂洩れ防止部材 36 固定部 37 可撓変形部 38 スルーホール電極 39 配線保護膜 41 接合界面 Reference Signs List 20A, 20B Semiconductor device 22 Semiconductor element 23A, 23B Wiring board 24 Sealing resin 25 Solder bump 27A, 27B Insulating substrate 28, 40 Wiring on board 29A-29D Connection terminal 30 Through hole 31 Mounting board 32 Mounting side electrode 35 Resin leakage prevention Member 36 Fixed part 37 Flexible deformation part 38 Through-hole electrode 39 Wiring protective film 41 Joining interface
Claims (5)
された複数の配線を絶縁基板上に形成してなる構成の配
線基板と、 該配線基板にエリアアレイ状に配置されると共に、前記
配線に形成された接続端子に接合された接合電極とを具
備する半導体装置において、 前記複数の接続端子の内、その一部または全てが前記絶
縁基板に対して可撓性を有する構成としたことを特徴と
する半導体装置。1. A semiconductor device, a wiring board on which the semiconductor element is mounted and a plurality of wirings connected to the semiconductor element are formed on an insulating substrate, and an area array on the wiring board. A semiconductor device comprising: a plurality of connection terminals, wherein the plurality of connection terminals are partially or entirely flexible with respect to the insulating substrate. A semiconductor device comprising:
を形成し、前記接続端子が前記貫通孔内に位置するよう
構成したことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein a through hole is formed in the insulating substrate at a position where the bonding electrode is provided, and the connection terminal is located in the through hole. Characteristic semiconductor device.
よう前記配線基板上に形成される封止樹脂との間に、前
記封止樹脂形成時に樹脂が前記貫通孔を介して前記接合
電極の配設側に流出するのを防止する樹脂洩れ防止部材
を配設したことを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the sealing resin is formed between the insulating substrate and a sealing resin formed on the wiring substrate so as to seal at least the semiconductor element. A semiconductor device, comprising: a resin leakage preventing member for preventing resin from flowing out to a side where the bonding electrode is provided through the through hole.
された複数の配線を絶縁基板上に形成してなる構成の配
線基板と、 該配線基板にエリアアレイ状に配置されると共に前記配
線に形成された接続端子に接合されており、実装状態に
おいて実装基板に形成された電極と接合する接合電極と
を具備する半導体装置において、 前記接続端子を可撓性を有する材料により構成すると共
に前記絶縁基板に接合し、 かつ、前記接合電極が前記実装基板に接合される接合力
に対し、前記接続端子の前記絶縁基板に対する接合強度
の方が弱くなるよう構成したことを特徴とする半導体装
置。4. A semiconductor device, a wiring board having the semiconductor element mounted thereon and a plurality of wirings connected to the semiconductor element formed on an insulating substrate, and an area array formed on the wiring board. A semiconductor device comprising: a bonding electrode disposed and joined to a connection terminal formed on the wiring, and a bonding electrode joined to an electrode formed on a mounting substrate in a mounted state, wherein the connection terminal has flexibility. The connecting electrode is bonded to the insulating substrate, and the bonding strength of the connection terminal to the insulating substrate is lower than the bonding strength of the bonding electrode bonded to the mounting substrate. Characteristic semiconductor device.
体装置において、 前記接続端子の幅寸法が、前記接続端子以外の配線の幅
寸法に比べて幅広となるよう構成したことを特徴とする
半導体装置。5. The semiconductor device according to claim 1, wherein a width of the connection terminal is wider than a width of a wiring other than the connection terminal. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10167301A JP2000003976A (en) | 1998-06-15 | 1998-06-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10167301A JP2000003976A (en) | 1998-06-15 | 1998-06-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003976A true JP2000003976A (en) | 2000-01-07 |
Family
ID=15847224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10167301A Pending JP2000003976A (en) | 1998-06-15 | 1998-06-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003976A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002265894A (en) * | 2001-03-08 | 2002-09-18 | Hitachi Chem Co Ltd | Heat-resistant adhesive sheet, metal foil-clad laminate and circuit board for area array semiconductor package |
| JP2002359262A (en) * | 2001-05-31 | 2002-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| US7858512B2 (en) | 2008-06-26 | 2010-12-28 | Wafer-Level Packaging Portfolio Llc | Semiconductor with bottom-side wrap-around flange contact |
-
1998
- 1998-06-15 JP JP10167301A patent/JP2000003976A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002265894A (en) * | 2001-03-08 | 2002-09-18 | Hitachi Chem Co Ltd | Heat-resistant adhesive sheet, metal foil-clad laminate and circuit board for area array semiconductor package |
| JP2002359262A (en) * | 2001-05-31 | 2002-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| US7858512B2 (en) | 2008-06-26 | 2010-12-28 | Wafer-Level Packaging Portfolio Llc | Semiconductor with bottom-side wrap-around flange contact |
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