ITTO20130347A1 - Circuito e metodo di calibrazione per un oscillatore controllato digitalmente - Google Patents

Description

DESCRIZIONE

“CIRCUITO E METODO DI CALIBRAZIONE PER UN OSCILLATORE CONTROLLATO DIGITALMENTEâ€

La presente invenzione à ̈ relativa ad un circuito e ad un metodo di calibrazione per un oscillatore controllato digitalmente (DCO), ovvero un oscillatore configurato per generare un segnale di orologio la cui frequenza à ̈ regolabile in modo discreto per mezzo di un segnale di controllo digitale.

Amplificatori ad alta precisione, in particolare per l’elaborazione di segnali in sistemi micro-elettromeccanici (MEMS), utilizzano oscillatori ad anello aperto per realizzare le operazioni di amplificazione, campionamento (“sampling†) o “chopping†in circuiti a capacità commutate, ed altresì operazioni di conversione nel dominio digitale.

Questi oscillatori, la cui frequenza di oscillazione tipicamente non eccede i pochi MHz, sono calibrati in modo approssimativo (“coarse trimmed†) durante procedure rapide di test. La calibrazione degli oscillatori deve pertanto avvenire quanto più rapidamente possibile, al fine di minimizzare il tempo di test. D’altro canto, per le fasi di test, una perfetta sincronia tra il segnale generato dall’oscillatore ed un segnale di riferimento non à ̈ richiesta.

Un circuito per la regolazione (“trimming†) discreta di un oscillatore controllato in tensione (VCO) à ̈ noto, ad esempio, da T. H. Lin et al., “A 900-MHz 2.5-mA CMOS Frequency Synthesizer With An Automatic SC Tuning Loop,†IEEE JSSC, 2001. Tuttavia, tale documento descrive una tecnica di calibrazione ad anello chiuso che richiede un elevato tempo di calibrazione (un circuito PLL deve essere preimpostato prima di poter generare un risultato utilizzabile ai fini della calibrazione).

Il documento di H. I. Lee et al., “A ∆Σ fractional-N frequency synthesizer using a wideband integrated VCO and a fast AFC technique for GSM/GPRS/WCDMA applications,†IEEE JSSC, 2004, descrive un circuito per la calibrazione ad anello aperto di un oscillatore. Tuttavia, il tempo di calibrazione à ̈ relativamente lungo, in quanto sono previsti una pluralità di contatori che, per fornire un risultato utilizzabile, devono accumulare un certo numero di conteggi.

Scopo della presente invenzione à ̈ fornire un circuito e un metodo di calibrazione per un oscillatore controllato digitalmente che consentano di superare gli inconvenienti dell’arte nota.

Secondo la presente invenzione vengono forniti un circuito e un metodo di calibrazione per un oscillatore controllato digitalmente, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione vengono ora descritte forme di realizzazione preferite, a puro titolo di esempi non limitativi, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra un circuito convertitore periodotensione includente un modulo di condizionamento di segnale ed un modulo di conversione periodo-tensione, secondo una forma di realizzazione della presente invenzione;

- le figure 2A-2F mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di condizionamento di segnale di figura 1, per illustrarne il funzionamento in una condizione operativa;

- le figure 3A-3F mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di condizionamento di segnale di figura 1, per illustrarne il funzionamento in una diversa condizione operativa;

- le figure 4A-4F mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di condizionamento di segnale di figura 1, per illustrarne il funzionamento in una ulteriore condizione operativa;

- le figure 5A-5F mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di condizionamento di segnale di figura 1, per illustrarne il funzionamento in una ancora ulteriore condizione operativa;

- le figure 6A-6D mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di conversione periodo-tensione di figura 1, per illustrarne il funzionamento in una condizione operativa;

- le figure 7A-7D mostrano, utilizzando una scala temporale comune, segnali in ingresso e in uscita dal modulo di conversione periodo-tensione di figura 1, per illustrarne il funzionamento in una ulteriore condizione operativa;

- la figura 8 mostra una implementazione circuitale del modulo di condizionamento di segnale di figura 1;

- la figura 9 mostra una implementazione circuitale del modulo di conversione periodo-tensione di figura 1;

- le figure 10A-10L mostrano, utilizzando una scala temporale comune, segnali in ingresso, in uscita e segnali intermedi di funzionamento dei moduli di condizionamento di segnale e di conversione periodo-tensione di figura 1; e

- la figura 11 mostra un sistema includente il circuito convertitore periodo-tensione di figura 1.

La figura 1 mostra, in forma schematica mediante diagramma a blocchi, un circuito convertitore tempotensione (“time to voltage converter†) 1, anche conosciuto come convertitore periodo-tensione, secondo una forma di realizzazione della presente invenzione. Il circuito convertitore tempo-tensione riceve in ingresso un segnale di riferimento SREF(es., fornito da un generatore di segnale di orologio) ed un segnale di oscillazione (“oscillating signal†) SOSC(es., fornito da un oscillatore controllato digitalmente o DCO – “Digitally Controlled Oscillator†), e produce un segnale di uscita SOUTindicativo della differenza di frequenza (o di periodo) tra il segnale di riferimento SREFed il segnale di oscillazione SOSC. Sulla base del segnale di uscita SOUTà ̈ possibile regolare la frequenza del segnale di oscillazione SOSCin modo tale da fissarla (“lock†) entro un intervallo di sotto-banda predefinito, centrato attorno alla frequenza di riferimento SREF.

Il circuito convertitore tempo-tensione 1 comprende un blocco generatore di fase 2 ed un blocco rilevatore di fase 4, comunicativamente accoppiati tra loro in modo tale per cui, segnali elettrici (corrente e/o tensione) generati in uscita dal blocco generatore di fase 2 sono ricevuti in ingresso dal blocco rilevatore di fase 4.

Il blocco generatore di fase 2 riceve, su un primo ingresso 2a, il segnale di riferimento SREF, in particolare un segnale di tensione a onda quadra avente frequenza predeterminata, fornito da un generatore di segnale di orologio di tipo di per sé noto e qui non mostrato. Inoltre, il blocco generatore di fase 2 riceve, su un secondo ingresso 2b, il segnale di oscillazione SOSC, in particolare un segnale di tensione a onda quadra avente una propria frequenza di oscillazione, generato da un oscillatore DCO di tipo di per sé noto e schematicamente illustrato in figura 11. Inoltre, il blocco generatore di fase 2 riceve, su un terzo ingresso 2c, un segnale di abilitazione SSTART, configurato per iniziare le operazioni del blocco generatore di fase 2. Il segnale di abilitazione SSTARTà ̈ ad esempio fornito da una logica di controllo, qui non mostrata e descritta nel seguito.

Sulla base dei segnali che riceve in ingresso, il blocco generatore di fase 2 produce segnali di uscita che vengono forniti al blocco rilevatore di fase 4. In dettaglio, il blocco generatore di fase 2 genera su una prima uscita 2d un segnale di riferimento intermedio SREF_PD, correlato al segnale di riferimento SREF; inoltre, il blocco generatore di fase 2 genera su una seconda uscita 2e un segnale di oscillazione intermedio SOSC_PD, correlato al segnale di oscillazione SOSC; inoltre, il blocco generatore di fase 2 genera su una terza uscita 2f un segnale di controllo SCHOP_PDe, su una quarta uscita 2g, un segnale di reset SRESET. Questi ultimi due segnali SCHOP_PDe SRESETsono segnali di controllo del funzionamento interno del blocco rilevatore di fase 4, e sono meglio illustrati in seguito, con riferimento alla descrizione dettagliata del blocco rilevatore di fase 4.

Come mostrato in figura, la prima uscita 2d del blocco generatore di fase 2 à ̈ accoppiata ad un primo ingresso 4a del blocco rilevatore di fase 4, per alimentare il segnale di riferimento intermedio SREF_PDal blocco rilevatore di fase 4; la seconda uscita 2e à ̈ accoppiata ad un secondo ingresso 4b del blocco rilevatore di fase 4, per alimentare il segnale di oscillazione intermedio SOSC_PDal blocco rilevatore di fase 4; la terza uscita 2f à ̈ accoppiata ad un terzo ingresso 4c del blocco rilevatore di fase 4, per alimentare il segnale di controllo SCHOP_PDal blocco rilevatore di fase 4; e la quarta uscita 2g à ̈ accoppiata ad un quarto ingresso 4d del blocco rilevatore di fase 4, per alimentare il segnale di reset SRESETal blocco rilevatore di fase 4.

A sua volta, il blocco rilevatore di fase 4 genera, sulla base dei segnali che riceve alle porte di ingresso 4a-4d, un primo ed un secondo segnale di uscita SOUT_UPe SOUT_DW, identificativi di una differenza di frequenza (o di periodo) tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PD. Il primo segnale di uscita SOUT_UPÃ ̈ alimentato su una porta di uscita 4e del blocco rilevatore di fase 4 e il secondo segnale di uscita SOUT_DWÃ ̈ alimentato su una porta di uscita 4f del blocco rilevatore di fase 4.

Inoltre, il blocco rilevatore di fase 4 genera su una porta di uscita 4g, un segnale di fine funzionamento SCOMPLETE, indicativo del fatto che le operazioni di generazione del primo e del secondo segnale di uscita SOUT_UPe SOUT_DWsono state completate. Una successiva fase di identificazione della differenza di frequenza tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PDsulla base del primo e del secondo segnale di uscita SOUT_UPe SOUT_DWpuò quindi essere eseguita.

Il funzionamento del blocco generatore di fase 2 à ̈ descritto con riferimento alle figure 2-5, che illustrano l’andamento nel tempo dei segnali di riferimento SREF, di oscillazione SOSC, di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDper rispettivi istanti iniziali tSTARTin corrispondenza dei quali: il segnale di riferimento SREFe il segnale di oscillazione SOSChanno entrambi valore logico alto “1†(Figura 2); il segnale di riferimento SREFe il segnale di oscillazione SOSChanno entrambi valore logico basso “0†(Figura 3); il segnale di riferimento SREFha valore logico basso “0†e il segnale di oscillazione SOSCha valore logico alto “1†(Figura 4); e il segnale di riferimento SREFha valore logico alto “1†e il segnale di oscillazione SOSCha valore logico basso “0†(Figura 5).

I segnali di riferimento SREFe di oscillazione SOSCsono rappresentati come segnali ad onda quadra aventi frequenza (periodo) costanti e tali per cui la frequenza del segnale di riferimento SREFÃ ̈ maggiore della frequenza del segnale di oscillazione SOSC.

Inoltre, i segnali delle figure 2A-2F, 3A-3F, 4A-4G, e 5A-5G sono rappresentati con riferimento ad una rispettiva linea temporale comune, per facilità di comparazione. I valori temporali non sono indicati nel loro dettaglio numerico, in quanto ininfluenti ai fini della descrizione delle relative figure.

Con riferimento alle figure 2A-2F, si nota che all’istante di inizio tSTARTentrambi i segnali di riferimento SREFe di oscillazione SOSChanno valore logico alto “1†. Il segnale di abilitazione SSTARTpassa da valore logico basso “0†a valore logico alto “1†in corrispondenza di tSTART. Il passaggio di livello logico del segnale di abilitazione SSTARTcausa il passaggio di livello logico, da basso ad alto, del segnale di reset SRESET, con un certo ritardo causato dalla propagazione ingresso-uscita tra l’ingresso 2c e l’uscita 2g del blocco generatore di fase 2. Nelle fasi iniziali di funzionamento del blocco generatore di fase 2 à ̈ opportuno asserire il segnale di reset SRESETa valore alto “1†(reset attivo, istante temporale tRESET_ON) per evitare che segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDnon stabili siano acquisiti dal blocco rilevatore di fase 4. Dopo una fase di verifica della stabilità dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD, il segnale di reset SRESETpassa a valore basso “0†(reset disattivato, istante temporale tRESET_OFF), e i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDsono considerati stabili e tali da poter essere acquisiti in ingresso dal blocco rilevatore di fase 4 per successive operazioni. Ad esempio, i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDsono considerati stabili dopo un intervallo di tempo predeterminato durante il quale i segnali di riferimento SREFe di oscillazione SOSCnon hanno cambiato livello logico (es., quest’ultimo intervallo di tempo scelto pari a una o più centinaia di picosecondi). Tale intervallo di tempo può essere considerato come l’aggregato di una pluralità di intervalli di tempo successivi l’uno all’altro.

L’andamento dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD, durante l’intervallo temporale in cui il segnale di reset SRESETà ̈ attivo, non à ̈ mostrato in figura 2, in quanto in questo intervallo temporale tali segnali sono, come detto, scartati e non sono di interesse per comprendere il funzionamento del blocco generatore di fase 2.

Dopo l’istante temporale tRESET_OFF, i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDsono forniti sulle rispettive uscite ed acquisiti dal blocco rilevatore di fase 4. In particolare, il segnale di riferimento intermedio SREF_PDcorrisponde al segnale di riferimento SREFritardato di un certo intervallo temporale TD1, mentre il segnale di oscillazione intermedio SOSC_PDcorrisponde al segnale di oscillazione SOSCanch’esso ritardato di un certo intervallo temporale TD2. In particolare, gli intervalli temporali TD1e TD2hanno uguale valore.

In conclusione, nel caso delle figure 2E e 2F, i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDsono copie ritardate dei segnali di riferimento SREFe di oscillazione SOSC.

Con riferimento alle figure 3A-3F, si nota che all’istante di inizio tSTARTentrambi i segnali di riferimento SREFe di oscillazione SOSChanno valore logico basso “0†.

Quanto descritto con riferimento alle figure 2A-2F circa l’andamento dei segnali di abilitazione SSTARTe di reset SRESETà ̈ valido anche in questo caso. In particolare, il segnale di riferimento intermedio SREF_PDcorrisponde al segnale di riferimento SREFritardato dell’intervallo temporale TD1, e il segnale di oscillazione intermedio SOSC_PDcorrisponde al segnale di oscillazione SOSCritardato dell’intervallo temporale TD2(in particolare TD1=TD2).

Considerazioni analoghe sono valide per le situazioni intermedi delle figure 4A-4F e 5A-5F, in cui all’istante iniziale tSTARTi segnali di riferimento SREFe di oscillazione SOSChanno valore logico tra loro opposto. Tuttavia, nelle situazioni delle figure 4A-4G e 5A-5G, il segnale di oscillazione intermedio SOSC_PDcorrisponde al segnale di oscillazione SOSCnegato (/SOSC) ritardato dell’intervallo temporale TD2. Dunque, ad un fronte di salita del segnale di oscillazione SOSCcorrisponde un fronte di discesa ritardato del segnale di oscillazione intermedio SOSC_PD, e ad un fronte di discesa del segnale di oscillazione SOSCcorrisponde un fronte di salita ritardato del segnale di oscillazione intermedio SOSC_PD.

Nelle figure 4A e 4B, in corrispondenza di tSTART, il segnale di riferimento SREFha valore logico basso “0†e il segnale di oscillazione SOSCha valore logico alto “1†. Il segnale di riferimento intermedio SREF_PDdi figura 4G à ̈ una copia ritardata (di TD1) del segnale di riferimento SREF, mentre il segnale di oscillazione SOSC_PDdi figura 4F à ̈ una copia ritardata (di TD2, in particolare TD2=TD1) e negata del segnale di oscillazione SOSC(ovvero una copia ritardata del segnale /SOSCdi figura 4D).

Nelle figure 5A-5G, in corrispondenza di tSTART, il segnale di riferimento SREFha valore logico alto “1†e il segnale di oscillazione SOSCha valore logico basso “0†. Analogamente a quanto detto con riferimento alle figure 4A-4G, il segnale di riferimento intermedio SREF_PDà ̈ una copia ritardata (di TD1) del segnale di riferimento SREF, mentre il segnale di oscillazione SOSC_PDà ̈ una copia ritardata (di TD2, in particolare TD2=TD1) e negata del segnale di oscillazione SOSC.

Le operazioni descritte con riferimento alle figure 4D e 4G (e analogamente, alle figure 5D e 5G) fanno sì che i segnali di riferimento e di oscillazione intermedi SREF_PDe SOSC_PDsiano sempre generati sulla base di segnali di partenza (al tempo tSTART) aventi lo stesso livello logico alto “1†o basso “0†. Infatti, nel caso in cui i segnali di riferimento SREFe SOSCabbiano diverso livello logico al tempo tSTART, si provvede ad invertire uno di essi (in questo caso, il segnale di oscillazione SOSC), al fine di portarsi in una delle condizioni summenzionate (mostrate nelle figure 2A-2C e 3A-3C) in cui i segnali di riferimento SREFe SOSChanno lo stesso livello logico alto “1†o basso “0†al tempo tSTART. Questo semplifica le operazioni svolte dal blocco rilevatore di fase 4, riducendone la complessità circuitale, il consumo e le dimensioni.

Tornando alla figura 1, il segnale di controllo SCHOP_PDgenerato sulla porta di uscita 2f del blocco generatore di fase 2 à ̈ un segnale logico avente valore logico alto “1†quando ci si trova nelle condizioni mostrate nelle figure 3B-3C e 4B-4C, cioà ̈ quando, in corrispondenza di tSTART, i segnali di riferimento SREFe di oscillazione SOSChanno entrambi valore logico basso “0†(figure 3B e 3C), oppure quando, in corrispondenza di tSTART, il segnale di riferimento SREFha valore logico basso “0†e il segnale di oscillazione SOSCha valore logico alto “1†(figure 4B e 4C). Nelle condizioni delle figure 2B-2C e 5B-5C (i segnali di riferimento SREFe di oscillazione SOSChanno entrambi valore logico alto “1†, oppure hanno rispettivamente valore logico alto “1†e basso “0†), il segnale di controllo SCHOP_PDha valore logico basso “0†. L’informazione portata dal segnale di controllo SCHOP_PDà ̈ utilizzata dal blocco rilevatore di fase 4 per eseguire successive operazioni.

Le operazioni del blocco rilevatore di fase 4 sono ora descritte con riferimento alle figure 6A-6D e 7A-7D.

Le figure 6A-6D e 7A-7D mostrano rispettivi segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDin ingresso al blocco rilevatore di fase 4 e rispettivi segnali di uscita SOUT_UPe SOUT_DWgenerati dal blocco rilevatore di fase 4, in modo da visualizzare graficamente la relazione esistente tra i segnali in ingresso e in uscita dal blocco rilevatore di fase 4 in varie condizioni operative, esemplificative del funzionamento del circuito convertitore tempo-tensione 1 di figura 1.

Le figure 6A e 6B mostrano rispettivamente un segnale di riferimento intermedio SREF_PDed un segnale di oscillazione intermedio SOSC_PDaventi rispettive frequenze (o fasi) diverse tra loro. Si suppone che l’istante di inizio acquisizione (tSTART) e l’intervallo di reset (tRESET_ON-tRESET_OFF) siano già iniziati e conclusi precedentemente al primo fronte di salita di uno tra i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDmostrati nelle figure 6A e 6B. Inoltre, nell’esempio delle figure 6A-6D, si suppone che il segnale di controllo SCHOP_PDabbia valore logico alto “1†(cioà ̈, all’istante tSTARTentrambi i segnali di riferimento SREFe di oscillazione SOSCavevano valore logico basso “0†, oppure il segnale di riferimento SREFaveva valore logico basso “0†e il segnale di oscillazione SOSCaveva valore logico alto “1†).

Nel caso delle figure 6A e 6B, il primo fronte di salita che si osserva à ̈ quello del segnale di riferimento intermedio SREF_PD, all’istante t1. Il primo fronte di salita del segnale di riferimento intermedio SREF_PD, al tempo t1, genera un corrispondente fronte di salita del primo segnale di uscita SOUT_UP. Al tempo t2, successivo a t1, si osserva un fronte di salita anche del segnale di oscillazione intermedio SOSCF_PD,che passa da valore logico basso “0†a valore logico alto “1†. Il fronte di salita del segnale di oscillazione intermedio SOSC_PDcausa una transizione del primo segnale di uscita SOUT_UPda valore logico alto a valore logico basso. In seguito, al tempo t3, si osserva una transizione del segnale di oscillazione intermedio SOSC_PD, che torna a valore logico basso. Questa transizione genera un nuovo fronte di salita del primo segnale di uscita SOUT_UP. Un successivo fronte di discesa del primo segnale di uscita SOUT_UP, al tempo t4, à ̈ controllato dal fronte di discesa del segnale di riferimento intermedio SREF_PD. Dunque, tra t1e t4(semiperiodo del segnale avente frequenza minore, qui il segnale di riferimento intermedio SREF_PD) il primo segnale di uscita SOUT_UPassume un valore logico alto in corrispondenza degli intervalli temporali in cui i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDassumono valori logici diversi tra loro.

Il secondo segnale di uscita SOUT_DWpermane sempre, in questo esempio, a valore logico basso.

Gli istanti temporali t1-t4sono compresi entro l’intervallo temporale T1(qui sostanzialmente corrispondente al periodo del segnale di oscillazione intermedio SOSC_PD).

Sempre con riferimento alle figure 6A-6D, considerando l’istante temporale t5, si osserva un nuovo fronte di salita del segnale di oscillazione intermedio SOSC_PD. In questo caso, a differenza del precedente esempio, il segnale di oscillazione intermedio SOSC_PDcambia stato logico, passando da stato basso “0†a stato alto “1†, prima del segnale di riferimento intermedio SREF_PD. Al tempo t5, la transizione di stato logico basso-alto del segnale di oscillazione intermedio SOSC_PDcausa un cambiamento di stato logico, da basso “0†ad alto “1†, del secondo segnale di uscita SOUT_DW, mentre il primo segnale di uscita SOUT_UPpermane a valore logico basso. Al tempo t6, si osserva un fronte di salita del segnale di riferimento intermedio SREF_PD, che causa un corrispondente fronte di discesa del secondo segnale di uscita SOUT_DW, riportandolo a valore logico basso “0†. Il primo segnale di uscita SOUT_UPassume valore positivo tra gli istanti temporali t7e t8, o, in altre parole, tra il fronte di discesa del segnale di oscillazione intermedio SOSC_PDrelativo al semiperiodo considerato ed il fronte di discesa del segnale di riferimento intermedio SREF_PD. Anche in questo caso, dunque, i segnali di uscita SOUT_UPe SOUT_DWsono identificativi degli istanti temporali in cui i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDhanno valori logici diversi tra loro.

Gli istanti temporali t5-t8sono compresi entro l’intervallo temporale T2(qui sostanzialmente corrispondente al periodo del segnale di oscillazione intermedio SOSC_PD) immediatamente successivo all’intervallo temporale T1.

In generale, quando il segnale di controllo SCHOP_PDha valore logico alto “1†, il blocco rilevatore di fase 4 opera come segue. Quando si rileva un fronte di salita del segnale di riferimento intermedio SREF_PDche precede un rispettivo fronte di salita del segnale di oscillazione intermedio SOSC_PD, allora il primo segnale di uscita SOUT_UPcambia stato logico e sale a valore logico alto “1†; il primo segnale di uscita SOUT_UPpermane in stato logico alto fintantoché si acquisisce anche il fronte di salita del segnale di oscillazione intermedio SOSC_PD, istante temporale in cui primo segnale di uscita SOUT_UPtorna a stato logico basso “0†. Il secondo segnale di uscita SOUT_DWnon cambia stato logico in questa situazione, e permane a stato logico basso “0†.

Quando, al contrario, si rileva un fronte di salita del segnale di oscillazione intermedio SOSC_PDche precede un rispettivo fronte di salita del segnale di riferimento intermedio SREF_PD, allora à ̈ il secondo segnale di uscita SOUT_DWche cambia stato logico, salendo a valore logico alto “1†; il primo segnale di uscita SOUT_UPnon cambia stato logico in questa situazione, e permane a stato logico basso “0†.

Inoltre, in ciascun intervallo temporale T1o T2considerato, la transizione di stato logico da basso “0†a alto “1†del primo segnale di uscita SOUT_UPà ̈ altresì controllata da un fronte di discesa del segnale di oscillazione intermedio SOSC_PDche precede immediatamente un fronte di discesa del segnale di riferimento intermedio SREF_PD.

Concludendo tutte le possibili casistiche, si ha che un eventuale fronte di discesa del segnale di riferimento intermedio SREF_PDprecedente al fronte di discesa del segnale di oscillazione intermedio SOSC_PDnell’intervallo temporale considerato causa un passaggio di stato logico, da basso ad alto, del secondo segnale di uscita SOUT_DW; il passaggio di stato logico da alto a basso immediatamente successivo del segnale di oscillazione intermedio SOSC_PDcausa la transizione da stato logico alto a stato logico basso del secondo segnale di uscita SOUT_DW.

Si considera ora, sempre con riferimento alle figure 6A-6D, il successivo intervallo temporale T3. In questo caso, T3à ̈ sostanzialmente coincidente con il periodo del segnale di riferimento intermedio SREF_PD, il cui istante iniziale corrisponde anche all’istante di inizio di un nuovo periodo del segnale di oscillazione intermedio SOSC_PD. In questo esempio, inoltre, il periodo del segnale di riferimento intermedio SREF_PDà ̈ maggiore del periodo del segnale di oscillazione intermedio SOSC_PD.

Si nota che all’istante temporale t9il fronte di salita del segnale di oscillazione intermedio SOSC_PDcontrolla la salita del secondo segnale di uscita SOUT_DW. Quindi, all’istante temporale t10, il fronte di discesa del segnale di oscillazione intermedio SOSC_PDcontrolla anche la salita del primo segnale di uscita SOUT_UP. In questo caso, il semiperiodo positivo del segnale di oscillazione intermedio SOSC_PDcontrolla il passaggio di stato logico basso-alto del primo segnale di uscita SOUT_UPquando il secondo segnale di uscita SOUT_DWà ̈ ancora in stato alto “1†. In questa condizione, entrambi i segnali di uscita hanno valore logico alto “1†contemporaneamente. Come già descritto, la discesa del secondo segnale di uscita SOUT_DWà ̈ comandata dalla salita del segnale di riferimento intermedio SREF_PDnell’intervallo temporale T3considerato, e la discesa (all’istante temporale t12) del primo segnale di uscita SOUT_UPà ̈ comandata dalla discesa del segnale di riferimento intermedio SREF_PD, sempre nell’intervallo temporale T3considerato.

Sempre con riferimento alle figure 6A-6D, si nota che tra gli istanti temporali t11e t12(in particolare a t11’) il segnale di oscillazione intermedio SOSC_PDcambia stato logico passando da “0†a “1†. Questa transizione di stato non causa una rispettiva variazione del primo o del secondo segnale di uscita SOUT_UP, SOUT_DW. Infatti, il blocco rilevatore di fase 4 à ̈ configurato in modo tale per cui, in ciascun intervallo temporale T1, T2o T3considerato, ciascuno dei segnali di uscita SOUT_UP, SOUT_DWpuò essere soggetto ad una sola transizione di livello logico bassoalto e ad una sola transizione di livello logico altobasso.

Una volta che, ad esempio nell’intervallo temporale T3considerato, i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDhanno entrambi cambiato stato logico da basso “0†ad alto “1†e da alto “1†a basso “0†, una ulteriore variazione di stato logico da basso “0†ad alto “1†o da alto “1†a basso “0†di uno tra i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDnon produce nuova variazione di stato logico dei segnali di uscita SOUT_UP, SOUT_DW. Nel caso delle figure 6A-6D, dopo l’istante temporale t12questa situazione si verifica all’istante temporale t12’. In questo caso, poiché all’interno dell’intervallo temporale T3la variazione da alto “1†a basso “0†del segnale SOSC_PDà ̈ (temporalmente) la seconda variazione di questo tipo, allora essa non provoca nessuna variazione di stato logico dei segnali di uscita SOUT_UP, SOUT_DW.

In generale, definendo l’intervallo t1-t2come ΔtR1; l’intervallo t3-t4come ΔtF1; l’intervallo t5-t6come ΔtR2; l’intervallo t7-t8come ΔtF2; l’intervallo t9-t11come ΔtR3; el’intervallo t10-t12come ΔtF3, allora si ha che la differenza tra il periodo TREF_PDdel segnale di riferimento intermedio SREF_PDed il periodo TOSC_PDdel segnale di oscillazione intermedio SOSC_PD(corrispondente alla differenza tra il periodo TREFdel segnale di riferimento SREFed il periodo TOSCdel segnale di oscillazione SOSC) segue la seguente relazione (1):

(TREFï€TOSC) (T

ï€1⁄2 REF_PDï€ TOSC _ PD )

ï€1⁄2ï€«ï „t

2 2 R1ï€«ï „tF1ï€1⁄2ï€ï „tR2ï€«ï „tF2ï€1⁄2ï€ï „tR3ï€«ï „ t F 3

Le figure 7A-7B mostrano rispettivamente un segnale di riferimento intermedio SREF_PDed un segnale di oscillazione intermedio SOSC_PDaventi rispettive frequenze (o fasi) diverse tra loro. Si suppone che l’istante di inizio acquisizione (tSTART) e l’intervallo di reset (tRESET_ON-tRESET_OFF) siano già iniziati e conclusi precedentemente al primo fronte di discesa di uno tra i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDmosrati nelle figure 7A e 7B. Inoltre, nell’esempio delle figure 7A-7D, si suppone che il segnale di controllo SCHOP_PDabbia valore logico basso “0†(cioà ̈, all’istante tSTARTentrambi i segnali di riferimento SREFe di oscillazione SOSCavevano valore logico alto “1†, oppure il segnale di riferimento SREFaveva valore logico alto “1†e il segnale di oscillazione SOSCaveva valore logico basso “0†).

In generale, quando il segnale di controllo SCHOP_PDha valore logico basso “0†, il blocco rilevatore di fase 4 opera come segue. Quando si rileva un fronte di salita del segnale di oscillazione intermedio SOSC_PDche precede un rispettivo fronte di salita del segnale di riferimento intermedio SREF_PD, allora il primo segnale di uscita SOUT_UPcambia stato logico e sale a valore logico alto “1†. Questa condizione à ̈ illustrata in figura 7C, ad esempio, agli istanti temporali u3e u7. Il primo segnale di uscita SOUT_UPpermane in stato logico alto “1†fintantoché si acquisisce anche un fronte di salita del segnale di riferimento intermedio SREF_PD, istante temporale in cui il primo segnale di uscita SOUT_UPtorna a stato logico basso “0†. Questa condizione à ̈ illustrata in figura 7C, ad esempio, agli istanti temporali u4e u9, con riferimento a rispettivi intervalli temporali P1e P2. Come si nota, la durata dell’intervallo temporale P1corrisponde sostanzialmente al periodo del segnale di oscillazione intermedio SOSC_PD, mentre la durata dell’intervallo temporale P2corrisponde sostanzialmente al periodo del segnale di riferimento intermedio SREF_PD.

Il secondo segnale di uscita SOUT_DWnon cambia stato logico nella precedente situazione, e permane a stato logico basso “0†tra u3e u4e tra u7e u9. In altre parole, il secondo segnale di uscita SOUT_DWnon à ̈ controllato dai fronti di salita dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD.

Quando, al contrario, si rileva un fronte di discesa del segnale di oscillazione intermedio SOSC_PDche precede un rispettivo fronte di discesa del segnale di riferimento intermedio SREF_PD, allora à ̈ il secondo segnale di uscita SOUT_DWche cambia stato logico, salendo da valore logico basso “0†a valore logico alto “1†(ad esempio, con riferimento alla figura 7C, in corrispondenza degli istanti temporali u1e u5). Il secondo segnale di uscita SOUT_DWpermane in stato logico alto fintantoché si acquisisce anche un fronte di discesa del segnale di riferimento intermedio SREF_PD, istante temporale in cui secondo segnale di uscita SOUT_DWtorna a stato logico basso “0†(ad esempio, con riferimento alla figura 7C, in corrispondenza degli istanti temporali u2e u6). Dunque, il secondo segnale di uscita SOUT_DWpermane in stato logico alto “1†tra u1e u2durante l’intervallo temporale P1e tra u5e u6durante l’intervallo temporale P2. Il primo segnale di uscita SOUT_UPnon cambia stato logico in questa situazione, e permane a stato logico basso “0†. In altre parole, il primo segnale di uscita SOUT_UPnon à ̈ controllato dai fronti di discesa dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD.

Inoltre, in ciascun intervallo temporale considerato, la transizione di stato logico da basso “0†a alto “1†del primo segnale di uscita SOUT_UPà ̈ altresì controllata da un fronte di discesa del segnale di riferimento intermedio SREF_PDche temporalmente precede immediatamente un fronte di discesa del segnale di oscillazione intermedio SOSC_PD. Si veda ad esempio l’istante temporale u10, in cui, nel nuovo intervallo temporale P3considerato, un fronte di discesa del segnale di riferimento intermedio SREF_PDprecede un fronte di discesa del segnale di oscillazione intermedio SOSC_PD, e causa un passaggio di stato logico da basso ad alto del primo segnale di uscita SOUT_UP. Il successivo fronte di discesa del segnale di oscillazione intermedio SOSC_PDcausa il ritorno a stato logico basso del primo segnale di uscita SOUT_UP(istante temporale u11). L’intervallo temporale P3 corrisponde sostanzialmente al periodo del segnale di riferimento intermedio SREF_PD.

Concludendo tutte le possibili casistiche, si ha che un eventuale fronte di salita del segnale di riferimento intermedio SREF_PDprecedente al fronte di salita del segnale di oscillazione intermedio SOSC_PDnell’intervallo temporale considerato causa un passaggio di stato logico, da basso ad alto, del secondo segnale di uscita SOUT_DW; il successivo passaggio di stato logico da basso a alto del segnale di oscillazione intermedio SOSC_PDcausa la transizione da stato logico alto a stato logico basso del secondo segnale di uscita SOUT_DW. Questa situazione à ̈ ravvisabile agli istanti temporali u12e u13, nell’intervallo temporale P3.

Definendo l’intervallo u1-u2come ΔuF1; l’intervallo u3-u4come ΔtR1; l’intervallo u5-u6come ΔuF2; l’intervallo u7-u9come ΔuR2; l’intervallo u10-u11come ΔuF3; e l’intervallo u12-u13come ΔuR3, allora si ha che la differenza tra il periodo TREF_PDdel segnale di riferimento intermedio SREF_PDed il periodo TOSC_PDdel segnale di oscillazione intermedio SOSC_PD(corrispondente alla differenza tra il periodo TREFdel segnale di riferimento SREFed il periodo TOSCdel segnale di oscillazione SOSC) segue la seguente relazione (2):

(TREFï€TOSC) (T

ï€1⁄2 REF_PDï€ TOSC _ PD )

ï€1⁄2ï€«ï „u

2 2 R1ï€ï „uF1ï€1⁄2ï€«ï „uR2ï€ï „uF2ï€1⁄2ï€ï „uR3ï€«ï „ u F 3

Dagli esempi delle figure 6A-6D e 7A-7D, si possono trarre le seguenti valutazioni, di validità generale. In seguito all’istante temporale tRESET_OFF, il blocco rilevatore di fase 4 resta in attesa di un fronte di salita o di un fronte di discesa di uno tra i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD. Il primo fronte di salita/discesa acquisito determina una corrispondente variazione di uno dei segnali di uscita SOUT_UPo SOUT_DW, sulla base delle regole precedentemente descritte. Quindi, il blocco rilevatore di fase 4 rimane in attesa di un successivo fronte di salita/discesa di uno tra i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD. La rilevazione di tale fronte di salita/discesa determina una corrispondente variazione di uno dei segnali di uscita SOUT_UPe SOUT_DW, come precedentemente descritto. Il blocco rilevatore di fase 4 permane in stato di acquisizione fintantoché acquisisce, per entrambi i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD, sia un rispettivo fronte di salita che un rispettivo fronte di discesa, generando i segnali di uscita SOUT_UPe SOUT_DW. Questa condizione definisce la durata di ciascun intervallo temporale di rilevamento fase (ovvero di ciascuno degli intervalli temporali precedentemente identificati come T1-T3e P1-P3). L’acquisizione di un fronte di salita di uno dei segnali di riferimento intermedio SREF_PDo di oscillazione intermedio SOSC_PD, comporta lo scarto di un successivo fronte di salita dello stesso segnale di riferimento intermedio SREF_PDo di oscillazione intermedio SOSC_PD,, nell’intervallo temporale considerato. Analogamente, l’acquisizione di un fronte di discesa di uno dei segnali di riferimento intermedio SREF_PDo di oscillazione intermedio SOSC_PD, comporta lo scarto di un successivo fronte di discesa dello stesso segnale di riferimento intermedio SREF_PDo di oscillazione intermedio SOSC_PD, nell’intervallo temporale considerato.

Quando la condizione di acquisizione sia di un fronte di salita che di un rispettivo fronte di discesa per entrambi i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDà ̈ verificata, allora l’acquisizione da parte del blocco rilevatore di fase 4 può considerarsi conclusa, e l’intervallo temporale corrispondente a tale acquisizione può terminare. Con riferimento agli esempi precedenti, in ciascun intervallo temporale T1-T3e P1-P3, queste condizioni sono sempre verificate. Ad esempio, con riferimento alle figure 6A-6D, l’acquisizione dei segnali in ingresso da parte del blocco rilevatore di fase 4 può considerarsi conclusa in ciascuno degli istanti temporali t4, t8e t12, mentre con riferimento alle figure 7A-7D, l’acquisizione dei segnali in ingresso da parte del blocco rilevatore di fase 4 può considerarsi conclusa in ciascuno degli istanti temporali u4, u9e u13.

Si fa qui notare che, in tutti i casi, la condizione di acquisizione di un fronte di salita ed un fronte di discesa dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDavviene sempre in un tempo sostanzialmente pari al, o minore del, maggiore tra i periodi TREF_PDe TOSC_PD, ovvero sostanzialmente pari al, o minore del, maggiore tra i periodi TREFe TOSC.

Tornando alla figura 1, l’informazione relativa alla differenza tra il periodo TREFdel segnale di riferimento SREFe il periodo TOSCdel segnale di oscillazione SOSC, data dalle relazioni (1) e (2) summenzionate, à ̈ rilevabile come tensione ai capi di un condensatore 10. Il condensatore 10 ha un primo terminale 10’ ed un secondo terminale 10†. Il secondo terminale 10†à ̈ accoppiato a tensione di riferimento GND, ad esempio tensione di terra.

Il condensatore 10 à ̈ caricabile e scaricabile per mezzo di una pompa di carica 6. La pompa di carica 6 à ̈ di tipo di per sé noto, e comprende un generatore di corrente superiore 6a (ad esempio un transistore MOSFET) accoppiato tra un terminale di alimentazione a tensione VDDed un nodo intermedio 6’, ed un generatore di corrente inferiore 6b (ad esempio un transistore MOSFET) accoppiato tra il nodo intermedio 6’ ed il terminale di riferimento GND, a tensione di riferimento, ad esempio tensione di terra. Il nodo intermedio 6’ à ̈ accoppiabile al primo terminale 10’ del condensatore 10.

Il primo segnale di uscita SOUT_UPÃ ̈ utilizzato per attivare/disattivare il generatore di corrente superiore 6a, mentre il secondo segnale di uscita SOUT_DWÃ ̈ utilizzato per attivare/disattivare il generatore di corrente inferiore 6b.

Con maggior dettaglio, secondo una forma di realizzazione, l’uscita 4e del blocco rilevatore di fase 4 à ̈ accoppiata al terminale di controllo (o terminale di “gate†) del transistore che realizza il generatore di corrente superiore 6a. Il primo segnale di uscita SOUT_UPà ̈ tale per cui il valore logico alto “1†corrisponde ad un valore di tensione tale da attivare il transistore 6a, che conduce corrente caricando il condensatore 10.

Analogamente, l’uscita 4f del blocco rilevatore di fase 4 à ̈ accoppiata al terminale di controllo (o terminale di “gate†) del transistore che realizza il generatore di corrente inferiore 6b. Il secondo segnale di uscita SOUT_DWà ̈ tale per cui il valore logico alto “1†corrisponde ad un valore di tensione tale da attivare il transistore 6b, scaricando il condensatore 10.

Si fa qui notare che, nel caso in cui entrambi i segnali di uscita SOUT_UPe SOUT_DWabbiano valore alto “1†, il terminale di alimentazione VDDà ̈ accoppiato al terminale di riferimento GND attraverso i transistori 6a e 6b, entrambi in conduzione. Il condensatore 10, in questa condizione, non si carica né si scarica. Inoltre, si fa notare che questa condizione non causa un danneggiamento della pompa di carica 6, in quanto le correnti considerate sono di valore ridotto.

Sempre con riferimento alla figura 1, il nodo intermedio 6’ della pompa di carica 6 à ̈ accoppiabile al primo terminale 10’ del condensatore 10 tramite un interruttore 8, controllato dal segnale di reset SRESET. Inoltre, un ulteriore interruttore 9 à ̈ configurato per accoppiare e disaccoppiare il primo terminale di conduzione 10’ del condensatore 10 a/da un terminale a tensione VCM, ad esempio pari a circa VDD/2, per caricare il condensatore 10 ad una tensione avente la funzione di valore di soglia, sulla base del quale rilevare un aumento o una diminuzione della carica immagazzinata dal condensatore 10 durante l’uso, a causa del funzionamento descritto della pompa di carica 6.

Quando il segnale di reset SRESETha valore alto “1†, l’interruttore 8 à ̈ controllato in stato aperto, ovvero il nodo intermedio 6’ à ̈ disaccoppiato dal primo terminale 10’ del condensatore 10, mentre l’interruttore 9 à ̈ controllato in stato chiuso, ovvero il terminale a tensione VCMà ̈ accoppiato al primo terminale 10’ del condensatore 10. In questa condizione, i segnali di uscita SOUT_UPe SOUT_DWnon causano alcuna variazione di carica sul condensatore 10.

Al contrario, quando il segnale di reset SRESETha valore basso “0†, l’interruttore 8 à ̈ controllato in stato chiuso, ovvero il nodo intermedio 6’ à ̈ accoppiato al primo terminale 10’ del condensatore 10, e l’interruttore 9 à ̈ controllato in stato aperto, ovvero il terminale a tensione VCMà ̈ disaccoppiato dal primo terminale 10’ del condensatore 10. In questa condizione, i segnali di uscita SOUT_UPe SOUT_DWvariano la carica sul condensatore 10 e la tensione ai capi dello stesso, come discusso precedentemente.

L’informazione derivante dalla tensione ai capi del condensatore 10 può essere utilizzata secondo necessità, in particolare per acquisire una informazione relativa alla differenza di periodo tra i segnali di riferimento SREFe SOSC. Ad esempio, segnali di riferimento SREFe di oscillazione SOSCperfettamente sincroni non causano una variazione del valore di soglia VCMpredeterminato. Un segnale di riferimento SREFcon periodo maggiore del periodo del segnale di oscillazione SOSCcausa un aumento della tensione ai capi del condensatore 10, rispetto alla soglia VCM. Un segnale di riferimento SREFcon periodo TREFminore del periodo TOSCdel segnale di oscillazione SOSCcausa una riduzione della tensione ai capi del condensatore 10 rispetto alla soglia VCM. Dunque, sulla base del valore misurato ai capi del condensatore 10 rispetto alla soglia VCMpredefinita, à ̈ possibile ricavare l’informazione relativa alla frequenza del segnale di oscillazione SOSC, così da aumentare o ridurre la frequenza dello stesso con finalità di calibrazione rapida. In particolare, lo scostamento della tensione misurata ai capi del condensatore 10 rispetto alla soglia VCMà ̈ altresì indicativo di quanto il periodo TOSCdel segnale di oscillazione SOSCà ̈ maggiore/minore del periodo TREFdel segnale di riferimento SREF. Si fa qui notare che tale informazione à ̈ acquisita in un intervallo temporale pari o inferiore al maggiore tra i periodi TREFe TOSC. Per una calibrazione approssimativa (“coarse calibration†), ad esempio con finalità di test, il circuito e metodo secondo la presente invenzione sono sufficienti a rendere funzionante un sistema che implementa il confronto tra il periodo TOSCdel segnale di oscillazione SOSCe il periodo TREFdel segnale di riferimento SREFin un tempo che à ̈, al massimo, pari a circa il maggiore tra i periodi TREFe TOSC.

La figura 8 mostra una implementazione circuitale del blocco generatore di fase 2, secondo una forma di realizzazione della presente invenzione.

Il blocco generatore di fase 2 comprende, accoppiato all’ingresso 2c, un invertitore 20 (oppure una catena di invertitori in numero dispari) ed una porta logica 22 configurata per eseguire una operazione di AND logico. L’invertitore 20 riceve in ingresso il segnale di abilitazione SSTARTe genera in uscita un segnale di abilitazione invertito /SSTART, introducendo un ritardo Ï„D1. La porta logica 22 riceve in ingresso il segnale di abilitazione invertito /SSTARTed il segnale di abilitazione SSTART, e genera in uscita un segnale di abilitazione intermedio SSTART_INT. Il passaggio da stato logico “0†a stato logico “1†del segnale di abilitazione SSTARTprovoca, dopo un ritardo Ï„AND1uguale al ritardo di propagazione introdotto dalla porta logica 22, il passaggio da stato logico “0†a stato logico “1†del segnale di abilitazione intermedio SSTART_INT. La connessione delle porte logiche 20 e 22 à ̈ tale per cui il segnale di abilitazione intermedio SSTART_INTresta uguale al valore logico “1†per un intervallo di tempo pari a Ï„D1, dopo il quale esso passerà da stato logico “1†a stato logico “0†. Quando il segnale di abilitazione intermedio SSTART_INTha valore logico “1†, esso causa il reset dei flip-flop indicati in figura 8 con i numeri di riferimento da 37 a 40, e quindi porta allo stato logico “0†i segnali indicati come S9-S12(come meglio illustrato nel seguito).

Il segnale di abilitazione intermedio SSTART_INTà ̈ posto in ingresso ad una porta logica 24, configurata per eseguire una operazione di NOR logico (OR negato). Un secondo ingresso della porta logica 24 à ̈ prelevato a monte dell’uscita 2g del blocco generatore di fase 2, prelevando un segnale di reset intermedio SRESET_INTcorrelato al segnale di reset SRESET. In particolare, il segnale di reset SRESETà ̈ pari al segnale di reset intermedio SRESET_INTinvertito e ritardato di Ï„D4. L’uscita della porta logica 24 à ̈ il segnale SIN_DET, che assume valore logico alto “1†quando gli ingressi alla porta logica 24 sono entrambi a valore logico basso “0†, cioà ̈ quando il segnale di abilitazione SSTART_INTtorna al valore basso “0†(dopo l’intervallo Ï„D1) e il segnale di reset intermedio SRESET_INTà ̈ a valore basso “0†. Il segnale SIN_DETviene posto in ingresso ad una pluralità di (in particolare, quattro) porte logiche 25-28, per abilitare l’acquisizione dei segnali di riferimento SREFe di oscillazione SOSCpresenti agli ingressi 2a e 2b rispettivamente. Le porte logiche 25-28 sono configurate per eseguire una operazione di AND logico sulla base di tre dati logici che ricevono in ingresso.

In dettaglio, la porta logica 25 riceve in ingresso il segnale SIN_DET, il segnale di riferimento SREFed il segnale di oscillazione SOSC, e genera in uscita un segnale S1avente valore logico alto “1†solo quando tutti e tre questi segnali hanno valore logico alto “1†, introducendo un ritardo τAND2.

La porta logica 26 riceve in ingresso il segnale SIN_DET, il segnale di riferimento SREFnegato (/SREF) ed il segnale di oscillazione SOSCnegato (/SOSC), e genera in uscita un segnale S2avente un valore logico alto “1†solo quando il segnale SIN_DETha valore alto “1†e i segnali di riferimento SREFe di oscillazione SOSChanno valore logico basso “0†, introducendo un ritardo τAND3.

La porta logica 27 riceve in ingresso il segnale SIN_DET, il segnale di riferimento SREFnegato (/SREF) ed il segnale di oscillazione SOSC, e genera in uscita un segnale S3avente un valore logico alto “1†solo quando il segnale SIN_DETha valore alto “1†, il segnale di riferimento SREFha valore logico basso “0†, e il segnale di oscillazione SOSCha valore logico alto “1†, introducendo un ritardo τAND4.

La porta logica 28 riceve in ingresso il segnale SIN_DET, il segnale di riferimento SREFed il segnale di oscillazione SOSCnegato (/SOSC), e genera in uscita un segnale S4avente un valore logico alto “1†solo quando il segnale SIN_DETha valore alto “1†, il segnale di riferimento SREFha valore logico alto “1†, e il segnale di oscillazione SOSCha valore logico basso “0†, introducendo un ritardo τAND5. In particolare, gli intervalli temporali τAND2, τAND3, τAND4e τAND5delle porte logiche 25-28 hanno tra loro uguale valore.

Il blocco generatore di fase 2 comprende inoltre una pluralità di (in particolare, quattro) porte logiche 29-32, rispettivamente configurate per eseguire una operazione di AND logico. Ciascuna delle porte logiche 29-32 ha un primo ingresso accoppiato all’uscita di una rispettiva porta logica 25-28 per ricevere uno tra i segnali S1-S4ed un secondo ingresso configurato per ricevere una copia ritardata del segnale S1-S4che riceve sul primo ingresso. A tal fine, sono presenti una pluralità di (in particolare, quattro) elementi di ritardo 33-36, ad esempio formati da una catena di invertitori in numero pari (es., due invertitori).

In maggior dettaglio, l’elemento di ritardo 33 à ̈ accoppiato tra l’uscita della porta logica 25 e il secondo ingresso della porta logica 29, ed introduce sul segnale S1un ritardo pari a Ï„D2; il primo ingresso della porta logica 29 à ̈ invece direttamente accoppiato all’uscita della porta logica 25, per ricevere il segnale S1non ritardato. In uso, quindi, l’uscita della porta logica 29 à ̈ un segnale binario S5che ha una variazione da livello logico “0†a logico alto “1†solo quando il segnale S1mantiene il valore logico alto “1†per almeno un intervallo di tempo di Ï„D2; il fronte di salita del segnale binario S5ha un ritardo pari a Ï„D2, più il ritardo Ï„AND6introdotto dalla porta logica 29, rispetto al rispettivo fronte di salita del segnale S1.

In modo analogo, l’elemento di ritardo 34 à ̈ accoppiato tra l’uscita della porta logica 26 e il secondo ingresso della porta logica 30, ed introduce sul segnale S2un ritardo pari a Ï„D2; il primo ingresso della porta logica 30 à ̈ invece direttamente accoppiato all’uscita della porta logica 26, per ricevere il segnale S2non ritardato. In uso, quindi, l’uscita della porta logica 30 à ̈ un segnale binario S6che ha una variazione da livello logico “0†a logico alto “1†solo quando il segnale S2mantiene il valore logico alto “1†per almeno un intervallo di tempo di Ï„D2; il fronte di salita del segnale S2ha un ritardo pari a Ï„D2, più il ritardo Ï„AND7introdotto dalla porta logica 30, rispetto al rispettivo fronte di salita del segnale S2.

L’elemento di ritardo 35 à ̈ accoppiato tra l’uscita della porta logica 27 e il secondo ingresso della porta logica 31, ed introduce sul segnale S3un ritardo pari a Ï„D2; il primo ingresso della porta logica 31 à ̈ invece direttamente accoppiato all’uscita della porta logica 27, per ricevere il segnale S3non ritardato. In uso, quindi, l’uscita della porta logica 31 à ̈ un segnale binario S7che ha una variazione da livello logico “0†a logico alto “1†solo quando il segnale S3mantiene il valore logico alto “1†per almeno un intervallo di tempo di Ï„D2; il fronte di salita del segnale S3ha un ritardo pari a Ï„D2, più il ritardo Ï„AND8introdotto dalla porta logica 31, rispetto al rispettivo fronte di salita del segnale S3.

L’elemento di ritardo 36 à ̈ accoppiato tra l’uscita della porta logica 28 e il secondo ingresso della porta logica 32, ed introduce sul segnale S4un ritardo pari a Ï„D2; il primo ingresso della porta logica 32 à ̈ invece direttamente accoppiato all’uscita della porta logica 28, per ricevere il segnale S4non ritardato. In uso, quindi, l’uscita della porta logica 32 à ̈ un segnale binario S8che ha una variazione da livello logico “0†a logico alto “1†solo quando il segnale S4mantiene il valore logico alto “1†per almeno un intervallo di tempo di Ï„D2; il fronte di salita del binario S8ha un ritardo pari a Ï„D2, più il ritardo Ï„AND9introdotto dalla porta logica 32, rispetto al rispettivo fronte di salita del segnale S4. In particolare, gli intervalli temporali Ï„AND6, Ï„AND7, Ï„AND8e Ï„AND9delle porte logiche 29-32 hanno tra loro uguale valore.

Il blocco generatore di fase 2 comprende inoltre una pluralità di (in particolare, quattro) flip-flop 37-40 di tipo DQ, di per sé noti. Ciascuno dei flip-flop 37-40 include un ingresso di reset R, un ingresso di orologio CLK, un ingresso dati D ed una uscita dati Q. L’ingresso di reset R di ciascuno dei flip-flop 37-40 à ̈ accoppiato all’uscita della porta logica 22, per ricevere il segnale di abilitazione intermedio SSTART_INT. Ciascun flip-flop 37-40 à ̈ abilitato al funzionamento quando SSTART_INTha valore logico basso “0†. Invece, quando il segnale di abilitazione intermedio SSTART_INTha valore logico alto “1†, il segnale S9-S12presente sulla rispettiva uscita di ciascun flip-flop 37-40 viene posto ad un valore logico predefinito, in particolare il valore logico basso “0†.

Con riferimento al flip-flop 37, in corrispondenza del fronte di salita del segnale S5alimentato all’ingresso di orologio CLK, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S9), con un ritardo Ï„FF1. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S5(e con il segnale di abilitazione intermedio SSTART_INTa valore logico basso), il flip-flop 37 genera in uscita il segnale S9avente valore logico alto “1†, ritardato di Ï„FF1.

Con riferimento al flip-flop 38, in corrispondenza del fronte di salita del segnale S6alimentato all’ingresso di orologio CLK, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S10), con un ritardo Ï„FF2. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S6(e con il segnale di abilitazione intermedio SSTART_INTa valore logico basso), il flip-flop 38 genera in uscita il segnale S10avente valore logico alto “1†, ritardato di Ï„FF2.

Con riferimento al flip-flop 39, in corrispondenza del fronte di salita del segnale S7alimentato all’ingresso di orologio CLK, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S11), con un ritardo Ï„FF3. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S7(e con il segnale di abilitazione intermedio SSTART_INTa valore logico basso), il flip-flop 39 genera in uscita il segnale S11avente valore logico alto “1†, ritardato di Ï„FF3.

Con riferimento al flip-flop 40, in corrispondenza del fronte di salita del segnale S8alimentato all’ingresso di orologio CLK, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S12), con un ritardo Ï„FF4. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S8(e con il segnale di abilitazione intermedio SSTART_INTa valore logico basso), il flip-flop 40 genera in uscita il segnale S12avente valore logico alto “1†, ritardato di Ï„FF4. In particolare, gli intervalli temporali Ï„FF1, Ï„FF2, Ï„FF3e Ï„FF4dei flip-flop 37-40 hanno tra loro uguale valore.

I segnali S9-S12generati in uscita dai rispettivi flip-flop 37-40 sono posti in ingresso ad una stessa porta logica 42, configurata per eseguire una operazione di OR logico sui segnali S9-S12. L’uscita della porta logica 42 à ̈ il segnale di reset intermedio SRESET_INTprecedentemente menzionato, ed ha valore logico alto “1†quando almeno uno dei segnali S9-S12ha valore logico alto “1†. La porta logica 42 introduce inoltre un ritardo pari a Ï„OR1. Il segnale di reset intermedio SRESET_INTviene quindi posto in ingresso ad un invertitore 43 (oppure una catena di invertitori in numero dispari) configurato per invertire il valore logico del segnale di reset intermedio SRESET_INT, generando in uscita il segnale di reset SRESET. L’invertitore 43 introduce inoltre un ritardo tra ingresso e uscita pari a Ï„D4.

Il blocco generatore di fase 2 comprende inoltre una ulteriore porta logica 44, configurata per eseguire una operazione di OR logico, avente un ingresso accoppiato all’uscita del flip-flop 38 ed un altro ingresso accoppiato all’uscita del flip-flop 39, per ricevere rispettivamente i segnali S10e S11. L’uscita della porta logica 44 fornisce il segnale di controllo SCHOP_PD, che assume valore logico alto “1†solo quando almeno uno dei segnali S10e S11ha valore logico alto “1†, ovvero solo quando uno dei due segnali S2ed S3ha valore logico alto “1†, ovvero solo quando, dopo l’istante di tempo tSTART, il segnale di riferimento SREFmantiene valore logico basso “0†per almeno un intervallo di tempo di τD2, indipendentemente dal valore logico del segnale di oscillazione SOSC(a patto che, ovviamente, il segnale SIN_DETabbia valore logico alto “1†, indicativo dell’abilitazione del blocco generatore di fase 2 al funzionamento).

Il blocco generatore di fase 2 comprende inoltre una porta logica 46, configurata per eseguire una operazione di OR logico, avente un ingresso accoppiato all’uscita del flip-flop 40 ed un altro ingresso accoppiato all’uscita del flip-flop 39, per ricevere rispettivamente i segnali S12e S11. L’uscita della porta logica 46 fornisce un segnale di selezione SMUX_SEL, che assume valore logico alto “1†solo quando uno dei segnali S11e S12ha valore logico alto “1†.

Il segnale di selezione SMUX_SELha la funzione di controllare un primo e un secondo multiplatore (“multiplexer†) 48, 50 che sono parte del blocco generatore di fase 2. Il primo multiplatore 48 ha un primo ed un secondo ingresso 48a e 48b, ed una uscita 48c. Analogamente, il secondo multiplatore 50 ha primo ed un secondo ingresso 50a e 50b, ed una uscita 50c. Il segnale di selezione SMUX_SELà ̈ posto su un rispettivo ingresso di selezione 40d e 50d del primo e del secondo multiplatore 48 e 50. Ciascun multiplatore 48, 50 à ̈ un multiplatore di tipo di per sé noto, ed à ̈ configurato in modo tale per cui quando il segnale di selezione SMUX_SELha un primo valore logico (es., il valore logico basso “0†), allora il segnale di uscita dal primo e dal secondo multiplatore 48, 50 à ̈ il segnale presente al rispettivo primo ingresso 48a e 50a del primo e del secondo multiplatore 48, 50, mentre, quando il segnale di selezione SMUX_SELha un secondo valore logico opposto al primo valore logico (es., il valore logico alto “1†), allora il segnale di uscita dal primo e dal secondo multiplatore 48, 50 à ̈ il segnale presente al rispettivo secondo ingresso 48b e 50b del primo e del secondo multiplatore 48, 50. Il segnale di uscita dal primo multiplatore 48 à ̈ il segnale di riferimento intermedio SREF_PD, e il segnale di uscita dal secondo multiplatore 50 à ̈ il segnale di oscillazione intermedio SOSC_PD.

Con maggior dettaglio, come precedentemente descritto, il segnale di riferimento intermedio SREF_PDcorrisponde al segnale di riferimento SREFritardato. A tal fine, il segnale di riferimento SREFà ̈ posto su entrambi gli ingressi 48a e 48b del primo multiplatore 48, ritardato di un intervallo temporale Ï„D3introdotto da un elemento di ritardo 52 (es., formato da un numero pari di invertitori, non mostrati). In questo modo, indipendentemente dal valore del segnale di selezione SMUX_SEL, il segnale di uscita dal primo multiplatore 48 (cioà ̈ il segnale di riferimento intermedio SREF_PD) corrisponde sempre al segnale di riferimento SREFritardato di Ï„D3+Ï„MUX1(dove Ï„MUX1à ̈ il ritardo introdotto dal multiplatore 48).

Per quanto riguarda il segnale di oscillazione intermedio SOSC_PD, quest’ultimo corrisponde al segnale oscillazione SOSCritardato solo nel caso in cui i segnali di riferimento SREFe di oscillazione SOSCmantengano entrambi, dopo l’istante di tempo tSTART, lo stesso valore logico stabile a valore alto “1†o basso “0†per almeno un intervallo di tempo di Ï„D2(a patto che, ovviamente, il segnale SIN_DETabbia valore logico alto “1†); invece, nel caso in cui i segnali di riferimento SREFe di oscillazione SOSCmantengano, dopo l’istante di tempo tSTART, valori logici opposti e stabili per almeno un intervallo di tempo di Ï„D2(a patto che, ovviamente, il segnale SIN_DETabbia valore logico alto “1†), allora il segnale di oscillazione intermedio SOSC_PDcorrisponde al segnale oscillazione SOSCinvertito e ritardato di Ï„D3+Ï„MUX2(con Ï„MUX2ritardo introdotto dal multiplatore 50). In particolare, i ritardi temporali Ï„MUX1e Ï„MUX2hanno uguale valore tra loro. A tal fine, al primo ingresso 50a del secondo multiplatore 50 à ̈ alimentato il segnale di oscillazione SOSCritardato di un intervallo Ï„D3introdotto da un elemento di ritardo 54 analogo all’elemento di ritardo 52; e al secondo ingresso 50b del secondo multiplatore 50 à ̈ alimentato il segnale di oscillazione SOSCinvertito e ritardato di un intervallo Ï„D3. Il ritardo Ï„D3à ̈, in quest’ultimo caso, introdotto da un elemento di ritardo ed inversione 56. Mediante il segnale di selezione SMUX_SELà ̈ dunque possibile definire quale tra i segnali presenti agli ingressi 50a e 50b del secondo multiplatore 50 fornire sull’uscita 50c del secondo multiplatore 50. In particolare, il secondo multiplatore 50 fornisce in uscita il segnale di oscillazione SOSCritardato ed invertito solo quando il segnale di selezione SMUX_SELha valore logico “1†, ovvero quando almeno uno tra i segnali S11e S12ha valore logico “1†, ovvero solo quando uno tra i segnali S3e S4ha assunto mantenuto il valore logico “1†per almeno un intervallo di tempo Ï„D2. Questa ultima condizione, in particolare à ̈ verificata solo nel caso in cui i segnali di riferimento SREFe di oscillazione SOSChanno valore logico opposto tra loro e stabile (cioà ̈ mantengono un certo rispettivo valore logico alto o basso) per almeno un intervallo di tempo Ï„D2dopo l’istante di tempo tSTART(e, ovviamente, a patto che il segnale SIN_DETabbia valore logico alto “1†, indicativo del fatto che il blocco di generazione fase 2 à ̈ abilitato al funzionamento). Nei restanti casi, quando cioà ̈ i segnali di riferimento SREFe di oscillazione SOSChanno lo stesso valore logico stabile (cioà ̈ mantengono un certo rispettivo valore logico alto o basso) per almeno un intervallo di tempo Ï„D2dopo l’istante di tempo tSTART, l’uscita della porta logica 46, cioà ̈ il segnale di selezione SMUX_SEL, ha valore logico “0†, e il segnale di uscita dal secondo multiplatore 50 à ̈ prelevato al primo ingresso 50a.

La figura 9 mostra, secondo una forma di realizzazione della presente invenzione, una implementazione circuitale del blocco rilevatore di fase 4.

Il blocco rilevatore di fase 4 comprende una pluralità (in particolare, quattro) di flip-flop 60-63, di tipo DQ, di per sé noti. Ciascun flip-flop 60-63 à ̈ accoppiato ad uno tra gli ingressi 4a e 4b del blocco rilevatore di fase 4, per ricevere un rispettivo segnale di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PD.

Ciascuno dei flip-flop 60-63 include un ingresso di reset R, un ingresso di orologio CLK, un ingresso dati D ed una uscita dati Q. L’ingresso di reset R di ciascuno dei flip-flop 60-63 à ̈ accoppiato all’ingresso 4d, per ricevere il segnale di reset SRESET. Ciascun flip-flop 60-63 à ̈ abilitato al funzionamento quando il segnale di reset SRESETha valore logico basso “0†. Invece, quando il segnale di reset SRESETha valore logico alto “1†, il segnale presente sulla rispettiva uscita di ciascun flip-flop 60-63 viene posto ad un valore logico predefinito, in particolare il valore logico basso “0†.

Con riferimento al flip-flop 60, in corrispondenza del fronte di salita del segnale di riferimento intermedio SREF_PD, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S13), con un ritardo Ï„FF5. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale di riferimento intermedio SREF_PD(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 60 genera in uscita il segnale S13avente valore logico alto “1†e fronte di salita ritardato di Ï„FF5rispetto al fronte di salita del segnale di riferimento intermedio SREF_PD.

Con riferimento al flip-flop 61, in corrispondenza del fronte di salita del segnale di oscillazione intermedio SOSC_PD, il dato logico alimentato all’ingresso D à ̈ trasferito sull’uscita Q (segnale S14), con un ritardo Ï„FF6. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale di riferimento intermedio SOSC_PD(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 61 genera in uscita il segnale S14avente valore logico alto “1†e fronte di salita ritardato di Ï„FF6rispetto al fronte di salita del segnale di riferimento intermedio SOSC_PD.

Con riferimento al flip-flop 62, in corrispondenza del fronte di discesa del segnale di oscillazione intermedio SOSC_PD(cioà ̈ in corrispondenza del fronte di salita del segnale di oscillazione intermedio SOSC_PDinvertito) il dato logico alimentato all’ingresso D à ̈ trasferito sull’uscita Q (segnale S15), con un ritardo Ï„FF7. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di discesa del segnale di riferimento intermedio SOSC_PD(e con il segnale di reset SRESETa valore logico basso “0†), il flip-flop 62 genera in uscita il segnale S15avente valore logico alto “1†e fronte di salita ritardato di Ï„FF7rispetto al fronte di salita del segnale di riferimento intermedio SOSC_PDinvertito. Il segnale di oscillazione intermedio SOSC_PDinvertito à ̈ generato mediante un invertitore accoppiato tra l’ingresso 4b del blocco rilevatore di fase 4 e l’ingresso CLK del flip-flop 62.

Con riferimento al flip-flop 63, in corrispondenza del fronte di discesa del segnale di riferimento intermedio SREF_PD(cioà ̈ in corrispondenza del fronte di salita del segnale di riferimento intermedio SREF_PDinvertito) il dato logico alimentato all’ingresso D à ̈ trasferito sull’uscita Q (segnale S16), con un ritardo Ï„FF8. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di discesa del segnale di riferimento intermedio SREF_PD(e con il segnale di reset SRESETa valore logico basso “0†), il flip-flop 63 genera in uscita il segnale S16avente valore logico alto “1†e fronte di salita ritardato di Ï„FF8rispetto al fronte di salita del segnale di riferimento intermedio SREF_PDinvertito. Il segnale di riferimento intermedio SREF_PDinvertito à ̈ generato mediante un invertitore accoppiato tra l’ingresso 4a del blocco rilevatore di fase 4 e l’ingresso CLK del flip-flop 63. In particolare, i ritardi temporali Ï„FF5, Ï„FF6, Ï„FF7e Ï„FF8introdotti dai flip-flop 60-63 hanno uguale valore tra loro.

Il blocco rilevatore di fase 4 comprende inoltre una pluralità (in particolare, quattro) di flip-flop 64-67, di tipo DQ, di per sé noti. Ciascun flip-flop 64-67 à ̈ accoppiato ad una rispettiva porta di uscita Q di un rispettivo flip-flop 60-63, per ricevere un rispettivo segnale S13-S16.

Ciascuno dei flip-flop 64-67 include un ingresso di reset R, un ingresso di orologio CLK, un ingresso dati D ed una uscita dati Q.

Con riferimento al flip-flop 64, il segnale S13generato dal flip-flop 60 à ̈ alimentato all’ingresso di orologio CLK; in corrispondenza del fronte di salita del segnale S13, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S17), con un ritardo Ï„FF9. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S13(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 64 genera in uscita il segnale S17avente valore logico alto “1†e fronte di salita ritardato di Ï„FF9rispetto al fronte di salita del segnale S13.

Con riferimento al flip-flop 65, il segnale S14generato dal flip-flop 61 à ̈ alimentato all’ingresso di orologio CLK; in corrispondenza del fronte di salita del segnale S14, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S18), con un ritardo Ï„FF10. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S14(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 65 genera in uscita il segnale S18avente valore logico alto “1†e fronte di salita ritardato di Ï„FF10rispetto al fronte di salita del segnale S14.

Come si nota dalla figura 9, i summenzionati segnali S17e S18sono forniti in ingresso ad una porta logica 70, configurata per eseguire una operazione di AND logico sui segnali S17e S18. In particolare, l’uscita della porta logica 70 à ̈ un segnale S21che assume valore logico alto “1†solo quando entrambi i segnali S17e S18hanno valore logico alto “1†. Una ulteriore porta logica 72, configurata per eseguire una operazione di OR logico, riceve in ingresso il segnale S21ed il segnale di reset SRESET, e genera in uscita un segnale S22avente valore logico alto “1†quando almeno uno tra il segnale S21ed il segnale di reset SRESETha valore logico alto “1†. In questa situazione operativa, l’uscita Q dei flip-flop 64 e 65 à ̈ forzata ad un valore predefinito, in questo caso il valore logico basso “0†.

Si fa inoltre notare che i segnali S17e S18assumono valore logico “1†quando i segnali S13ed S14assumono valore logico alto “1†(con i ritardi generati dal funzionamento noto dei flip-flop 64 e 65). A loro volta, i segnali S13ed S14assumono valore logico alto “1†quando i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDassumono valore logico alto “1†(con i ritardi generati dal funzionamento noto dei flip-flop 60 e 61).

Il funzionamento fin qui descritto dei flip-flop 60, 61, 64 e 65 à ̈ alla base della generazione dei segnali di uscita SOUT_UPe SOUT_DWquando il loro fronte di salita à ̈ controllato dal fronte di salita di uno tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PD, ed il loro fronte di discesa à ̈ controllato dal successivo fronte di salita dell’altro tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PD.

Con riferimento al flip-flop 66, il segnale S15generato dal flip-flop 62 à ̈ alimentato all’ingresso di orologio CLK; in corrispondenza del fronte di salita del segnale S15, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S19), con un ritardo Ï„FF11. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S15(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 66 genera in uscita il segnale S19avente valore logico alto “1†e fronte di salita ritardato di Ï„FF11rispetto al fronte di salita del segnale S15.

Con riferimento al flip-flop 67, il segnale S16generato dal flip-flop 63 à ̈ alimentato all’ingresso di orologio CLK; in corrispondenza del fronte di salita del segnale S16, il dato logico posto in ingresso sull’ingresso D à ̈ trasferito sull’uscita Q (segnale S20), con un ritardo Ï„FF12. In particolare, il dato in ingresso all’ingresso D à ̈ fisso, ed à ̈ il valore logico alto “1†. Dunque, ad ogni fronte di salita del segnale S16(e con il segnale di reset SRESETa valore logico basso “0†, il flip-flop 67 genera in uscita il segnale S20avente valore logico alto “1†e fronte di salita ritardato di Ï„FF12rispetto al fronte di salita del segnale S16. In particolare, i ritardi temporali Ï„FF9, Ï„FF10, Ï„FF11e Ï„FF12introdotti dai flip-flop 64-67 hanno uguale valore tra loro.

Come si nota dalla figura 9, i summenzionati segnali S19e S20sono forniti in ingresso ad una porta logica 74, configurata per eseguire una operazione di AND logico sui segnali S19e S20. In particolare, l’uscita della porta logica 74 à ̈ un segnale S23che assume valore logico alto “1†solo quando entrambi i segnali S19e S20hanno valore logico alto “1†. Una ulteriore porta logica 76, configurata per eseguire una operazione di OR logico, riceve in ingresso il segnale S23ed il segnale di reset SRESET, e genera in uscita un segnale S24avente valore logico alto “1†quando almeno uno tra il segnale S23ed il segnale di reset SRESETha valore logico alto “1†. In questa situazione operativa, l’uscita Q dei flip-flop 66 e 67 à ̈ forzata ad un valore predefinito, in questo caso il valore logico basso “0†.

Si fa inoltre notare che i segnali S19e S20assumono valore logico “1†quando i segnali S15ed S16assumono valore logico alto “1†(con i ritardi generati dal funzionamento noto dei flip-flop 66 e 67). A loro volta, i segnali S15ed S16assumono valore logico alto “1†quando i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDassumono valore logico basso “0†(con i ritardi generati dal funzionamento noto dei flip-flop 62 e 63).

Il funzionamento fin qui descritto dei flip-flop 62, 63, 66 e 67 à ̈ alla base della generazione dei segnali di uscita SOUT_UPe SOUT_DWquando il loro fronte di salita à ̈ controllato dal fronte di discesa di uno tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PD, ed il loro fronte di discesa à ̈ controllato dal successivo fronte di discesa dell’altro tra il segnale di riferimento intermedio SREF_PDe il segnale di oscillazione intermedio SOSC_PD.

Il blocco rilevatore di fase 4 comprende inoltre ulteriori porti logiche 80 e 81, configurate per eseguire una rispettiva operazione di OR logico. La porta logica 80 riceve in ingresso i segnali S17e S19, e genera un segnale di uscita S25avente valore logico alto “1†quando almeno uno tra i segnali S17e S19ha valore logico alto “1†. La porta logica 81 riceve in ingresso i segnali S18e S20, e genera un segnale di uscita S26avente valore logico alto “1†quando almeno uno tra i segnali S18e S20ha valore logico alto “1†.

Il blocco generatore di fase 4 comprende inoltre un primo interruttore di uscita 82 accoppiato tra l’uscita della porta logica 80 e l’uscita 4e del blocco generatore di fase 4, ed un secondo interruttore di uscita 84 accoppiato tra l’uscita della porta logica 80 e l’uscita 4f del blocco generatore di fase 4.

Il segnale di controllo SCHOP_PDcontrolla in apertura e chiusura il primo interruttore di uscita 82 ed il secondo interruttore di uscita 84. In particolare il primo e il secondo interruttore di uscita 82, 84 sono configurati in modo tale che, quando uno di essi à ̈ controllato in stato chiuso (conduzione), l’altro à ̈ controllato in stato aperto (interdizione). Ad esempio, il primo interruttore 82 à ̈ un transistore MOSFET a canale n, e il segnale di controllo SCHOP_PDà ̈ fornito al terminale di gate di tale transistore così che, quando il segnale di controllo SCHOP_PDassume valore logico alto “1†, il terminale di gate à ̈ polarizzato in modo da generare il canale conduttivo del transistore MOSFET 82, consentendo la conduzione di corrente elettrica. Il segnale S25à ̈ così fornito sull’uscita 4e del blocco generatore di fase 4, formando il primo segnale di uscita SOUT_UP. Viceversa, quando il segnale di controllo SCHOP_PDassume valore logico basso “0†, il primo interruttore 82 non conduce corrente elettrica.

Di conseguenza, in questo esempio, il secondo interruttore 84 à ̈ un transistore MOSFET a canale p, e il segnale di controllo SCHOP_PDà ̈ fornito al terminale di gate di tale transistore così che, quando il segnale di controllo SCHOP_PDassume valore logico basso “0†, il terminale di gate del transistore MOSFET 84 à ̈ polarizzato in modo da generare il canale conduttivo del transistore MOSFET 84, consentendo la conduzione di corrente elettrica. Il segnale S25à ̈ così fornito sull’uscita 4f del blocco generatore di fase 4, formando il secondo segnale di uscita SOUT_DW. Viceversa, quando il segnale di controllo SCHOP_PDassume valore logico alto “1†, il secondo interruttore 84 non conduce corrente elettrica.

Risulta evidente che il primo ed il secondo interruttore 82 e 84 possono essere realizzati in tecnologia diversa da quella MOSFET, secondo necessità.

Il blocco generatore di fase 4 comprende inoltre un terzo interruttore di uscita 86 accoppiato tra l’uscita della porta logica 81 e l’uscita 4f del blocco generatore di fase 4, ed un quarto interruttore di uscita 88 accoppiato tra l’uscita della porta logica 81 e l’uscita 4e del blocco generatore di fase 4.

Il segnale di controllo SCHOP_PDcontrolla in apertura e chiusura il terzo interruttore di uscita 86 ed il quarto interruttore di uscita 88. In particolare il terzo e il quarto interruttore di uscita 86, 88 sono configurati in modo tale che, quando uno di essi à ̈ controllato in stato chiuso (conduzione), l’altro à ̈ controllato in stato aperto (interdizione). Ad esempio, il terzo interruttore 86 à ̈ un transistore MOSFET a canale n, e il segnale di controllo SCHOP_PDà ̈ fornito al terminale di gate di tale transistore così che, quando il segnale di controllo SCHOP_PDassume valore logico alto “1†, il terminale di gate à ̈ polarizzato in modo da generare il canale conduttivo del transistore MOSFET 86, consentendo la conduzione di corrente elettrica. Il segnale S26à ̈ così fornito sull’uscita 4f del blocco generatore di fase 4, formando il primo segnale di uscita SOUT_DW. Viceversa, quando il segnale di controllo SCHOP_PDassume valore logico basso “0†, il terzo interruttore 86 non conduce corrente elettrica.

Di conseguenza, in questo esempio, il quarto interruttore 88 à ̈ un transistore MOSFET a canale p, e il segnale di controllo SCHOP_PDà ̈ fornito al terminale di gate di tale transistore 88 così che, quando il segnale di controllo SCHOP_PDassume valore logico basso “0†, il terminale di gate del transistore MOSFET 88 à ̈ polarizzato in modo da generare il canale conduttivo del transistore MOSFET 88, consentendo la conduzione di corrente elettrica. Il segnale S26à ̈ così fornito sull’uscita 4e del blocco generatore di fase 4, formando il secondo segnale di uscita SOUT_UP. Viceversa, quando il segnale di controllo SCHOP_PDassume valore logico alto “1†, il quarto interruttore 88 non conduce corrente elettrica.

Risulta evidente che il terzo ed il quarto interruttore 86 e 88 possono essere realizzati in tecnologia diversa da quella MOSFET, secondo necessità.

In ogni caso, indifferentemente dalla forma di realizzazione degli interruttori 82-88, quando il segnale di controllo SCHOP_PDassume un primo valore logico (qui, il valore logico alto “1†), il primo ed il terzo interruttore di uscita 82, 86 sono controllati in stato chiuso fornendo sull’uscita 4e il segnale S25e, rispettivamente, sull’uscita 4f il segnale S26generati come precedentemente descritto. Invece, quando il segnale di controllo SCHOP_PDassume un secondo valore logico (qui, il valore logico basso “0†) opposto al primo valore logico, il secondo ed il quarto interruttore di uscita 84, 88 sono controllati in stato chiuso fornendo sull’uscita 4e il segnale S26e, rispettivamente, sull’uscita 4f il segnale S25generati come precedentemente descritto.

Il blocco generatore di fase 4 comprende inoltre una porta logica 90, configurata per eseguire una operazione di AND logico sui segnali S13-S16, e generare in uscita un segnale di fine funzionamento intermedio SCOMPLETE_INTavente valore logico alto “1†solo quando tutti i segnali S13-S16hanno valore logico alto “1†. Accoppiato all’uscita della porta logica 90 à ̈ presente un elemento di ritardo 92, avente la funzione di introdurre un ritardo pari a Ï„D5sul segnale di fine funzionamento intermedio SCOMPLETE_INT, generando il segnale di fine funzionamento SCOMPLETE.

Le figure 10A-10L mostrano, utilizzando una stessa scala temporale, il segnale di abilitazione SSTART, il segnale di abilitazione intermedio SIN_DET, i segnali di riferimento SREFe di oscillazione SOSC, il segnale di selezione SMUX_SEL, il segnale di reset SRESET, i segnali di riferimento intermedio SREF_INTe di oscillazione intermedio SOSC_INT, il primo e il secondo segnale di uscita SOUT_UP, SOUT_DW.

In questo esempio, il segnale di abilitazione SSTART, i segnali di riferimento SREFe di oscillazione SOSC, il segnale di reset SRESET, e i segnali di riferimento intermedio SREF_INTe di oscillazione intermedio SOSC_INT, nell’istante in cui avviene il fronte di salita del segnale SSTART, ovvero nel momento il cui inizia il processo di comparazione di frequenza, hanno gli stessi livelli logici dei rispettivi segnali mostrati nelle figure 5A-5G. Tuttavia, le figure 10G e 10H mostrano un possibile andamento dei segnali di riferimento SREFe di oscillazione SOSC, e dei conseguenti segnali di riferimento intermedio SREF_PDe di oscillazione intermedio, SOSC_PD, nel caso in cui i segnali SREFe SOSCsono assumano valore logico, rispettivamente, alto “1†e basso “0†per un periodo di tempo inferiore all’intervallo temporale τD2.

Come si nota dalla figura 10A, al tempo tSTARTil segnale di abilitazione SSTARTpassa da livello logico basso “0†a livello logico alto “1†. Il segnale di abilitazione intermedio SIN_DET, figura 10B, segue il segnale di abilitazione SSTARTcon un certo ritardo introdotto dal blocco di ritardo 20 (Ï„D1), dalla porta logica 22 (Ï„AND1) e dalla porta logica 24(Ï„NOR1). Il fronte di salita del segnale di abilitazione intermedio SIN_DETà ̈ al tempo tSTART’ pari a tSTART+Ï„D1+Ï„AND1+Ï„NOR1.

Il segnale di reset SRESETsale a valore logico alto “1†dopo un intervallo temporale dato da:

Ï„AND1+Ï„RESET_FF1-4+Ï„OR1+Ï„D4,

dove Ï„RESET_FF1-4à ̈ l’intervallo di tempo che intercorre dall’istante in cui l’ingresso di reset “R†dei flip-flop 37-40 (ovvero SSTART_INT) passa da valore logico basso “0†a valore logico alto “1†all’istante in cui il rispettivo segnale di uscita degli stessi flip-flop 37-40 (ovvero i segnali S9-S12) passa da valore logico alto “1†a valore logico basso “0†.

Come si nota dalla figura 10C, il primo fronte di discesa, dopo tSTART, del segnale di riferimento SREFavviene al tempo t1. Tuttavia, in questo esempio, t1à ̈ temporalmente precedente a tSTART’+Ï„D2; questo significa che la condizione di stabilità dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDnon à ̈ soddisfatta. Come precedentemente descritto, infatti, i segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDsono considerati stabili quando i segnali di riferimento SREFe di oscillazione SOSCnon cambiano livello logico per un intervallo di tempo predeterminato (es., una o più centinaia di picosecondi). Secondo la forma di realizzazione descritta del blocco generatore di fase 2, tale intervallo di tempo predeterminato à ̈ pari a Ï„D2, cioà ̈ pari al ritardo introdotto dagli elementi di ritardo 33-36.

Si attende quindi nuovamente che entrambi i segnali di riferimento SREFe di oscillazione SOSCmantengano un livello logico stabile per un nuovo intervallo temporale pari a Ï„D2, monitorato a partire da t1. Come si nota dalla figura 10D, il segnale di oscillazione SOSCcambia livello logico, passando da livello logico basso “0†a livello logico alto “1†all’istante temporale t2, precedente a t1+Ï„D2. Poiché la condizione di stabilità dei segnali di riferimento SREFe di oscillazione SOSCnon à ̈ ancora soddisfatta, il segnale di reset SRESETà ̈ mantenuto a livello logico alto “1†. In tal modo,la variazione del segnale di riferimento intermedio SREF_PD, che segue il segnale di riferimento SREFcon il ritardo introdotto dall’elemento di ritardo 52 e dal multiplatore 48, non produce effetti sui segnali di uscita SOUT_UPe SOUT_DW.

Con riferimento alle figure 10C e 10D, dopo l’istante temporale t2, sui segnali di riferimento SREFe di oscillazione SOSCdeve necessariamente deve verificarsi una situazione in cui tali segnali sono stabili. In caso contrario vorrebbe dire che uno tra i segnali di riferimento SREFe di oscillazione SOSCha una frequenza superiore alla massima frequenza rilevabile. Infatti, nelle figure 10C e 10D, si verifica che i segnali di riferimento SREFe di oscillazione SOSCrimangono stabili ai rispettivi livelli logici per un intervallo pari (ed in particolare superiore) a Ï„D2, monitorato a partire da t2. La condizione di stabilità richiesta à ̈ ora verificata, con SREFstabile a “0†e SOSCstabile a “1†, e il segnale di reset SRESETpassa da valore alto “1†a valore basso “0†. In questo esempio, il segnale di selezione SMUX_SELassume valore logico alto “1†(istante temporale t4) poiché la condizione di stabilità à ̈ stata rilevata quando i segnali riferimento SREFe di oscillazione SOSCavevano, rispettivamente, valore logico basso “0†e alto “1†. Come si nota dalla figura 10H, il segnale di oscillazione intermedio SOSC_PDha un fronte di salita al tempo t3, causato dal fronte di salita del segnale di oscillazione SOSCal tempo t2. Tuttavia, il fronte di salita del segnale di selezione SMUX_SELal tempo t4causa (dopo un ritardo introdotto dal multiplatore 50) la discesa del segnale di oscillazione intermedio SOSC_PDall’istante temporale t5(eguagliando cioà ̈ il valore presente sull’ingresso 50b del multiplatore 50). Anche in questo caso, essendo il segnale di reset SRESETattivo (livello logico alto), queste variazioni indesiderate del segnale di oscillazione intermedio SOSC_PDnon hanno impatto sui segnali di uscita SOUT_UPe SOUT_DW.

All’istante temporale t6, il segnale di reset SRESETtorna a valore logico basso “0†. Da questo istante temporale in avanti, le variazioni dei segnali di riferimento intermedio SREF_PDe di oscillazione intermedio SOSC_PDvengono acquisite e processate dal blocco rilevatore di fase 4, come già descritto precedentemente (e qui non nuovamente descritto).

La forma di realizzazione delle figure 10A-10L rappresenta il caso limite in cui l’intervallo temporale, necessario per ottenere segnali di uscita SOUT_UPe SOUT_DWatti ad essere utilizzati per rilevare una indicazione di differenza di periodo TREF-TOSCtra i segnali di riferimento SREFe di oscillazione SOSC, à ̈ massimo. In tal caso tale intervallo à ̈ dato da:

Ï„PHASEGEN(MAX)=max(TREF, TOSC)+Ï„D1+2Ï„D2+Ï„D3+Ï„AND1+Ï„NOR1+Ï„MUX1-2(3) dove Ï„D1à ̈ il ritardo introdotto dall’elemento di ritardo 20, es. pari a circa 100 ps; Ï„D2à ̈ il ritardo introdotto da ciascuno degli elementi di ritardo 33-36, es. pari a circa 500 ps; Ï„D3à ̈ il ritardo introdotto da ciascuno degli elementi di ritardo 52-56, es. pari a circa 400 ps; Ï„AND1à ̈ il ritardo introdotto dalla porta logica 22, es. pari a circa 100 ps; Ï„NOR1à ̈ il ritardo introdotto dalla porta logica 24, es. pari a circa 100 ps; Ï„MUX1-2indica il ritardo introdotto dal multiplatore 48 (Ï„MUX1) o dal multiplatore 50 (Ï„MUX2), supposti identici, es. pari a circa 100 ps.

Con riferimento alle forme di realizzazione del blocco generatore di fase 2 e rilevatore di fase 4 delle figure 8 e 9, i ritardi introdotti dagli elementi circuitali descritti, sono preferibilmente progettati in modo tale da ottimizzare il funzionamento dei rispettivi circuiti. La selezione dei ritardi non à ̈ tuttavia critica per le operazioni dei rispettivi circuiti, e limita solamente la massima frequenza accettabile dei segnali di riferimento SREFe di oscillazione SOSC.

In particolare, tale ottimizzazione à ̈ conseguita rispettando le seguenti condizioni:

ï‚· il ritardo Ï„D1del blocco di ritardo 20 Ã ̈ tale per cui:

Ï„D1>Ï„RES(FF1-4)+Ï„NOR1(4) dove Ï„RES(FF1-4)à ̈ il ritardo introdotto da ciascuno dei flip-flop 37-40 per resettare a valore predefinito (“0†) il segnale di uscita sulla porta Q quando il segnale di reset SRESETposto sull’ingresso di reset R assume valore logico alto “1†;

ï‚· il ritardo Ï„MUX1-2di ciascuno dei multiplatori 48 e 50 Ã ̈ tale per cui:

Ï„MUX1-2<Ï„D4<Ï„D3+Ï„MUX1-2-Ï„AND2-5-Ï„AND6-9-Ï„CLK,Q(FF1-4)-Ï„OR1-3<Ï„D2(5) dove Ï„CLK,Q(FF1-4)à ̈ il ritardo introdotto da ciascuno dei flip-flop 37-40 per fornire un rispettivo segnale di uscita sulla porta Q quando il rispettivo segnale posto sull’ingresso di orologio CLK assume valore logico alto “1†; Ï„OR1-3à ̈ il ritardo introdotto da ciascuna rispettiva porta logica 42 (Ï„OR1), 44 (Ï„OR2) e 46 (Ï„OR3), supposti identici; Ï„AND2-5e Ï„AND6-9sono i ritardi introdotti dalle rispettive porte logiche 25-28 e 29-32; e Ï„D4à ̈ il ritardo introdotto dall’elemento di ritardo 43; e

ï‚· la massima frequenza fREF, fOSCdi ciascuno dei segnali di riferimento SREFe, rispettivamente, di oscillazione SOSCÃ ̈ tale per cui:

max(fREF, fOSC) < 1/(4Ï„D2). (6) La figura 11 mostra, mediante diagramma a blocchi, un circuito o sistema di calibrazione 100 comprendente il circuito convertitore tempo-tensione 1 di figura 1 accoppiato ad una logica di controllo 101 mediante un primo ed un secondo comparatore 104, 106. Con maggior dettaglio, il primo comparatore 104 include un ingresso invertente accoppiato ad un primo terminale di riferimento di soglia 108, per ricevere una tensione di riferimento VH; e il secondo comparatore 106 include un ingresso non invertente accoppiato ad un secondo terminale di riferimento di soglia 110, per ricevere una tensione di riferimento VLminore di VH. Entrambi i comparatori 104, 106 includono un rispettivo terminale, rispettivamente non invertente e invertente, accoppiato al terminale 10’ del condensatore 10 (figura 1), il cui valore di tensione à ̈ proporzionale alla differenza tra il periodo del segnale di riferimento SREFe il periodo del segnale di oscillazione SOSC(in generale qui di seguito indicato come segnale di pompa di carica SCP).

Ciascuno dei comparatori 104, 106 esegue una operazione di comparazione tra il segnale di pompa di carica SCPe il rispettivo valore di riferimento di soglia VHo VL, e genera un rispettivo segnale di uscita VCOMP_He VCOMP_Lindicativo del valore in tensione del segnale di pompa di carica SCP. Ad esempio, VCOMP_Hha un primo valore (es., valore logico alto “1†) se SCP>VH, ed un secondo valore (es., valore logico basso “0†) se SCP<VH. Analogamente, VCOMP_Lha un primo valore (es., valore logico alto “1†) se SCP<VL, ed un secondo valore (es., valore logico basso “0†) se SCP>VL.

Sulla base del valore assunto da VCOMP_He VCOMP_L, la logica di controllo 101 Ã ̈ in grado di comparare tra loro la frequenza dei segnali di riferimento SREFe di oscillazione SOSC.

Secondo una differente forma di realizzazione, à ̈ possibile utilizzare un solo comparatore avente più livelli di comparazione, oppure un singolo comparatore con singolo livello di comparazione.

La figura 11 mostra il sistema di calibrazione 100 accoppiato ad un oscillatore controllato digitalmente (DCO) 112, in modo di per sé noto. La logica di controllo 101, sulla base dei segnali di riferimento SREFe di oscillazione SOSC, à ̈ configurata per controllare l’oscillatore DCO in modo tale da ridurre, aumentare, o mantenere inalterata la frequenza di oscillazione di quest’ultimo sulla base del valore rilevato del segnale di pompa di carica SCP. Il controllo dell’oscillatore DCO da parte della logica di controllo 101 à ̈ eseguito in modo di per sé noto, e non à ̈ oggetto della presente invenzione.

La logica di controllo 101, inoltre, Ã ̈ configurata per generare il segnale di abilitazione SSTART, e ricevere il segnale SCOMPLETE.

Nel dettaglio, la logica di controllo 101 comanda al circuito di comparazione 1 l’inizio del processo di comparazione di frequenza dei segnali di riferimento SREFe di oscillazione SOSCgenerando un fronte di salita da livello logico basso “0†a livello logico alto “1†nel segnale di abilitazione SSTART. Successivamente, il circuito di comparazione 1 genera un fronte di salita da livello logico basso “0†a livello logico alto “1†nel segnale SCOMPLETEnell’istante la comparazione à ̈ finita e il risultato à ̈ già generato dai blocchi 104 e 106 ed à ̈ stabile su VCOMP_He VCOMP_L. Quindi, in corrispondenza di questo fronte di salita del segnale SCOMPLETE, la logica di controllo 101 à ̈ configurata per leggere sui nodi VCOMP_He VCOMP_Lil risultato della comparazione precedentemente comandata. In questo modo, le operazioni di regolazione dell’oscillatore controllato DCO sono eseguite solo al termine delle operazioni del circuito convertitore tempotensione 1.

Il segnale di riferimento SREF, avente frequenza di riferimento fREF, à ̈ fornito da un circuito oscillatore di tipo di per sé noto, avente frequenza predeterminata o regolabile secondo necessità.

Con riferimento nuovamente ai ritardi introdotti dagli elementi circuitali del blocco generatore di fase 2 e dal blocco rilevatore di fase 4, si nota che, preferibilmente, il ritardo Ï„D5introdotto sul segnale di fine funzionamento SCOMPLETEdall’elemento di ritardo 92, à ̈ scelto di valore temporale tale per cui:

Ï„D5>Ï„PHASEDET-Ï„CLK,Q(FF5-8)-Ï„AND12+Ï„CP+Ï„COMP(7)

Con riferimento alla (7), si nota che:

- Ï„PHASEDETà ̈ il ritardo introdotto dal circuito di figura 9 (dovuto alla propagazione dei segnali SREF_PDe SOSC_PDdai rispettivi ingressi 4a, 4b verso le uscite 4e, 4f, dove sono forniti i segnali SOUT_UPe SOUT_DW; tale ritardo à ̈ causato dal funzionamento dei flip-flop 60-63 sommato al ritardo generato dai flip-flop 64-67 e dalle porte logiche 80 e 81);

- Ï„CLK,Q(FF5-8)Ã ̈ il ritardo introdotto da ciascuno dei flip-flop 60-63 del blocco rilevatore di fase 4;

- Ï„AND12Ã ̈ il ritardo introdotto dalla porta logica 90; - Ï„CPÃ ̈ il tempo di risposta della pompa di carica 6, tipicamente pari a circa 100 ps; e

- Ï„COMPÃ ̈ il ritardo introdotto da ciascuno dei comparatori 104, 106 (supposto uguale tra loro) per eseguire la rispettiva operazione di comparazione.

I vantaggi che il trovato secondo la presente invenzione consente di ottenere emergono chiaramente dalla precedente descrizione.

In particolare, la presente invenzione consente di ottenere una calibrazione veloce di un oscillatore, così da minimizzare il tempo di test finale. La differenza di frequenza (o periodo) tra il segnale di riferimento e il segnale di oscillazione à ̈ convertita nei segnali di uscita SOUT_UPe SOUT_DWin un tempo che à ̈ circa pari o minore del maggiore tra i periodi del segnale di riferimento e il segnale di oscillazione.

Risulta infine chiaro che rispetto a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, i valori logici alto “1†e basso “0†possono essere scambiati tra loro, ed i circuiti mostrati nelle figure 8 e 9 modificati di conseguenza. Inoltre, possono essere previsti, ovunque opportuno, elementi (es., amplificatori) atti a adattare i livelli logici “1†e “0†di uno o più segnali precedentemente descritti all’intervallo di tensioni accettate in ingresso dall’elemento o blocco funzionale che li riceve. In questo modo, i valori effettivi di tensione associati ai livelli logici “1†e “0†possono non essere gli stessi in corrispondenza di porzioni diverse del circuito di calibrazione secondo la presente invenzione.

Inoltre, le fasi descritte con riferimento alle figure 2A-2F, 3A-3F, 4A-4F, 5A-5F (generazione dei segnali in uscita dal blocco generatore di fase 2), e 6A-6D, 7A-7D (generazione dei segnali in uscita dal blocco rilevatore di fase 4) possono essere implementate da circuiti diversi da quelli mostrati nelle figure 8 e 9. Ad esempio, Ã ̈ possibile implementare tali fasi mediante un microprocessore, controllato da un opportuno software.

Inoltre, la fase di interpretazione dei segnali di uscita SOUT_UPe SOUT_DW, per rilevare un rapporto tra le frequenze dei segnali di riferimento SREFe di oscillazione SOSC, può essere implementata da un circuito diverso da quello mostrato, ed in particolare mediante un microprocessore, controllato da un opportuno software.

Inoltre, la presente invenzione può essere implementata in qualsiasi sistema o applicazione che richiede una comparazione di frequenza veloce tra due segnali periodici. Ad esempio, la presente invenzione trova applicazione nella calibrazione approssimativa (“coarse†) di un sintetizzatore di frequenza, per controbilanciare gli effetti di deriva di frequenza dovuti a variazioni di processo e interazioni ambientali. Secondo una ulteriore applicazione della presente invenzione, il circuito e metodo di calibrazione descritti possono essere utilizzati per velocizzare il tempo di stabilizzazione “settling†di un sintetizzatore di frequenza, o il tempo di aggancio di un PLL.

Claims (19)

1. RIVENDICAZIONI 1. Circuito di calibrazione (1) per un oscillatore controllato digitalmente DCO, comprendente: - un modulo di condizionamento di segnale (2) configurato per: (i) ricevere in ingresso un segnale di oscillazione (SOSC) generato dal DCO e un segnale di riferimento (SREF), in cui il segnale di oscillazione e il segnale di riferimento sono segnali di tipo binario configurati per assumere un valore logico alto (“1†) e un valore logico basso (“0†); (ii) rilevare un rispettivo primo e secondo valore logico del segnale di riferimento (SREF) e del segnale di oscillazione (SOSC) tra detti valore logico alto e valore logico basso; (iii) generare in uscita un segnale di riferimento intermedio (SREF_PD) e un segnale di oscillazione intermedio (SOSC_PD) tali per cui, se il primo e il secondo valore logico sono opposti tra loro, il segnale di riferimento intermedio (SREF_PD) corrisponde al segnale di riferimento (SREF) ed il segnale di oscillazione intermedio (SOSC_PD) corrisponde al segnale di oscillazione (SOSC) invertito, mentre, se il primo e il secondo valore logico sono uguali tra loro, il segnale di riferimento intermedio (SREF_PD) ed il segnale di oscillazione intermedio (SOSC_PD) corrispondono al segnale di riferimento (SREF) e, rispettivamente, al segnale di oscillazione (SOSC); (iv) generare un segnale di controllo (SCHOP_PD) indicativo di una prima condizione operativa in cui il segnale di riferimento assume stabilmente un valore logico alto (“1†), o, alternativamente, di una seconda condizione operativa in cui il segnale di riferimento assume stabilmente un valore logico basso (“0†); e - un modulo di conversione periodo-tensione (4) accoppiato al modulo di condizionamento di segnale (2) e configurato per: (v) acquisire il segnale di riferimento intermedio (SREF_PD), il segnale di oscillazione intermedio (SOSC_PD), e il segnale di controllo (SCHOP_PD); (vi) rilevare una prima transizione di discesa, da valore logico alto (“1†) a valore logico basso (“0†), di uno tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD); (vii) rilevare una seconda transizione di discesa, da valore logico alto (“1†) a valore logico basso (“0†), dell’altro tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD), immediatamente temporalmente successiva alla prima transizione di discesa; (viii) rilevare una prima transizione di salita, da valore logico basso (“0†) a valore logico alto (“1†), di uno tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD); (ix) rilevare una seconda transizione di salita, da valore logico basso (“0†) a valore logico alto (“1†), dell’altro tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD), immediatamente temporalmente successiva alla prima transizione di salita; (x) generare, nella prima condizione operativa, un primo segnale di uscita (SOUT_UP) identificativo (a) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di riferimento intermedio (SREF_PD), o (b) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di oscillazione intermedio (SOSC_PD); (xi) generare, nella prima condizione operativa, un secondo segnale di uscita (SOUT_DW) identificativo (c) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di oscillazione intermedio (SOSC_PD), e (d) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di riferimento intermedio (SREF_PD); (xii) generare, nella seconda condizione operativa, un primo segnale di uscita (SOUT_UP) identificativo (e) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di oscillazione intermedio (SOSC_PD), o (f) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di riferimento intermedio (SREF_PD); e (xiii) generare, nella seconda condizione operativa, un secondo segnale di uscita (SOUT_DW) identificativo (g) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di riferimento intermedio (SREF_PD), e (h) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di oscillazione intermedio (SOSC_PD).
2. 2. Circuito di calibrazione secondo la rivendicazione 1, in cui il primo segnale di uscita (SOUT_UP) include una finestra temporale avente una durata che à ̈ indicativa dell’intervallo temporale intercorrente: tra la prima e la seconda transizione di discesa del segnale di riferimento intermedio secondo il caso (a) della fase (x); tra la prima e la seconda transizione di salita del segnale di oscillazione intermedio secondo il caso (b) della fase (x); tra la prima e la seconda transizione di discesa del segnale di oscillazione intermedio secondo il caso (e) della fase (xii); tra la prima e la seconda transizione di salita del segnale di riferimento intermedio secondo il caso (f) della fase (xii), e in cui il secondo segnale di uscita (SOUT_DW) include una finestra temporale avente una durata che à ̈ indicativa dell’intervallo temporale intercorrente: tra la prima e la seconda transizione di discesa del segnale di oscillazione intermedio secondo il caso (c) della fase (xi); tra la prima e la seconda transizione di salita del segnale di riferimento intermedio secondo il caso (d) della fase (xi); tra la prima e la seconda transizione di discesa del segnale di riferimento intermedio secondo il caso (g) della fase (xiii); tra la prima e la seconda transizione di salita del segnale di oscillazione intermedio secondo il caso (h) della fase (xiii).
3. 3. Circuito di calibrazione secondo la rivendicazione 1 o 2, configurato inoltre per verificare se, prima della fase (iv), à ̈ soddisfatta una condizione di stabilità, detta condizione di stabilità essendo soddisfatta quando il segnale di riferimento (SREF) e il segnale di oscillazione (SOSC) mantengono entrambi un rispettivo livello logico alto (“1†) o basso (“0†) per un tempo pari o maggiore ad un intervallo temporale predefinito (Ï„D2).
4. 4. Circuito di calibrazione secondo la rivendicazione 3, in cui il modulo di condizionamento (2) à ̈ inoltre configurato per generare un segnale di reset (SRESET) configurato per inibire il funzionamento del modulo di conversione periodo-tensione (4) durante un intervallo di funzionamento iniziale in cui i segnali di riferimento (SREF) e di oscillazione (SOSC) non soddisfano detta condizione di stabilità.
5. 5. Circuito di calibrazione secondo una qualsiasi delle rivendicazioni precedenti, in cui il modulo di conversione periodo-tensione (4) Ã ̈ inoltre configurato per, dopo aver eseguito le operazioni (vi)-(xiii), generare un segnale di fine funzionamento (SCOMPLETE) atto ad identificare che la generazione del primo e del secondo segnale di uscita (SOUT_UP, SOUT_DW) Ã ̈ completata.
6. 6. Circuito di calibrazione secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una pompa di carica (6), accoppiata al modulo di conversione periodo-tensione (4) per ricevere il primo e il secondo segnale di uscita (SOUT_UP, SOUT_DW), ed un elemento di accumulo di carica elettrica (10), accoppiato alla pompa di carica (6), in cui la pompa di carica (6) à ̈ configurata per caricare l’elemento di accumulo di carica elettrica (10) sulla base del primo segnale di uscita (SOUT_UP) e per scaricare l’elemento di accumulo di carica elettrica (10) sulla base del secondo segnale di uscita (SOUT_DW).
7. 7. Circuito di calibrazione secondo la rivendicazione 6, comprendente inoltre un primo comparatore (104; 106) accoppiato al modulo di conversione periodo-tensione (4) e configurato per: acquisire un valore di tensione sull’elemento di accumulo di carica elettrica (10); eseguire una prima comparazione tra il valore di tensione acquisito e un primo valore di riferimento (VL; VH); generare un primo segnale di comparazione (VCOMP_L; VCOMP_H) indicativo di un risultato di detta prima comparazione.
8. 8. Circuito di calibrazione secondo la rivendicazione 7, comprendente inoltre un secondo comparatore (106; 104) accoppiato al modulo di conversione periodo-tensione (4) e configurato per: acquisire il valore di tensione sull’elemento di accumulo di carica elettrica (10); eseguire una seconda comparazione tra il valore di tensione acquisito e un secondo valore di riferimento (VH; VL); generare un secondo segnale di comparazione (VCOMP_H; VCOMP_L) indicativo di un risultato di detta seconda comparazione.
9. 9. Circuito di calibrazione secondo la rivendicazione 8, comprendente inoltre una logica di controllo (101) accoppiata al primo e al secondo comparatore (104, 106) per ricevere il primo e il secondo segnale di comparazione (VCOMP_L; VCOMP_H) e, sulla base del primo e del secondo segnale di comparazione (VCOMP_L; VCOMP_H), identificare quale condizione à ̈ verificata tra: (i) il periodo del segnale di riferimento à ̈ maggiore del periodo del segnale di oscillazione; (l) il periodo del segnale di riferimento à ̈ minore del periodo del segnale di oscillazione; (m) il periodo del segnale di riferimento e il periodo del segnale di oscillazione sono circa uguali, la logica di controllo (101) essendo inoltre accoppiata all’oscillatore controllato digitalmente DCO ed à ̈ configurata per aumentare il periodo del segnale di oscillazione solo se la condizione (i) à ̈ verificata; e ridurre il periodo del segnale di oscillazione solo se la condizione (l) à ̈ verificata.
10. 10. Circuito di calibrazione secondo la rivendicazione 9, in cui la logica di controllo (101) à ̈ inoltre configurata per: identificare la condizione (i) quando il secondo segnale di comparazione (VCOMP_H) à ̈ identificativo di un valore di tensione sull’elemento di accumulo di carica elettrica (10) maggiore del secondo valore di riferimento (VH); identificare la condizione (l) quando il primo segnale di comparazione (VCOMP_L) à ̈ identificativo di un valore di tensione sull’elemento di accumulo di carica elettrica (10) minore del primo valore di riferimento (VL); e identificare la condizione (m) quando il primo e il secondo segnale di comparazione (VCOMP_L; VCOMP_H) sono identificativi di un valore di tensione sull’elemento di accumulo di carica elettrica (10) compreso tra il primo e il secondo valore di riferimento (VL; VH).
11. 11. Metodo di calibrazione (1) di un oscillatore controllato digitalmente DCO, comprendente le fasi di: (i) acquisire un segnale di oscillazione (SOSC), generato dal DCO, e un segnale di riferimento (SREF), in cui il segnale di oscillazione e il segnale di riferimento sono segnali di tipo binario configurati per assumere un valore logico alto (“1†) e un valore logico basso (“0†); (ii) rilevare, un rispettivo primo e secondo valore logico del segnale di riferimento (SREF) e del segnale di oscillazione (SOSC) tra detti valore logico alto e valore logico basso; (iii) generare un segnale di riferimento intermedio (SREF_PD) e un segnale di oscillazione intermedio (SOSC_PD) tali per cui, se il primo e il secondo livello logico sono opposti tra loro, il segnale di riferimento intermedio (SREF_PD) corrisponde al segnale di riferimento (SREF) ed il segnale di oscillazione intermedio (SOSC_PD) corrisponde al segnale di oscillazione (SOSC) invertito, mentre, se il primo e il secondo livello logico sono uguali tra loro, il segnale di riferimento intermedio (SREF_PD) ed il segnale di oscillazione intermedio (SOSC_PD) corrispondono al segnale di riferimento (SREF) e, rispettivamente, al segnale di oscillazione (SOSC); (iv) generare un segnale di controllo (SCHOP_PD) indicativo di una prima condizione operativa in cui il segnale di riferimento assume stabilmente valore logico alto (“1†), e di una seconda condizione operativa in cui il segnale di riferimento assume stabilmente valore logico basso (“0†); (v) rilevare una prima transizione di discesa, da valore logico alto (“1†) a valore logico basso (“0†), di uno tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD); (vi) rilevare una seconda transizione di discesa, da valore logico alto (“1†) a valore logico basso (“0†), dell’altro tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD), immediatamente temporalmente successiva alla prima transizione di discesa; (vii) rilevare una prima transizione di salita, da valore logico basso (“0†) a valore logico alto (“1†), di uno tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD); (viii) rilevare una seconda transizione di salita, da valore logico basso (“0†) a valore logico alto (“1†), dell’altro tra il segnale di riferimento intermedio (SREF_PD) e il segnale di oscillazione intermedio (SOSC_PD), immediatamente temporalmente successiva alla prima transizione di salita; (ix) generare, nella prima condizione operativa, un primo segnale di uscita (SOUT_UP) identificativo (a) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di riferimento intermedio (SREF_PD), o (b) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di oscillazione intermedio (SOSC_PD); (x) generare, nella prima condizione operativa, un secondo segnale di uscita (SOUT_DW) identificativo (c) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di oscillazione intermedio (SOSC_PD), e (d) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di riferimento intermedio (SREF_PD); (xi) generare, nella seconda condizione operativa, un primo segnale di uscita (SOUT_UP) identificativo (e) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di oscillazione intermedio (SOSC_PD), o (f) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di riferimento intermedio (SREF_PD); e (xii) generare, nella seconda condizione operativa, un secondo segnale di uscita (SOUT_DW) identificativo (g) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di discesa nel caso in cui la prima transizione di discesa à ̈ quella del segnale di riferimento intermedio (SREF_PD), e (h) dell’intervallo temporale intercorrente tra la prima e la seconda transizione di salita nel caso in cui la prima transizione di salita à ̈ quella del segnale di oscillazione intermedio (SOSC_PD).
12. 12. Metodo di calibrazione secondo la rivendicazione 11, in cui la fase di generare il primo segnale di uscita (SOUT_UP) include generare una finestra temporale avente una durata che à ̈ indicativa dell’intervallo temporale intercorrente: tra la prima e la seconda transizione di discesa del segnale di riferimento intermedio secondo il caso (a) della fase (ix); tra la prima e la seconda transizione di salita del segnale di oscillazione intermedio secondo il caso (b) della fase (ix); tra la prima e la seconda transizione di discesa del segnale di oscillazione intermedio secondo il caso (e) della fase (xi); tra la prima e la seconda transizione di salita del segnale di riferimento intermedio secondo il caso (f) della fase (xi), e in cui la fase di generare il secondo segnale di uscita (SOUT_DW) include generare una finestra temporale avente una durata che à ̈ indicativa dell’intervallo temporale intercorrente: tra la prima e la seconda transizione di discesa del segnale di oscillazione intermedio secondo il caso (c) della fase (x); tra la prima e la seconda transizione di salita del segnale di riferimento intermedio secondo il caso (d) della fase (x); tra la prima e la seconda transizione di discesa del segnale di riferimento intermedio secondo il caso (g) della fase (xii); tra la prima e la seconda transizione di salita del segnale di oscillazione intermedio secondo il caso (h) della fase (xii).
13. 13. Metodo di calibrazione secondo la rivendicazione 11 o 12, comprendente inoltre la fase di verificare se, prima della fase (iv), à ̈ soddisfatta una condizione di stabilità, includendo la fase di rilevare se il segnale di riferimento (SREF) e il segnale di oscillazione (SOSC) mantengono un rispettivo livello logico alto (“1†) o basso (“0†) per un tempo pari o maggiore ad un intervallo temporale predefinito (Ï„D2).
14. 14. Metodo di calibrazione secondo la rivendicazione 13, comprendente inoltre la fase di generare un segnale di reset (SRESET) atto a inibire l’esecuzione delle fasi (ix)-(xii) durante un intervallo di funzionamento in cui condizione di stabilità non à ̈ soddisfatta.
15. 15. Metodo di calibrazione secondo una qualsiasi delle rivendicazioni 11-14, comprendente inoltre, dopo aver eseguito le fasi (v)-(xii), la fase di generare un segnale di fine funzionamento (SCOMPLETE) atto ad identificare che la generazione del primo e del secondo segnale di uscita (SOUT_UP, SOUT_DW) Ã ̈ completata.
16. 16. Metodo di calibrazione secondo una qualsiasi delle rivendicazioni 11-15, comprendente inoltre le fasi di: fornire il primo e il secondo segnale di uscita (SOUT_UP, SOUT_DW) ad una pompa di carica (6); comandare la pompa di carica mediante il primo segnale di uscita (SOUT_UP) per caricare un elemento di accumulo di carica elettrica (10); e comandare la pompa di carica mediante il secondo segnale di uscita (SOUT_DW) per scaricare l’elemento di accumulo di carica elettrica (10).
17. 17. Metodo di calibrazione secondo la rivendicazione 14, comprendente inoltre le fasi di: acquisire un valore di tensione sull’elemento di accumulo di carica elettrica (10); eseguire una prima comparazione tra il valore di tensione acquisito e un primo valore di riferimento (VL; VH); generare un primo segnale di comparazione (VCOMP_L; VCOMP_H) indicativo di un risultato di detta prima comparazione.
18. 18. Metodo di calibrazione secondo la rivendicazione 17, comprendente inoltre le fasi di: acquisire il valore di tensione sull’elemento di accumulo di carica elettrica (10); eseguire una seconda comparazione tra il valore di tensione acquisito e un secondo valore di riferimento (VH; VL); generare un secondo segnale di comparazione (VCOMP_H; VCOMP_L) indicativo di un risultato di detta seconda comparazione.
19. 19. Metodo di calibrazione secondo la rivendicazione 18, comprendente inoltre le fasi di: identificare, sulla base del primo e del secondo segnale di comparazione (VCOMP_L; VCOMP_H), quale condizione à ̈ verificata tra: (i) il periodo del segnale di riferimento à ̈ maggiore del periodo del segnale di oscillazione; (l) il periodo del segnale di riferimento à ̈ minore del periodo del segnale di oscillazione; (m) il periodo del segnale di riferimento e il periodo del segnale di oscillazione sono circa uguali; e controllare il DCO in modo tale da aumentare il periodo del segnale di oscillazione solo se la condizione (i) à ̈ verificata; e ridurre il periodo del segnale di oscillazione solo se la condizione (l) à ̈ verificata. 20. metodo di calibrazione secondo la rivendicazione 19, comprendente inoltre le fasi di: identificare la condizione (i) quando il secondo segnale di comparazione (VCOMP_H) à ̈ identificativo di un valore di tensione sull’elemento di accumulo di carica elettrica (10) maggiore del secondo valore di riferimento (VH); identificare la condizione (l) quando il primo segnale di comparazione (VCOMP_L) à ̈ identificativo di un valore di tensione sull’elemento di accumulo di carica elettrica (10) minore del primo valore di riferimento (VL); e identificare la condizione (m) quando il primo e il secondo segnale di comparazione (VCOMP_L; VCOMP_H) sono identificativi di un valore di tensione sull’elemento di accumulo di carica elettrica (10) compreso tra il primo e il secondo valore di riferimento (VL; VH).