ITMI982003A1 - Dispositivo circuitale di protezione contro scariche elettrostatiche e immune dal fenomeno di latch-up - Google Patents
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Description
DESCRIZIONE
Campo di applicazione
La presente invenzione si riferisce ad un dispositivo circuitale di protezione contro scariche elettrostatiche e immune dal fenomeno di latch-up.
La presente invenzione interessa il settore dei circuiti integrati e, più particolarmente riguarda la costruzione di dispositivi collegati a terminali esterni, come ad esempio dispositivi per la protezione da scariche elettrostatiche su detti terminali.
Più in particolare, ma non esclusivamente, l'invenzione riguarda un dispositivo di protezione dalle scariche elettrostatiche, immune al fenomeno del latch-up solitamente presente nelle strutture di protezione classiche, del tipo integrato su una porzione di un circuito integrato su semiconduttore e comprendente un elemento attivo di limitazione e una resistenza connessa in serie tra un terminale dell'elemento attivo, collegato ad un piedino di ingresso/uscita del circuito integrato, ed un terminale di un circuito da proteggere.
I danni da scariche elettrostatiche (ESD, ovvero ElectroStatic Discharge) rappresentano un meccanismo di guasto significativo nei moderni circuiti integrati, particolarmente perché le dimensioni fisiche dei circuiti integrati continuano a ridursi verso valori submicrometrici. Elettricamente, un evento ESD si verifica per contatto di uno o più dei terminali di un circuito integrato con un corpo caricato staticamente ad una tensione elevata (che può arrivare alle migliaia di volt).
Al momento del contatto, il circuito integrato scarica il corpo caricato attraverso i suoi dispositivi attivi e cammini di corrente continua. Se l'entità della carica è eccessiva, però, la densità della corrente di scarica può danneggiare il circuito integrato al punto da pregiudicarne la funzionalità, o da renderlo suscettibile di cedimento futuro. I danni da ESD sono perciò causa di perdite di resa nella fabbricazione, come pure di ridotta affidabilità nell'uso.
E' pratica comune nel settore, implementare in ciascun circuito integrato dispositivi di protezione ESD collegati ai piedini esterni del circuito. I dispositivi di protezione ESD sono concepiti per fornire un cammino di corrente di capacità sufficiente a scaricare in sicurezza la carica ad essi applicata da un corpo caricato quando si verifica un evento ESD, ma senza inibire la funzionalità del circuito integrato in funzionamento normale. L'aggiunta dei dispositivi di protezione ESD comporta inevitabilmente effetti parassiti che degradano le prestazioni del circuito; in taluni casi, come quello di resistor! in serie, i dispositivi di protezione ESD aggiungono direttamente ritardo alle prestazioni elettriche.
Di conseguenza, un obiettivo desiderabile per i dispositivi di protezione ESD è quello di produrre un cammino di corrente di alta capacità, che entri prontamente in funzione durante un evento ESD, ma mai durante il funzionamento normale, e che abbia effetti minimi sulle prestazioni del circuito.
Un esempio di un convenzionale dispositivo di protezione ESD per circuiti integrati bipolari è descritto in Avery, "Using SCR's as Transient Protection Structures in Integrated Circuits", Electrical Qverstress/Electrostatic Discharge Symposium Proceedinqs, (U T Research Institute, 1983), pagg. 177-180. Il dispositivo di protezione descritto in questa relazione è un raddrizzatore controllato a silicio (SCR) verticale. Com'è ben noto, gli SCRs sono in grado di condurre guantità di corrente relativamente grandi con relativamente scarsa resistenza, particolarmente se fatti scattare per funzionare nel loro regime di "snap-back" o "resistenza negativa".
In questo specifico settore tecnico viene definito come "latch-up" un fenomeno associato all'accensione di una struttura parassita SCR, ad esempio di tipo PNPN o BJT, che provoca un incontrollato passaggio di corrente fra due regioni di un dispositivo integrato su semiconduttore. Le due regioni possono essere una giunzione P+/Nwell (o P+/Nepi) connessa ad un riferimento di tensione Vdd di alimentazione ed una giunzione N+/Pwell (o Nepi/Pwell) connessa ad un secondo riferimento di tensione, ad esempio ad una massa.
Poiché l'effetto è rigenerativo, il latch-up non viene neutralizzato dalla rimozione della causa, ma può essere soppresso solo togliendo l’alimentazione del dispositivo.
Come già detto, i dispositivi elettronici integrati su semiconduttore sono accessibili dall'esterno tramite piedini di contatto ed i piedini più soggetti al fenomeno di latch-up sono quelli di ingresso e di uscita dei segnali digitali. Ciò è dovuto al fatto che la causa più comune di innesco del latch-up è una scarica o spike di tensione che porta il piedino interessato al fenomeno ad un potenziale inferiore al valore di massa o superiore alla tensione Vdd di alimentazione.
Sono note in questo ambito strutture di protezione ESD contro le scariche elettrostatiche che proteggono i piedini a cui vengono associate tramite un percorso di conduzione che innesca il fenomeno di latch-up o tramite un impulso di tensione inferiore al valore di massa o tramite un impulso di tensione superiore al valore dell'alimentazione. Per questo motivo, accanto alle protezioni ESD vengono aggiunte alcune barriere ausiliarie in grado di ridurre al minimo la soglia di innesco della struttura parassita SCR.
Arte nota
La più efficiente struttura di protezione ESD attualmente proposta dalla tecnica nota, e comunemente usata per proteggere i piedini a bassa tensione contro le scariche elettrostatiche di segno positivo e negativo, è illustrata in figura 1.
Tale struttura comprende essenzialmente:
- un elemento PD attivo di limitazione, che nella maggior parte dei casi è realizzato con un transistore bipolare laterale di tipo NPN o con un transistore Base-Emitter, e
- una resistenza R connessa in serie tra il piedino di ingresso/uscita (I/O) ed il circuito da proteggere. Tale resistenza di tipo P viene ottenuta generalmente in una sacca di tipo N collegata al piedino.
Nella qui allegata figura 2 è mostrato schematicamente un particolare della struttura fisica di una protezione ESD con transistore lateral NPN.
Invece, nella figura 3 è mostrato schematicamente un particolare della struttura fisica di una protezione ESD con transistore Base-Emitter, vale a dire con un transistore connesso in configurazione diodo con i rispettivi terminali di base ed emettitore collegati tra loro.
Il dispositivo circuitale di figura 1 trova applicazione sia nella protezione di piedini d'ingresso, con resistenza R che può avere valori compresi tra 2 a 5Kohm, sia nella protezione di piedini d'uscita con resistenza R inferiore a qualche centinaio di ohm, e talvolta di valore nullo.
Nella figura 4 è mostrata schematicamente la struttura della protezione ESD di figura 1 realizzata con un transistore di protezione di tipo Base Emitter transistor e con una resistenza di tipo P realizzata con una sacca epitassiale di N collegata al piedino da proteggere.
Come precedentemente accennato, la particolare struttura dell'elemento attivo di protezione PD e la polarizzazione della sacca di R rende tale tipologia di protezione molto vulnerabile dal punto di vista del latch-up.
In ogni caso, però, non esiste attualmente una soluzione alternativa che consenta di polarizzare la sacca della resistenza R in modo tale che la protezione sia allo stesso tempo efficiente e priva di percorsi parassiti in tutte le possibili applicazioni.
Infatti, nel caso in cui è presente il transistore laterale, l'innesco della struttura parassita SCR è causato da una scarica negativa di tensione che porta la sacca della resistenza e quella della protezione sotto il potenziale di massa. Questa configurazione è comunque immune alla scariche positive di tensione.
Inoltre, quando ad esempio il circuito da proteggere è uno stadio buffer CMOS, la resistenza R potrebbe anche essere omessa in modo tale che l'innesco della struttura parassita SCR verrebbe causato sia da una scarica negativa di tensione, come nel caso precedente, ma anche da una scarica positiva di tensione che accende un diodo intrinseco ad un transistore P-channel incorporato nello stadio buffer da proteggere .
II problema tecnico che sta alla base della presente invenzione è quello di escogitare un dispositivo circuitale di protezione contro scariche elettrostatiche che abbia caratteristiche strutturali e funzionali tali da renderlo immune dal fenomeno di latch-up indipendentemente dalla tipologia del circuito da proteggere.
Il dispositivo secondo l'invenzione dovrebbe inoltre essere particolarmente indicato per proteggere piedini di circuiti integrati digitali o a bassa tensione.
Sommario dell'invenzione
L'idea di soluzione che sta alla base della presente invenzione è quella di realizzare una struttura di protezione partendo dal transistore Base-Emitter, ma con una resistenza serie ottenuta dall'allungamento della regione di collettore con funzione di emettitore di tale transistore e direttamente diffusa nella sacca di base del transistore stesso.
In questo modo non si osservano problemi di innesco del latch-up in quanto il terminale connesso al piedino del circuito integrato fa capo ad una regione diffusa all'interno della regione di base del transistore di protezione.
Breve descrizione dei disegni
- la figura 1 mostra una vista schematica una struttura di protezione ESD realizzata in accordo con la tecnica nota;
- la figura 2 mostra schematicamente la struttura fisica di un particolare della protezione ESD di figura 1 incorporante un transistore lateral NPN;
- la figura 3 mostra schematicamente la struttura fisica di un particolare della protezione ESD di figura 1 incorporante un transistore Base-Emitter;
- la figura 4 mostra schematicamente la struttura fisica della protezione ESD di figura 1 incorporante il transistore Base-Emitter;
- la figura 5 mostra una vista schematica di un dispositivo secondo l'invenzione e della sua struttura fisica;
la figura 6 mostra un diagramma comparativo delle caratteristiche tensione-corrente di un dispositivo di protezione di tipo noto e del dispositivo secondo l'invenzione, rispettivamente.
Descrizione dettagliata
Con particolare riferimento all'esempio di figura 5, con 1 è globalmente e schematicamente indicato un dispositivo circuitale realizzato in accordo con la presente invenzione per conferire protezione contro scariche elettrostatiche a circuiti 2 ad esso collegati. Inoltre, il dispositivo 1 risulta immune dal fenomeno di latch-up.
Il dispositivo 1 viene realizzato all'interno di un circuito integrato su semiconduttore a partire da un substrato 3 semiconduttore lievemente drogato con un primo tipo di drogante, ad esempio di tipo P.
Al di sopra del substrato 3 vi è uno strato epitassiale 4 leggermente drogato con un secondo tipo di drogante N-.
Il dispositivo 1 è realizzato in una porzione di semiconduttore isolata in superficie da contrapposte regioni 5 di isolamento ad ossido di campo. All'interno di tale porzione di semiconduttore, tra il substrato 3 e lo strato epitassiale 4, è previsto uno strato 6 sepolto drogato con il secondo tipo di drogante N.
Il dispositivo 1 comprende un elemento 7 attivo di limitazione, realizzato ad esempio con un transistore bipolare Base-Emitter di tipo NPN, ed una resistenza distribuita 8 realizzata mediante una diffusione di tipo N+. Il transistore BJP "tira" corrente dal corpo della resistenza distribuita 8, micron per micron.
Tale resistenza distribuita 8 è collegata tra un terminale K [Katode], collegato a sua volta ad un piedino di ingresso/uscita del circuito integrato, ed un nodo X di un circuito da proteggere incorporato nel circuito integrato.
Il transistore 7 Base-Emitter ha i rispettivi terminali di base ed collettore con funzione di emettitore collegati tra loro.
Più in particolare, la regione di collettore con funzione di emettitore del transistore 7 corrisponde allo strato sepolto 6 ed alla regione epitassiale 4. Una regione 13 di contatto, di tipo N+, è realizzata sulla superficie della porzione di semiconduttore e collegata allo strato sepolto 6 tramite una diffusione profonda 9 di collegamento.
La regione di contatto 13 è collegata ad un terminale A [Anode].
Una sacca 10 superficiale a drogaggio P è realizzata al di sopra dello strato sepolto 6, ma separatamente da quest'ultimo. Tale sacca 10 ha una propria resistenza R intrinseca e rappresenta la regione di base del transistore 7.
All'interno di tale sacca 10, perifericamente ad essa, vi è una regione 11 a drogaggio P+ che rappresenta un contatto per la regione di base del transistore 7. Tale regione 11 è collegata al terminale A.
Vantaggiosamente, una regione 12 diffusa e allungata è formata superficialmente alla sacca 10. Questa regione 12 allungata è a drogaggio N+ ed è completamente circondata dalla sacca 10.
La regione 12 rappresenta il collettore con funzione di emettitore del transistore 7, ma anche la resistenza distribuita 8 connessa tra tale collettore con funzione di emettitore ed il circuito da proteggere.
Vantaggiosamente, secondo l'invenzione, la resistenza distribuita 8 è ottenuta dall'allungamento della regione 12 di collettore con funzione di emettitore del transistore 7 che è inoltre direttamente diffusa nella sacca 10 di base del transistore 7 stesso.
Pertanto, il dispositivo secondo l'invenzione non presenta problemi di innesco del fenomeno di latch-up in quanto il nodo K connesso al piedino del circuito integrato fa capo a una diffusione 12 N+ che si trova già all'interno di una sacca 10 di base.
Inoltre, non esiste più il problema della corretta polarizzazione della resistenza serie.
In aggiunta, il dispositivo 1 è tale da favorire l'accensione di collettori con funzione di emettitori ausiliari che, tirando corrente dalla resistenza distribuita 8 all'interno della regione 10 di base, limitano e abbassano ulteriormente la tensione del nodo X connesso al circuito da proteggere. Tutto ciò si traduce in una protezione ESD più robusta rispetto alle soluzioni note.
In figura 6 è riportato l'andamento qualitativo della caratteristica tensione-corrente del nodo X relativo al circuito da proteggere contro le scariche ESD. La curva I si riferisce ad un dispositivo di protezione secondo l'arte nota, ad esempio quello di figura 1, mentre la curva II si riferisce al dispositivo secondo l'invenzione.
Si può notare che nella soluzione proposta dalla presente invenzione la tensione sul nodo X da proteggere è limitata a valori più bassi rispetto all'analoga soluzione di tipo noto. Ciò favorisce una migliore protezione del circuito.
Claims (7)
- RIVENDICAZIONI 1. Dispositivo (1) circuitale di protezione contro scariche elettrostatiche e immune dal fenomeno di latch-up, del tipo integrato su una porzione di un circuito integrato su semiconduttore e comprendente un elemento (7) attivo di limitazione e una resistenza connessa in serie tra un terminale (K) dell'elemento attivo (7), collegato ad un piedino di ingresso/uscita del circuito integrato, ed un terminale (X) di un circuito da proteggere, caratterizzato dal fatto che detto elemento attivo (7) è un transistore bipolare avente terminali di base (11) e di collettore con funzione di emettitore (13) collegati tra loro e che detta resistenza distribuita (8) è ottenuta in una regione (12) di collettore con funzione di emettitore di tale transistore (7) ricavata all'interno di una sacca (10) di base del transistore stesso.
- 2. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detta regione (12) di collettore con funzione di emettitore è una regione diffusa allungata realizzata superficialmente in detta sacca (10) di base.
- 3. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detta resistenza è una realizzata mediante una diffusione di tipo N+.
- 4. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che detta regione diffusa (12) è di tipo N+.
- 5. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detta regione (12) di collettore con funzione di emettitore è formata da un collettore distribuito del transistore (7) comprendente plurimi punti di collegamento ad un una resistenza distribuita (8) incorporata nella regione (12) di collettore con funzione di emettitore stessa.
- 6. Dispositivo secondo la rivendicazione 1 caratterizzato dal fatto che un'estremità di detta regione (12) di collettore con funzione di emettitore è collegata a detto piedino di ingresso/uscita e l'altra estremità di detta regione (12) è collegata a detto nodo (X) del circuito da proteggere.
- 7. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detta regione (12) di collettore con funzione di emettitore è allungata superficialmente per alloggiare una resistenza distribuita (8).
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