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FR3152913A1 - Method for producing MOSFET transistors integrating air cavities for reducing capacitive coupling in radiofrequency regime - Google Patents

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FR3152913A1
FR3152913A1 FR2309552A FR2309552A FR3152913A1 FR 3152913 A1 FR3152913 A1 FR 3152913A1 FR 2309552 A FR2309552 A FR 2309552A FR 2309552 A FR2309552 A FR 2309552A FR 3152913 A1 FR3152913 A1 FR 3152913A1
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FR
France
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layer
active
microelectronic device
dielectric
drain
Prior art date
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Pending
Application number
FR2309552A
Other languages
French (fr)
Inventor
Emmanuel Dubois
Alain FLEURY
Daniel GHEYSENS
Stéphane Monfray
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
STMicroelectronics Crolles 2 SAS
Universite de Valenciennes et du Hainaut Cambresis
Universite de Lille
Original Assignee
Centre National de la Recherche Scientifique CNRS
STMicroelectronics Crolles 2 SAS
Universite de Valenciennes et du Hainaut Cambresis
Universite de Lille
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, STMicroelectronics Crolles 2 SAS, Universite de Valenciennes et du Hainaut Cambresis, Universite de Lille filed Critical Centre National de la Recherche Scientifique CNRS
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Priority to PCT/EP2024/072790 priority patent/WO2025056260A1/en
Publication of FR3152913A1 publication Critical patent/FR3152913A1/en
Pending legal-status Critical Current

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Abstract

Titre : Procédé de réalisation de transistors MOSFET intégrant des cavités d’air pour la réduction du couplage capacitif en régime radiofréquence L’invention concerne un procédé de fabrication d’un dispositif microélectronique (100) à cavité (20) comprenant au moins transistor (11a), ledit procédé comprenant au moins l’étape suivante : Retirer les matériaux d’un empilement de couches diélectriques (1) du dispositif microélectronique (100), sélectivement par rapport aux matériaux d’un ensemble de lignes d’interconnexion (2) et d’une couverture (3) d’une zone active par une gravure par HF en phase vapeur, formant ainsi la cavité (20) s’étendant latéralement suivant une direction x au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion (2) en regard du premier transistor (11a), et suivant une direction z perpendiculaire à la direction x jusqu’à l’exposition d’une face supérieure de la couverture (3) de la zone active. Figure pour l’abrégé : Fig. 4 Title: Method for producing MOSFET transistors incorporating air cavities for reducing capacitive coupling in radiofrequency conditions The invention relates to a method for manufacturing a microelectronic device (100) with a cavity (20) comprising at least one transistor (11a), said method comprising at least the following step: Removing the materials of a stack of dielectric layers (1) of the microelectronic device (100), selectively relative to the materials of a set of interconnection lines (2) and a cover (3) of an active area by HF vapor phase etching, thereby forming the cavity (20) extending laterally in an x direction at least until the walls of the set of interconnection lines (2) facing the first transistor (11a) are exposed, and in a z direction perpendicular to the x direction until an upper face of the cover (3) of the active area is exposed. Figure for abstract: Fig. 4

Description

Procédé de réalisation de transistors MOSFET intégrant des cavités d’air pour la réduction du couplage capacitif en régime radiofréquenceMethod for producing MOSFET transistors incorporating air cavities for reducing capacitive coupling in radiofrequency regime

La présente invention se rapporte au domaine des technologies de la microélectronique. Elle trouve pour application particulièrement avantageuse la fabrication de commutateurs RF (« Radiofréquence ») à transistors MOS («Métal-Oxyde-Semiconducteur») et à cavités.The present invention relates to the field of microelectronic technologies. It finds a particularly advantageous application in the manufacture of RF (“Radiofrequency”) switches with MOS (“Metal-Oxide-Semiconductor”) transistors and cavities.

ETAT DE LA TECHNIQUESTATE OF THE ART

Pour répondre à l’évolution continue des standards de communication, la multiplicité des commutateurs RF est une nécessité. L’existence de plusieurs standards de communication exige la réduction de pertes d’insertion dans le commutateur RF. Pour ce faire, les transistors qui le composent doivent présenter une résistance aussi faible que possible en mode de fonctionnement linéaire. Un levier technologique permettant de réduire la résistance d’un transistor RON, consiste à réduire la longueur de son canal et donc de sa grille. En contrepartie, cette réduction de grille conduit à une augmentation substantielle de la capacité à l’état bloqué COFFdont l’ampleur peut mener à une dégradation de la constante de temps RONCOFF. Les variations de RONet COFFsuivent en général des tendances antagonistes, car toute variation de procédé tendant à améliorer un des deux paramètres, se solde par une dégradation simultanée de l’autre.To meet the continuous evolution of communication standards, the multiplicity of RF switches is a necessity. The existence of several communication standards requires the reduction of insertion losses in the RF switch. To achieve this, the transistors that compose it must have as low a resistance as possible in linear operating mode. A technological lever for reducing the resistance of a transistor R ON consists of reducing the length of its channel and therefore of its gate. In return, this gate reduction leads to a substantial increase in the blocked state capacitance C OFF , the magnitude of which can lead to a degradation of the time constant R ON C OFF . The variations of R ON and C OFF generally follow antagonistic trends, because any process variation tending to improve one of the two parameters results in a simultaneous degradation of the other.

Une solution qui permet de découpler en partie l’interdépendance entre RONet COFF, consiste à remplacer les couches diélectriques entre les lignes métalliques du réseau d’interconnexion du dispositif, par un autre matériau de permittivité diélectrique plus faible tel que l’air, permettant ainsi la réduction de la capacité COFFindépendamment de RON. Cela peut être réalisé en retirant partiellement les couches diélectriques entre les lignes de connexion métalliques en mode post-procédé après complétion du procédé de fabrication des commutateurs RF, donnant ainsi naissance à des cavités au-dessus des transistors.One solution to partially decouple the interdependence between R ON and C OFF is to replace the dielectric layers between the metal lines of the device interconnect network with another material of lower dielectric permittivity such as air, thus allowing the reduction of the C OFF capacitance independently of R ON . This can be achieved by partially removing the dielectric layers between the metal connection lines in post-process mode after completion of the RF switch manufacturing process, thus giving rise to cavities above the transistors.

Le document US 10707120 B1 divulgue un procédé de réalisation de cavités d’air au-dessus des grilles de transistors dans les couches diélectriques entre les lignes de connexion métalliques. Ces cavités d’air sont réalisées par plusieurs gravures sèches successives, une première gravure anisotrope permettant la formation de trous dans une première couche diélectrique, et une deuxième gravure sèche isotrope permettant la formation d’une cavité d’air réduite dans une deuxième couche diélectrique au-dessus des transistors. Cependant, cette gravure n’est pas sélective, et le niveau d’isotropie et la géométrie de la gravure dans la deuxième couche diélectrique dépendent fortement de la taille des ouvertures dans la première couche et des paramètres de la gravure, ce qui limite l’extension latérale de la cavité d’air, et par conséquent le retrait des couches diélectriques.Document US 10707120 B1 discloses a method for producing air cavities above transistor gates in the dielectric layers between the metal connection lines. These air cavities are produced by several successive dry etchings, a first anisotropic etching allowing the formation of holes in a first dielectric layer, and a second isotropic dry etching allowing the formation of a reduced air cavity in a second dielectric layer above the transistors. However, this etching is not selective, and the level of isotropy and the geometry of the etching in the second dielectric layer strongly depend on the size of the openings in the first layer and the etching parameters, which limits the lateral extension of the air cavity, and consequently the removal of the dielectric layers.

Le document EP 3859777 A1 divulgue un dispositif à cavités d’air réalisées par plusieurs gravures successives, une première gravure sèche anisotrope et non sélective permet la formation d’une tranchée traversant plusieurs couches diélectriques entre les lignes de connexion métalliques et s’arrêtant dans une couche diélectrique au-dessus du transistor sans exposer une couche d’arrêt de gravure couvrant le transistor, et une deuxième gravure humide isotrope par acide HF («Hydrofluoric » en anglais ou Fluorure d’Hydrogène) permet la formation d’une cavité qui s’étend également de manière réduite dans une couche diélectrique entre des interconnexions métalliques.Document EP 3859777 A1 discloses a device with air cavities produced by several successive etchings, a first anisotropic and non-selective dry etching allows the formation of a trench crossing several dielectric layers between the metal connection lines and stopping in a dielectric layer above the transistor without exposing an etching stop layer covering the transistor, and a second isotropic wet etching by HF acid (Hydrofluoric in English or Hydrogen Fluoride) allows the formation of a cavity which also extends in a reduced manner in a dielectric layer between metal interconnections.

Le document US 10211146 B2 divulgue un autre procédé de réalisation de cavités d’air au-dessus des transistors par deux gravures successives. Une première gravure sèche anisotrope et non sélective permet la formation d’une première cavité d’air droite traversant les différentes couches diélectriques entre les lignes de connexion métalliques. Une deuxième gravure humide isotrope par acide HF, permet l’extension latérale de la cavité.Document US 10211146 B2 discloses another method for producing air cavities above transistors by two successive etchings. A first anisotropic and non-selective dry etching allows the formation of a first straight air cavity crossing the different dielectric layers between the metal connection lines. A second isotropic wet etching by HF acid allows the lateral extension of the cavity.

La présente invention propose de pallier au moins en partie les inconvénients des procédés connus. En particulier, un objectif de la présente invention est de proposer un procédé de réalisation de cavités, notamment dans un commutateur RF, qui permet de réduire efficacement la constante de temps RONCOFFdu ou des transistors.The present invention proposes to overcome at least in part the drawbacks of known methods. In particular, an objective of the present invention is to propose a method for producing cavities, in particular in an RF switch, which makes it possible to effectively reduce the R ON C OFF time constant of the transistor(s).

RESUMESUMMARY

Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé de fabrication d’un dispositif microélectronique à cavité comprenant au moins un premier transistor, ledit premier transistor comprenant un premier canal surmonté d’une première grille s’étendant latéralement suivant une direction y, une première source et un premier drain, ledit procédé comprenant les étapes suivantes :

  • Fournir sur un substrat :
    • Une zone active présentant une couche active comprenant le premier canal, la première source et le premier drain du premier transistor, et la première grille au-dessus de la couche active surmontant le premier canal,
    • Une couverture de la zone active comprenant au moins une couche de contrainte mécanique couvrant la couche active et la première grille,
    • Un empilement de couches diélectriques au-dessus de la couverture de la zone active comprenant au moins une première couche diélectrique et une deuxième couche diélectrique superposées suivant une direction z perpendiculaire à la direction y,
    • Un ensemble d’au moins deux lignes d’interconnexion traversant suivant la direction z l’empilement de couches diélectriques et la couverture de la zone active jusqu’à, respectivement, la première source et le premier drain de sorte à former un contact électrique, respectivement, avec la première source et le premier drain, chaque ligne dudit ensemble de lignes d’interconnexion comprenant au moins un premier contact s’étendant suivant la direction z à travers la première couche diélectrique et la couverture de la zone active, et une première interconnexion métallique s’étendant latéralement dans la deuxième couche diélectrique suivant la direction y, ledit premier contact étant en contact avec une face inférieure de la première interconnexion métallique et avec une face supérieure, respectivement, de la première source et du premier drain,
    • Une couche de passivation couvrant l’empilement de couches diélectriques et l’ensemble de lignes d’interconnexion,
  • Former dans la couche de passivation des ouvertures par gravure sèche exposant l’empilement de couches diélectriques,
  • Retirer, à travers les ouvertures, les matériaux de l’empilement de couches diélectriques sélectivement par rapport aux matériaux de l’ensemble de lignes d’interconnexion et de la couverture de la zone active par une gravure par HF en phase vapeur, formant ainsi une cavité s’étendant latéralement suivant une direction x perpendiculaire aux directions y et z au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion en regard du premier transistor, et suivant la direction z jusqu’à l’exposition d’une face supérieure de la couverture de la zone active.
To achieve this objective, according to one embodiment, a method is provided for manufacturing a cavity microelectronic device comprising at least a first transistor, said first transistor comprising a first channel surmounted by a first gate extending laterally in a direction y, a first source and a first drain, said method comprising the following steps:
  • Provide on a substrate:
    • An active region having an active layer comprising the first channel, the first source and the first drain of the first transistor, and the first gate above the active layer overlying the first channel,
    • A cover of the active area comprising at least one mechanical stress layer covering the active layer and the first grid,
    • A stack of dielectric layers above the coverage of the active area comprising at least a first dielectric layer and a second dielectric layer superimposed in a z direction perpendicular to the y direction,
    • A set of at least two interconnection lines passing along the z direction through the stack of dielectric layers and the cover of the active area up to, respectively, the first source and the first drain so as to form an electrical contact, respectively, with the first source and the first drain, each line of said set of interconnection lines comprising at least a first contact extending along the z direction through the first dielectric layer and the cover of the active area, and a first metal interconnection extending laterally in the second dielectric layer along the y direction, said first contact being in contact with a lower face of the first metal interconnection and with an upper face, respectively, of the first source and the first drain,
    • A passivation layer covering the stack of dielectric layers and the set of interconnection lines,
  • Form openings in the passivation layer by dry etching exposing the stack of dielectric layers,
  • Removing, through the openings, the materials of the stack of dielectric layers selectively with respect to the materials of the set of interconnection lines and of the cover of the active zone by an HF vapor phase etching, thus forming a cavity extending laterally in an x direction perpendicular to the y and z directions at least until the exposure of the walls of the set of interconnection lines facing the first transistor, and in the z direction until the exposure of an upper face of the cover of the active zone.

Un principe du procédé selon l’invention consiste à graver le matériau diélectrique par HF en phase vapeur. Le matériau diélectrique formant l’empilement des couches diélectriques et le matériau métallique formant l’ensemble de lignes d’interconnexion, sont choisis de façon à ce que l’un soit gravé sélectivement par rapport à l’autre par le HF en phase vapeur. Cette sélectivité ainsi que le caractère isotrope de la gravure par HF en phase vapeur, permettent un retrait complet du matériau diélectrique et par conséquent, la réduction substantielle de la capacité COFFindépendamment de la résistance RONdu transistor, notamment la réduction de la contribution de la capacité parasite induite par le volume de la zone comprenant les interconnexions, à la capacité totale COFFdu dispositif microélectronique. Alors que l’état de la technique reflète un préjugé constant selon lequel la création d’une cavité dans les parties diélectriques obéit à des limites d’extension latérale pour éviter la dégradation des éléments de raccordement métallique, le procédé ici propose le recours à une gravure spécifique offrant une grande sélectivité entre les matériaux en jeu.A principle of the method according to the invention consists in etching the dielectric material by vapor phase HF. The dielectric material forming the stack of dielectric layers and the metallic material forming the set of interconnection lines are chosen so that one is etched selectively with respect to the other by vapor phase HF. This selectivity as well as the isotropic nature of vapor phase HF etching allow complete removal of the dielectric material and consequently, the substantial reduction of the capacitance C OFF independently of the resistance R ON of the transistor, in particular the reduction of the contribution of the parasitic capacitance induced by the volume of the area comprising the interconnections, to the total capacitance C OFF of the microelectronic device. While the state of the art reflects a constant prejudice according to which the creation of a cavity in the dielectric parts obeys lateral extension limits to avoid degradation of the metallic connection elements, the method here proposes the use of a specific etching offering high selectivity between the materials involved.

Un autre aspect de l’invention concerne un dispositif microélectronique, comprenant :

  • Un substrat et une couche active au-dessus du substrat,
  • Au moins un premier transistor, comprenant un premier canal surmonté d’une première grille, une première source et un premier drain, le premier canal, la première source et le premier drain étant dans la couche active, la première grille s’étendant latéralement suivant la direction y au-dessus de la couche active, le premier transistor et la couche active formant une zone active,
  • Une couverture de la zone active comprenant au moins une couche de contrainte mécanique couvrant la couche active et la première grille,
  • Un ensemble d’au moins deux lignes d’interconnexion traversant suivant la direction z la couverture de la zone active jusqu’à, respectivement, la première source et le premier drain de sorte à former un contact électrique, respectivement, avec la première source et le premier drain, chaque ligne dudit ensemble de lignes d’interconnexion comprenant au moins un premier contact s’étendant suivant la direction z, et une première interconnexion métallique s’étendant latéralement suivant la direction y, ledit premier contact étant en contact avec une face inférieure de la première interconnexion métallique et avec une face supérieure, respectivement, de la première source et du premier drain,
  • Une couche de passivation couvrant l’ensemble de lignes d’interconnexion,
  • Une cavité au-dessus de la zone active,
    le dispositif étant caractérisé en ce que la cavité s’étend latéralement suivant la direction x de sorte à exposer des parois de l’ensemble des lignes d’interconnexion en regard du premier transistor, et suivant la direction z de sorte à exposer une face supérieure de la couverture de la zone active.
Another aspect of the invention relates to a microelectronic device, comprising:
  • A substrate and an active layer above the substrate,
  • At least one first transistor, comprising a first channel surmounted by a first gate, a first source and a first drain, the first channel, the first source and the first drain being in the active layer, the first gate extending laterally in the y direction above the active layer, the first transistor and the active layer forming an active zone,
  • A cover of the active area comprising at least one mechanical stress layer covering the active layer and the first grid,
  • A set of at least two interconnection lines crossing in the z direction the coverage of the active area up to, respectively, the first source and the first drain so as to form an electrical contact, respectively, with the first source and the first drain, each line of said set of interconnection lines comprising at least a first contact extending in the z direction, and a first metal interconnection extending laterally in the y direction, said first contact being in contact with a lower face of the first metal interconnection and with an upper face, respectively, of the first source and the first drain,
  • A passivation layer covering the entire set of interconnection lines,
  • A cavity above the active area,
    the device being characterized in that the cavity extends laterally in the x direction so as to expose walls of all the interconnection lines opposite the first transistor, and in the z direction so as to expose an upper face of the cover of the active zone.

Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés.Other objects, features, and advantages of the present invention will become apparent from the following description and accompanying drawings. It is understood that other advantages may be incorporated.

BREVE DESCRIPTION DES FIGURESBRIEF DESCRIPTION OF THE FIGURES

Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :The aims, objects, as well as the characteristics and advantages of the invention will emerge more clearly from the detailed description of an embodiment thereof which is illustrated by the following accompanying drawings in which:

FIG. 1LaFIG. 1illustre schématiquement une vue de dessus dans un plan xy d’un commutateur RF réalisé selon la présente invention. FIG. 1 There FIG. 1 schematically illustrates a top view in an xy plane of an RF switch made according to the present invention.

FIG. 2FIG. 2

FIG. 3FIG. 3

FIG. 4FIG. 4

FIG. 5FIG. 5

FIG. 6Les figures 2 à 6 illustrent schématiquement selon une coupe transverse dans un plan xz les différentes étapes de fabrication d’un commutateur RF à cavités selon la présente invention. Un repère de préférence orthonormé, comprenant les axes x, y, z est représenté sur ces figures. FIG. 6 Figures 2 to 6 schematically illustrate, along a cross-section in an xz plane, the different stages of manufacturing a cavity RF switch according to the present invention. A preferably orthonormal reference frame, comprising the x, y, z axes, is shown in these figures.

Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs et/ou les dimensions des différentes couches, motifs et reliefs ne sont pas strictement représentatives de la réalité.The drawings are given as examples and are not limiting of the invention. They constitute schematic representations of principle intended to facilitate the understanding of the invention and are not necessarily on the scale of practical applications. In particular, on the schematic diagrams, the thicknesses and/or dimensions of the different layers, patterns and reliefs are not strictly representative of reality.

DESCRIPTION DÉTAILLÉEDETAILED DESCRIPTION

Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :Before commencing a detailed review of embodiments of the invention, optional features which may possibly be used in combination or alternatively are set out below:

Selon un exemple, le dispositif microélectronique à cavité comprend au moins un premier transistor. Ledit premier transistor comprend un premier canal surmonté d’une première grille s’étendant latéralement suivant une direction y, une première source et un premier drain. Ledit procédé comprend les étapes suivantes :

  • Fournir sur un substrat :
  • Une zone active présentant une couche active comprenant le premier canal, la première source et le premier drain du premier transistor, et la première grille au-dessus de la couche active surmontant le premier canal,
  • Une couverture de la zone active comprenant au moins une couche de contrainte mécanique couvrant la couche active et la première grille,
  • Un empilement de couches diélectriques au-dessus de la couverture de la zone active comprenant au moins une première couche diélectrique et une deuxième couche diélectrique superposées suivant une direction z perpendiculaire à la direction y,
  • Un ensemble d’au moins deux lignes d’interconnexion traversant suivant la direction z l’empilement de couches diélectriques et la couverture de la zone active jusqu’à, respectivement, la première source et le premier drain de sorte à former un contact électrique, respectivement, avec la première source et le premier drain, chaque ligne dudit ensemble de lignes d’interconnexion comprenant au moins un premier contact s’étendant suivant la direction z à travers la première couche diélectrique et la couverture de la zone active, et une première interconnexion métallique s’étendant latéralement dans la deuxième couche diélectrique suivant la direction y, ledit premier contact étant en contact avec une face inférieure de la première interconnexion métallique et avec une face supérieure, respectivement, de la première source et du premier drain,
  • Une couche de passivation couvrant l’empilement de couches diélectriques et l’ensemble de lignes d’interconnexion,
  • Former dans la couche de passivation des ouvertures par gravure sèche exposant l’empilement de couches diélectriques,
  • Retirer à travers les ouvertures les matériaux de l’empilement de couches diélectriques sélectivement par rapport aux matériaux de l’ensemble de lignes d’interconnexion et de la couverture de la zone active par une gravure par HF en phase vapeur, formant ainsi une cavité s’étendant latéralement suivant une direction x perpendiculaire aux directions y et z au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion en regard du premier transistor, et suivant la direction z jusqu’à l’exposition d’une face supérieure de la couverture de la zone active.
According to one example, the cavity microelectronic device comprises at least a first transistor. Said first transistor comprises a first channel surmounted by a first gate extending laterally in a direction y, a first source and a first drain. Said method comprises the following steps:
  • Provide on a substrate:
  • An active region having an active layer comprising the first channel, the first source and the first drain of the first transistor, and the first gate above the active layer overlying the first channel,
  • A cover of the active area comprising at least one mechanical stress layer covering the active layer and the first grid,
  • A stack of dielectric layers above the coverage of the active area comprising at least a first dielectric layer and a second dielectric layer superimposed in a z direction perpendicular to the y direction,
  • A set of at least two interconnection lines passing along the z direction through the stack of dielectric layers and the cover of the active area up to, respectively, the first source and the first drain so as to form an electrical contact, respectively, with the first source and the first drain, each line of said set of interconnection lines comprising at least a first contact extending along the z direction through the first dielectric layer and the cover of the active area, and a first metal interconnection extending laterally in the second dielectric layer along the y direction, said first contact being in contact with a lower face of the first metal interconnection and with an upper face, respectively, of the first source and the first drain,
  • A passivation layer covering the stack of dielectric layers and the set of interconnection lines,
  • Form openings in the passivation layer by dry etching exposing the stack of dielectric layers,
  • Removing through the openings the materials of the stack of dielectric layers selectively with respect to the materials of the set of interconnection lines and of the cover of the active zone by an HF vapor phase etching, thus forming a cavity extending laterally in an x direction perpendicular to the y and z directions at least until the exposure of the walls of the set of interconnection lines facing the first transistor, and in the z direction until the exposure of an upper face of the cover of the active zone.

Selon un exemple, le procédé comprend en outre les étapes suivantes :

  • Avant la gravure par HF en phase vapeur, déposer une première couche barrière sur la couche de passivation,
  • Former dans la première couche barrière des ouvertures au droit des ouvertures de la couche de passivation.
According to one example, the method further comprises the following steps:
  • Before HF vapor phase etching, deposit a first barrier layer on the passivation layer,
  • Form openings in the first barrier layer in line with the openings in the passivation layer.

Selon un exemple, la largeur des premières interconnexions métalliques s’étend latéralement suivant la direction x au-delà de la largeur des premiers contacts, de sorte à ce que la cavité gravée par HF en phase vapeur expose en outre au moins la partie de la face inférieure des premières interconnexions métalliques s’étendant au-delà de la largeur des premiers contacts.In one example, the width of the first metal interconnects extends laterally in the x-direction beyond the width of the first contacts, such that the RF vapor etched cavity further exposes at least the portion of the underside of the first metal interconnects extending beyond the width of the first contacts.

Selon un exemple, les matériaux de l’empilement de couches diélectriques présentent une permittivité diélectrique inférieure ou égale à 2, et sont de préférence à base d’oxydes SiOx.According to one example, the materials of the stack of dielectric layers have a dielectric permittivity less than or equal to 2, and are preferably based on SiO x oxides.

Selon un exemple, les matériaux de l’ensemble des lignes d’interconnexion sont à base de métaux comme l’aluminium, le cuivre ou le Tungstène enrobé d'une couche de nitrure de Titane.For example, the materials of all interconnection lines are based on metals such as aluminum, copper or tungsten coated with a layer of titanium nitride.

Selon un exemple, les premières interconnexions métalliques sont à base d’aluminium ou de cuivre.For example, the first metal interconnects were made of aluminum or copper.

Selon un exemple, les premiers contacts sont à base de Tungstène (W) enrobé d'une couche de nitrure de Titane (TiN).In one example, the first contacts are based on Tungsten (W) coated with a layer of Titanium Nitride (TiN).

Selon un exemple, les matériaux de l’empilement de couches diélectriques présentent un rapport de sélectivité SD:Msupérieur à 100 par rapport aux matériaux de l’ensemble des lignes d’interconnexion.In one example, the materials of the dielectric layer stack have a selectivity ratio S D:M greater than 100 compared to the materials of all the interconnect lines.

Selon un exemple, la couverture de la zone active comprend en outre une deuxième couche barrière couvrant la couche de contrainte.According to one example, the covering of the active area further comprises a second barrier layer covering the constraint layer.

Selon un exemple, une couche barrière de passivation est déposée à travers les ouvertures dans la cavité de sorte à couvrir au moins une face supérieure de la couche de contrainte mécanique et les parois exposées de l’ensemble de lignes d’interconnexion.In one example, a passivation barrier layer is deposited across the openings in the cavity so as to cover at least an upper face of the mechanical stress layer and the exposed walls of the interconnection line assembly.

Selon un exemple, l’empilement de couches diélectriques comprend en outre une troisième couche diélectrique et une quatrième couche diélectrique au-dessus de la troisième couche diélectrique, en superposition avec la première couche diélectrique et la deuxième couche diélectrique suivant la direction z.In one example, the stack of dielectric layers further comprises a third dielectric layer and a fourth dielectric layer above the third dielectric layer, superposed with the first dielectric layer and the second dielectric layer along the z direction.

Selon un exemple, chaque ligne de l’ensemble de lignes d’interconnexions métalliques comprend en outre un via s’étendant à travers la troisième couche diélectrique suivant la direction z, et une deuxième interconnexion métallique s’étendant latéralement dans la quatrième couche diélectrique suivant la direction y, ledit via étant en contact avec une face supérieure de la première interconnexion métallique et une face inférieure de la deuxième interconnexion métallique.According to one example, each line of the set of metal interconnect lines further comprises a via extending through the third dielectric layer in the z direction, and a second metal interconnect extending laterally in the fourth dielectric layer in the y direction, said via being in contact with an upper face of the first metal interconnect and a lower face of the second metal interconnect.

Selon un exemple, les deuxièmes interconnexions métalliques sont à base d’aluminium ou de cuivre.In one example, the second metal interconnects are made of aluminum or copper.

Selon un exemple, les vias sont à base de cuivre lorsque les deuxièmes interconnexions métalliques sont à base de cuivre.In one example, the vias are copper-based when the second metal interconnects are copper-based.

Selon un exemple, les vias sont à base de Tungstène (W) enrobé d'une couche de nitrure de Titane (TiN) lorsque les deuxièmes interconnexions métalliques sont à base d’aluminium.In one example, the vias are based on Tungsten (W) coated with a layer of Titanium Nitride (TiN) when the second metal interconnections are based on aluminum.

Selon un exemple, les premiers contacts de l’ensemble des lignes d’interconnexion sont en forme de piliers.For example, the first contacts of all interconnecting lines are pillar-shaped.

Selon un exemple, le dispositif microélectronique comprend en outre au moins un deuxième transistor adjacent au premier transistor suivant la direction x, comprenant un deuxième canal surmonté d’une deuxième grille s’étendant latéralement suivant la direction y, une deuxième source et un deuxième drain.According to one example, the microelectronic device further comprises at least one second transistor adjacent to the first transistor in the x direction, comprising a second channel surmounted by a second gate extending laterally in the y direction, a second source and a second drain.

Selon un exemple, la cavité est rempli d’air ou d’un gaz présentant une permittivité diélectrique inférieure à 2.In one example, the cavity is filled with air or a gas having a dielectric permittivity less than 2.

Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt ou l’application d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément.It is specified that, in the context of the present invention, the terms “on”, “overcomes”, “covers”, “underlying”, “facing” and their equivalents do not necessarily mean “in contact with”. Thus, for example, the deposition or application of a first layer on a second layer does not necessarily mean that the two layers are in direct contact with each other, but means that the first layer at least partially covers the second layer by being either directly in contact with it or by being separated from it by at least one other layer or at least one other element.

Une couche peut par ailleurs être composée de plusieurs sous-couches d’un même matériau ou de matériaux différents.A layer can also be composed of several sub-layers of the same material or of different materials.

On entend par un substrat, un film, une couche, « à base » d’un matériau A, un substrat, un film, une couche comprenant ce matériau A uniquement ou ce matériau A et éventuellement d’autres matériaux, par exemple des éléments dopants ou des éléments d’alliage. Ainsi, un espaceur à base de nitrure de silicium SixNypeut par exemple comprendre du nitrure de silicium non stœchiométrique (SiN), ou du nitrure de silicium stœchiométrique (Si3N4), ou encore un oxy-nitrure de silicium (SiON).A substrate, a film, a layer, "based" on a material A, is understood to mean a substrate, a film, a layer comprising this material A only or this material A and possibly other materials, for example doping elements or alloying elements. Thus, a spacer based on silicon nitride Si x N y may for example comprise non-stoichiometric silicon nitride (SiN), or stoichiometric silicon nitride (Si 3 N 4 ), or even a silicon oxy-nitride (SiON).

Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant.The word "dielectric" describes a material whose electrical conductivity is low enough in the given application to serve as an insulator.

Plusieurs modes de réalisation de l’invention mettant en œuvre des étapes successives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l’adjectif « successif » n’implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer.Several embodiments of the invention implementing successive steps of the manufacturing process are described below. Unless explicitly stated, the adjective “successive” does not necessarily imply, even if this is generally preferred, that the steps follow one another immediately, intermediate steps being able to separate them.

Par ailleurs, le terme « étape » s’entend de la réalisation d’une partie du procédé, et peut désigner un ensemble de sous-étapes.Furthermore, the term “step” means the carrying out of a part of the process, and can designate a set of sub-steps.

Par ailleurs, le terme « étape » ne signifie pas obligatoirement que les actions menées durant une étape soient simultanées ou immédiatement successives. Certaines actions d’une première étape peuvent notamment être suivies d’actions liées à une étape différente, et d’autres actions de la première étape peuvent être reprises ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.Furthermore, the term "step" does not necessarily mean that the actions carried out during a step are simultaneous or immediately successive. Certain actions of a first step may in particular be followed by actions linked to a different step, and other actions of the first step may be repeated subsequently. Thus, the term "step" does not necessarily mean unitary and inseparable actions in time and in the sequence of the phases of the process.

On entend par « gravure sélective vis-à-vis de » ou « gravure présentant une sélectivité vis-à-vis de » une gravure configurée pour enlever un matériau A ou une couche A vis-à-vis d’un matériau B ou d’une couche B, et présentant une vitesse de gravure du matériau A supérieure à la vitesse de gravure du matériau B. La sélectivité est le rapport entre la vitesse de gravure du matériau A sur la vitesse de gravure du matériau B. Elle est notée SA:B. Une sélectivité SA:Bde 10:1 signifie que la vitesse de gravure du matériau A est 10 fois supérieure à la vitesse de gravure du matériau B."Selective etching with respect to" or "etching with selectivity with respect to" means etching configured to remove a material A or a layer A with respect to a material B or a layer B, and having an etching rate of material A greater than the etching rate of material B. Selectivity is the ratio of the etching rate of material A to the etching rate of material B. It is denoted S A:B . A selectivity S A:B of 10:1 means that the etching rate of material A is 10 times greater than the etching rate of material B.

Un repère de préférence orthonormé, comprenant les axes x, y, z est représenté sur les figures annexées.A preferably orthonormal reference frame, comprising the x, y, z axes, is shown in the attached figures.

Les termes relatifs « sur », « surmonte », « sous », « sous-jacent » se réfèrent à des positions prises selon la direction z. Une dimension « latérale » correspond à une dimension selon une direction du plan xy. On entend par une extension « latérale » ou « latéralement », une extension selon une ou des directions du plan xy.The relative terms "on", "overcomes", "under", "underlying" refer to positions taken along the z direction. A "lateral" dimension corresponds to a dimension along a direction of the xy plane. A "lateral" or "laterally" extension means an extension along one or more directions of the xy plane.

Un élément situé « à l’aplomb » ou « au droit d’ » un autre élément signifie que ces deux éléments sont situés tous deux sur une même ligne perpendiculaire à un plan dans lequel s’étend principalement une face inférieure ou supérieure d’un substrat, c’est-à-dire sur une même ligne orientée verticalement sur les figures en coupe transverse.An element located "perpendicular to" or "in line with" another element means that these two elements are both located on the same line perpendicular to a plane in which a lower or upper face of a substrate mainly extends, that is to say on the same line oriented vertically in the cross-sectional figures.

Les termes « sensiblement », « environ », « de l’ordre de » signifient à 10% près, et de préférence à 5% près. Par ailleurs, les termes « compris entre … et … » et équivalents signifient que les bornes sont incluses, sauf mention contraire.The terms "substantially", "approximately", "in the order of" mean to within 10%, and preferably to within 5%. Furthermore, the terms "between ... and ..." and equivalents mean that the limits are included, unless otherwise stated.

La description qui suit présente un exemple de mise en œuvre du procédé selon l’invention dans un contexte d’élaboration d’un dispositif 3D complexe. Le cadre de cette description n’est évidemment pas limitatif de l’invention.The following description presents an example of implementation of the method according to the invention in the context of developing a complex 3D device. The scope of this description is obviously not limiting of the invention.

LaFIG. 1illustre schématiquement une vue de dessus dans un plan xy d’un commutateur RF. Ledit commutateur RF représente une application du procédé de fabrication détaillé ci-dessous. Il comprend plusieurs transistors MOS (« Métal-Oxyde-Semiconducteur ») T1, T2, T3, agencés en parallèle suivant une direction x, et deux niveaux d’interconnexions métalliques M1, M2. Les interconnexions métalliques M1, M2 servent à connecter les sources et les drains des transistors T1, T2, T3 et à contrôler la commutation des transistors T1, T2, T3. Un commutateur RF présentant une configuration en peigne comme celle illustrée à laFIG. 1, comprend en outre deux autres niveaux métalliques M3, M4 non illustrés.There FIG. 1 schematically illustrates a top view in an xy plane of an RF switch. Said RF switch represents an application of the manufacturing process detailed below. It comprises several MOS (“Metal-Oxide-Semiconductor”) transistors T1, T2, T3, arranged in parallel in an x direction, and two levels of metal interconnects M1, M2. The metal interconnects M1, M2 are used to connect the sources and drains of the transistors T1, T2, T3 and to control the switching of the transistors T1, T2, T3. An RF switch having a comb configuration like that illustrated in FIG. 1 , further includes two other metal levels M3, M4 not shown.

Les figures 2 à 6 illustrent schématiquement les différentes étapes du procédé de fabrication d’un commutateur RF à cavités selon la présente invention.Figures 2 to 6 schematically illustrate the different steps of the manufacturing process of a cavity RF switch according to the present invention.

Par mesure de simplification, les figures 2 à 6 représentent une coupe transverse dans un plan xz d’un dispositif microélectronique 100 à chaque étape du procédé de fabrication. Le dispositif microélectronique 100 ne correspond pas exactement au dispositif illustré à laFIG. 1pour des raisons de simplification. L’homme du métier adaptera sans difficultés les figures 2 à 6 pour visualiser les différentes étapes du procédé de fabrication d’un dispositif tel qu’illustré dans laFIG. 1.For the sake of simplicity, Figures 2 to 6 represent a cross-section in an xz plane of a microelectronic device 100 at each stage of the manufacturing process. The microelectronic device 100 does not correspond exactly to the device illustrated in FIG. 1 for reasons of simplification. A person skilled in the art will easily adapt figures 2 to 6 to visualize the different stages of the manufacturing process of a device as illustrated in the FIG. 1 .

Chaque étape du procédé de fabrication d’un commutateur RF à cavités selon la présente invention, sera détaillée ci-après.Each step of the manufacturing process of a cavity RF switch according to the present invention will be detailed below.

Comme illustré à laFIG. 2, une première étape consiste à fournir un dispositif microélectronique 100 fabriqué par un procédé bien connu de l’homme du métier. Le dispositif microélectronique 100 comprend au moins un, mais de préférence une pluralité de transistors MOS 11a, 11b. Chaque transistor 11a, 11b comprend respectivement un canal 12a, 12b, une source 13a, 13b, un drain 14a, 14b et une grille 15a, 15b. Chaque grille 15a, 15b est séparée du canal 12a, 12b respectivement, par une fine couche diélectrique non illustrée. Cette fine couche qualifiée de diélectrique de grille, est de préférence à base d’un matériau choisi de préférence parmi les matériaux : SiOx, SixOyNzou un oxyde d’hafnium. Une couche active 10 fabriquée au-dessus d’un substrat S, comprend les canaux 12a, 12b, les sources 13a, 13b et les drains 14a, 14b des transistors 11a, 11b. Chaque grille 15a, 15b surmonte le canal 12a, 12b du transistor 11a, 11b correspondant, et s’étend latéralement au-dessus de la couche active 10 suivant une direction y perpendiculaire à la direction x. Des espaceurs 16 bordent les flancs des grilles 15a, 15b, formant une bague continue dans un plan xy autour de chaque grille 15a, 15b, avec un contour fermé. La couche active 10 et les grilles 15a, 15b des transistors 11a, 11b sont comprises dans une zone active du dispositif microélectronique 100 dite FEOL (« Front-End-Of-Line » en anglais, ou début de ligne).As shown in the FIG. 2 , a first step consists in providing a microelectronic device 100 manufactured by a method well known to those skilled in the art. The microelectronic device 100 comprises at least one, but preferably a plurality of MOS transistors 11a, 11b. Each transistor 11a, 11b respectively comprises a channel 12a, 12b, a source 13a, 13b, a drain 14a, 14b and a gate 15a, 15b. Each gate 15a, 15b is separated from the channel 12a, 12b respectively, by a thin dielectric layer not illustrated. This thin layer, referred to as a gate dielectric, is preferably based on a material preferably chosen from the materials: SiO x , Si x O y N z or a hafnium oxide. An active layer 10 fabricated above a substrate S, comprises the channels 12a, 12b, the sources 13a, 13b and the drains 14a, 14b of the transistors 11a, 11b. Each gate 15a, 15b surmounts the channel 12a, 12b of the corresponding transistor 11a, 11b, and extends laterally above the active layer 10 in a direction y perpendicular to the direction x. Spacers 16 line the sides of the gates 15a, 15b, forming a continuous ring in an xy plane around each gate 15a, 15b, with a closed contour. The active layer 10 and the gates 15a, 15b of the transistors 11a, 11b are included in an active zone of the microelectronic device 100 called FEOL (“Front-End-Of-Line” in English, or start of line).

Le substrat S peut être un substrat de type SOI (Silicium-sur-Isolant). Ces substrats connus, comprennent, selon la terminologie courante pour l’homme du métier, un substrat silicium porteur « Si bulk » (ou silicium massif) et une couche d’oxyde de silicium dite « BOX » (Buried Oxide, ou oxide enterré). Les transistors MOS sur substrat SOI sont particulièrement bien adaptés à la fonction de commutation RF car ils bénéficient d’une isolation par l’oxyde enterré. Cette isolation permet d’atténuer les effets de propagation parasite du signal RF (diaphonie) par le substrat S.The substrate S may be an SOI (Silicon-on-Insulator) type substrate. These known substrates comprise, according to the terminology commonly used by those skilled in the art, a carrier silicon substrate “Si bulk” (or massive silicon) and a silicon oxide layer called “BOX” (Buried Oxide, or buried oxide). MOS transistors on SOI substrates are particularly well suited to the RF switching function because they benefit from isolation by the buried oxide. This isolation makes it possible to attenuate the effects of parasitic propagation of the RF signal (crosstalk) by the substrate S.

Le dispositif microélectronique 100 comprend en outre une couverture 3 de la zone active comprenant au moins une couche de contrainte mécanique 70, couvrant la couche active 10, les espaceurs 16 et les grilles 15a, 15b. La couverture 3 de la zone active peut comprendre en outre une couche de siliciuration non illustrée, au-dessous de la couche de contrainte mécanique 70. La couche de siliciuration couvre la couche active 10, les espaceurs 16 et les grilles 15a, 15b. Elle est de préférence à base de siliciure de Cobalt (CoSi2), de siliciure de Nickel (e.g., NiSi) ou d’un alliage équivalent. La couche de contrainte mécanique 70 connue sous le terme anglais CESL (« Contact Etch-Stop Layer », ou couche d’arrêt de gravure), couramment utilisée comme barrière lors d’un processus de gravure, sert en outre à augmenter la mobilité des porteurs (électrons ou trous) dans les canaux 12a, 12b des transistors 11a, 11b en appliquant une contrainte mécanique qui modifie la taille de maille du réseau cristallin du canal 12a, 12b. La couche de contrainte mécanique 70 est de préférence à base de nitrures SiyNz. La couverture 3 de la zone active peut comprendre une pluralité de couches.The microelectronic device 100 further comprises a cover 3 of the active zone comprising at least one mechanical stress layer 70, covering the active layer 10, the spacers 16 and the gates 15a, 15b. The cover 3 of the active zone may further comprise a siliciding layer, not illustrated, below the mechanical stress layer 70. The siliciding layer covers the active layer 10, the spacers 16 and the gates 15a, 15b. It is preferably based on cobalt silicide (CoSi 2 ), nickel silicide ( eg , NiSi) or an equivalent alloy. The mechanical stress layer 70 known by the English term CESL (Contact Etch-Stop Layer), commonly used as a barrier during an etching process, further serves to increase the mobility of the carriers (electrons or holes) in the channels 12a, 12b of the transistors 11a, 11b by applying a mechanical stress which modifies the mesh size of the crystal lattice of the channel 12a, 12b. The mechanical stress layer 70 is preferably based on Si y N z nitrides. The cover 3 of the active zone may comprise a plurality of layers.

Le dispositif microélectronique 100 comprend en outre, une zone dite BEOL (« Back-End-Of-Line » en anglais, ou fin de ligne), comprenant un empilement de couches diélectriques 1 superposé avec la couverture 3 de la zone active suivant une direction z perpendiculaire au plan xy, et un ensemble de lignes d’interconnexion 2 traversant suivant la direction z l’empilement de couches diélectriques 1 et la couverture 3 de la zone active jusqu’aux sources 13a, 13b et drains 14a, 14b.The microelectronic device 100 further comprises a zone called BEOL (Back-End-Of-Line), comprising a stack of dielectric layers 1 superimposed with the cover 3 of the active zone in a z direction perpendicular to the xy plane, and a set of interconnection lines 2 crossing in the z direction the stack of dielectric layers 1 and the cover 3 of the active zone up to the sources 13a, 13b and drains 14a, 14b.

Les lignes d’interconnexion 2 forment des contacts électriques avec les sources 13a, 13b et les drains 14a, 14b respectivement, et comprennent chacune au moins deux niveaux d’interconnexions métalliques M1, M2 alternés avec un premier contact 31 et un via 32. Les interconnexions métalliques M1, M2, sont à base de matériaux métalliques M, de préférence à base d’aluminium (Al) ou de cuivre (Cu).The interconnection lines 2 form electrical contacts with the sources 13a, 13b and the drains 14a, 14b respectively, and each comprise at least two levels of metal interconnections M1, M2 alternating with a first contact 31 and a via 32. The metal interconnections M1, M2 are based on metal materials M, preferably based on aluminum (Al) or copper (Cu).

L’empilement de couches diélectriques 1 comprend une alternance de couches diélectriques 41, 42 alternées avec des couches diélectriques 51, 52 suivant la direction z. Les interconnexions métalliques M1, M2, s’étendent latéralement suivant la direction y à travers les couches diélectriques 51, 52, respectivement. Les couches diélectriques 41, 42 et les couches diélectrique 51, 52 sont à base de matériaux diélectriques D, de préférence à base d’oxydes SiOx. Ces matériaux sont caractérisés par des permittivités diélectriques relatives typiquement de l’ordre de 4. Les matériaux diélectriques de l’empilement de couches diélectriques 1 sont destinés à être remplacés par un autre matériau de permittivité diélectrique , comme l’air par exemple ( ). Ce remplacement peut être réalisé en retirant sélectivement les matériaux de l’empilement de couches diélectriques 1 par rapport aux matériaux métalliques de l’ensemble de lignes d’interconnexion 2 par une étape de gravure par HF en phase vapeur. D’une façon générale, les matériaux de l’empilement de couches diélectriques 1 et les matériaux métalliques de l’ensemble de lignes d’interconnexion 2 sont choisis de façon à ce que l’un puisse être gravé sélectivement par rapport à l’autre par le HF en phase vapeur. Dans le cas de SiOxet d’aluminium par exemple, le rapport de sélectivité SSiOx:Alest supérieur à 100.The stack of dielectric layers 1 comprises alternating dielectric layers 41, 42 alternating with dielectric layers 51, 52 in the z direction. The metal interconnections M1, M2 extend laterally in the y direction through the dielectric layers 51, 52, respectively. The dielectric layers 41, 42 and the dielectric layers 51, 52 are based on dielectric materials D, preferably based on SiO x oxides. These materials are characterized by relative dielectric permittivities typically of the order of 4. The dielectric materials of the stack of dielectric layers 1 are intended to be replaced by another material of dielectric permittivity , like air for example ( ). This replacement can be achieved by selectively removing the materials of the dielectric layer stack 1 with respect to the metallic materials of the set of interconnect lines 2 by a vapor phase HF etching step. Generally, the materials of the dielectric layer stack 1 and the metallic materials of the set of interconnect lines 2 are chosen so that one can be selectively etched with respect to the other by vapor phase HF. In the case of SiO x and aluminum for example, the selectivity ratio S SiOx:Al is greater than 100.

Les premiers contacts 31 sont en forme de piliers qui s’étendent suivant la direction z à travers la première couche diélectrique 41 et la couverture 3 de la zone active. Les premiers contacts 31 sont en contact avec des faces inférieures des premières interconnexions métalliques M1 et en contact avec des faces supérieures des sources 13a, 13b et des drains 14a, 14b respectivement. Les premiers contacts 31 sont à base d’un matériau métallique M, de préférence à base de Tungstène (W) enrobé d'une couche de nitrure de Titane (TiN).The first contacts 31 are in the form of pillars which extend in the z direction through the first dielectric layer 41 and the cover 3 of the active zone. The first contacts 31 are in contact with lower faces of the first metal interconnections M1 and in contact with upper faces of the sources 13a, 13b and the drains 14a, 14b respectively. The first contacts 31 are based on a metallic material M, preferably based on Tungsten (W) coated with a layer of Titanium Nitride (TiN).

Les vias 32 sont de forme cylindrique, rempli d’un matériau métallique M, de préférence à base de cuivre lorsque les deuxièmes interconnexions métalliques M2 sont à base de cuivre, ou à base de Tungstène (W) enrobé d'une couche de nitrure de Titane (TiN) lorsque les deuxièmes interconnexions métalliques M2 sont à base d’aluminium.The vias 32 are cylindrical in shape, filled with a metallic material M, preferably copper-based when the second metallic interconnections M2 are copper-based, or tungsten-based (W) coated with a layer of titanium nitride (TiN) when the second metallic interconnections M2 are aluminum-based.

Les vias 32 s’étendent à travers la troisième couche diélectrique 42 suivant la direction z. Les vias 32 sont en contact avec des faces supérieures des premières interconnexions métalliques M1 et des faces inférieures des deuxièmes interconnexions métallique M2.The vias 32 extend through the third dielectric layer 42 in the z direction. The vias 32 are in contact with upper faces of the first metal interconnections M1 and lower faces of the second metal interconnections M2.

Les premières interconnexions métalliques M1 et les deuxièmes interconnexions métalliques M2 peuvent avoir la même largeur suivant la direction x, ou des largeurs différentes. Les premiers contacts 31 et les vias 32 peuvent également avoir la même largeur ou des largeurs différents suivant la direction x. En outre, la largeur des premières interconnexions métalliques M1 et des deuxièmes interconnexions métalliques M2 s’étend latéralement suivant la direction x au-delà de la largeur des premiers contacts 31 et des vias 32.The first metal interconnections M1 and the second metal interconnections M2 may have the same width in the x direction, or different widths. The first contacts 31 and the vias 32 may also have the same width or different widths in the x direction. Furthermore, the width of the first metal interconnections M1 and the second metal interconnections M2 extends laterally in the x direction beyond the width of the first contacts 31 and the vias 32.

Le dispositif microélectronique 100 comprend en outre une couche de passivation 60, couvrant l’empilement de couches diélectriques 1 et l’ensemble de lignes d’interconnexion 2. La couche de passivation 60 est de préférence à base d’oxyde (SiOx) et de nitrures SiyNz. Une première couche barrière 80 fine et conforme est avantageusement déposée sur la couche de passivation 60, et sert à protéger la surface du dispositif microélectronique 100 lors de l’étape de gravure par HF en phase vapeur. La première couche barrière 80 présente une épaisseur de préférence comprise entre 10 nm et 150 nm, et est à base d’un matériau choisi de préférence parmi les matériaux diélectriques : Al2O3, AlN ou SiNxriche en Si. Une couche de Al2O3par exemple, ayant une épaisseur comprise entre 40 nm et 150 nm constitue une barrière efficace à la diffusion du HF en phase vapeur. La première couche barrière 80 est de préférence réalisée par dépôt en couche atomique ALD (acronyme de « Atomic Layer Deposition »).The microelectronic device 100 further comprises a passivation layer 60, covering the stack of dielectric layers 1 and the set of interconnection lines 2. The passivation layer 60 is preferably based on oxide (SiO x ) and nitrides Si y N z . A first thin and conformal barrier layer 80 is advantageously deposited on the passivation layer 60, and serves to protect the surface of the microelectronic device 100 during the vapor phase HF etching step. The first barrier layer 80 has a thickness preferably between 10 nm and 150 nm, and is based on a material preferably chosen from dielectric materials: Al 2 O 3 , AlN or Si-rich SiN x . A layer of Al 2 O 3 for example, having a thickness between 40 nm and 150 nm constitutes an effective barrier to the diffusion of HF in the vapor phase. The first barrier layer 80 is preferably produced by atomic layer deposition ALD (acronym for "Atomic Layer Deposition").

Comme illustré à laFIG. 3, des ouvertures 101 sont ensuite réalisées à travers la couche de passivation 60 et la première couche barrière 80 par une gravure sèche. Les ouvertures 101 sont de préférence réalisées en deux temps. Des premières ouvertures 101 dans la couche de passivation 60 sont définies par une première gravure sèche en un premier temps avant le dépôt de la première couche barrière 80. Des deuxièmes ouvertures sont ensuite définies par une deuxième gravure sèche dans la première couche barrière 80 au droit des ouvertures 101 de la couche de passivation 60 en un deuxième temps, suite au dépôt de la première couche barrière 80. Les ouvertures 101 traversant la couche de passivation 60 et la première couche barrière 80 peuvent en outre être réalisées en un seul temps par une gravure sèche.As shown in the FIG. 3 , openings 101 are then made through the passivation layer 60 and the first barrier layer 80 by dry etching. The openings 101 are preferably made in two stages. First openings 101 in the passivation layer 60 are defined by a first dry etching in a first stage before the deposition of the first barrier layer 80. Second openings are then defined by a second dry etching in the first barrier layer 80 in line with the openings 101 of the passivation layer 60 in a second stage, following the deposition of the first barrier layer 80. The openings 101 passing through the passivation layer 60 and the first barrier layer 80 can furthermore be made in a single stage by dry etching.

Comme illustré à laFIG. 4, le matériau diélectrique D de l’empilement de couches diélectriques 1 est ensuite retiré sélectivement à travers les ouvertures 101 par gravure par HF en phase vapeur, par rapport aux matériaux M de l’ensemble des lignes d’interconnexion 2, et par rapport aux matériaux de la couverture 3 de la zone active, de la couche de passivation 60 et de la première couche barrière 80, créant ainsi des cavités 20 au-dessus des transistors 11a, 11b. La gravure par HF en phase vapeur étant isotrope et sélective au matériau diélectrique D de l’empilement de couches diélectriques 1, permet aux cavités 20 de s’étendre latéralement suivant la direction x au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion 2 en regard du premier transistor 11a ainsi que la partie de la largeur des interconnexions métalliques M1, M2 s’étendant au-delà de la largeur des premiers contacts 31 et des vias 32. Les cavités 20 s’étendent également suivant la direction z jusqu’à l’exposition d’une face supérieure de la couverture 3 de la zone active. Le retrait du matériau diélectrique D de l’empilement des couches diélectriques 1 jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion 2, permet la réduction de la capacité COFFindépendamment de la résistance RONdes transistors 11a, 11b, notamment la réduction de la contribution de la capacité de la zone BEOL à la capacité totale COFFdu dispositif microélectronique 100.As shown in the FIG. 4 , the dielectric material D of the stack of dielectric layers 1 is then selectively removed through the openings 101 by HF vapor phase etching, relative to the materials M of the set of interconnection lines 2, and relative to the materials of the cover 3 of the active zone, of the passivation layer 60 and of the first barrier layer 80, thus creating cavities 20 above the transistors 11a, 11b. The vapor phase HF etching being isotropic and selective to the dielectric material D of the stack of dielectric layers 1, allows the cavities 20 to extend laterally in the x direction at least until the exposure of the walls of all the interconnection lines 2 facing the first transistor 11a as well as the part of the width of the metal interconnections M1, M2 extending beyond the width of the first contacts 31 and the vias 32. The cavities 20 also extend in the z direction until the exposure of an upper face of the cover 3 of the active zone. The removal of the dielectric material D from the stack of dielectric layers 1 until the exposure of the walls of all the interconnection lines 2, allows the reduction of the capacitance C OFF independently of the resistance R ON of the transistors 11a, 11b, in particular the reduction of the contribution of the capacitance of the BEOL zone to the total capacitance C OFF of the microelectronic device 100.

Suite à la gravure par HF à phase vapeur, la face supérieure de la couverture 3 de la zone active est exposée à l’air présent au sein des cavités 20, ce qui peut altérer les propriétés de la zone active FEOL du dispositif microélectronique 100 en cas de présence d’humidité dans l’air remplissant les cavités 20. Pour pallier ce problème, deux modes de réalisation de la présente invention sont possibles. Les deux modes de réalisation sont illustrés schématiquement à laFIG. 5et laFIG. 6respectivement.Following the vapor phase HF etching, the upper face of the cover 3 of the active area is exposed to the air present within the cavities 20, which can alter the properties of the FEOL active area of the microelectronic device 100 in the event of the presence of humidity in the air filling the cavities 20. To overcome this problem, two embodiments of the present invention are possible. The two embodiments are illustrated schematically in FIG. 5 and the FIG. 6 respectively.

Comme illustré à laFIG. 5, selon le premier mode de réalisation de la présente invention, la couverture 3 de la zone active comprend en outre une deuxième couche barrière 90 couvrant la couche de contrainte mécanique 70. Cette deuxième couche barrière 90 est déposée sur la couche de contrainte mécanique 70 en cours de fabrication du dispositif microélectronique 100, avant la réalisation de l’empilement de couches diélectriques 1 et préalablement à la formation des cavités 20. La deuxième couche barrière 90 est à base d’un matériau choisi de préférence parmi les matériaux diélectriques : Al2O3, AlN ou SiNxriche en Si. La deuxième couche barrière 90 sert à protéger la zone active FEOL du dispositif microélectronique 100 afin d’éviter toute pénétration d’humidité ou d’autres éléments pouvant altérer ou dégrader les propriétés des transistors 11a, 11b. De plus, le choix d’un matériau à forte conductivité thermique tel que l’AlN par exemple, permet à la deuxième couche barrière 90 de diriger les flux de chaleur dans la zone active FEOL vers l’ensemble de lignes d’interconnexion 2. Selon une autre variante de la présente invention, la deuxième couche barrière 90 peut être déposée entre deux couches diélectriques dans la zone BEOL du dispositif microélectronique 100.As shown in the FIG. 5 , according to the first embodiment of the present invention, the cover 3 of the active zone further comprises a second barrier layer 90 covering the mechanical stress layer 70. This second barrier layer 90 is deposited on the mechanical stress layer 70 during the manufacture of the microelectronic device 100, before the production of the stack of dielectric layers 1 and prior to the formation of the cavities 20. The second barrier layer 90 is based on a material preferably chosen from the dielectric materials: Al 2 O 3 , AlN or SiN x rich in Si. The second barrier layer 90 serves to protect the active zone FEOL of the microelectronic device 100 in order to avoid any penetration of humidity or other elements which could alter or degrade the properties of the transistors 11a, 11b. In addition, the choice of a material with high thermal conductivity such as AlN for example, allows the second barrier layer 90 to direct the heat flows in the active FEOL zone towards the set of interconnection lines 2. According to another variant of the present invention, the second barrier layer 90 can be deposited between two dielectric layers in the BEOL zone of the microelectronic device 100.

Comme illustré à laFIG. 6, selon le deuxième mode de réalisation de la présente invention, suite à la formation des cavités 20, une couche barrière de passivation 95 est déposée à travers les ouvertures 101 dans les cavités 20. La couche barrière de passivation 95 sert à couvrir notamment la face supérieure de la couverture 3 de la zone active ainsi que les parties exposées de l’ensemble de lignes d’interconnexions 2 et les flancs des ouvertures 101. La couche barrière de passivation 95 est à base d’un matériau choisi de préférence parmi les matériaux diélectriques : Al2O3, AlN ou SiNxriche en Si. La couche barrière de passivation 95 peut en outre être à base du même matériau que celui de la première couche barrière 80 de sorte à former une couche continue avec la première couche barrière 80. La couche barrière de passivation 95 sert à protéger la zone active FEOL du dispositif microélectronique 100 afin d’éviter toute pénétration d’humidité ou d’autres éléments pouvant altérer ou dégrader les propriétés des transistors 11a, 11b. La couche barrière de passivation 95 sert également à protéger l’ensemble de lignes d’interconnexion 2.As shown in the FIG. 6 , according to the second embodiment of the present invention, following the formation of the cavities 20, a passivation barrier layer 95 is deposited through the openings 101 in the cavities 20. The passivation barrier layer 95 serves to cover in particular the upper face of the cover 3 of the active zone as well as the exposed parts of the set of interconnection lines 2 and the sides of the openings 101. The passivation barrier layer 95 is based on a material preferably chosen from dielectric materials: Al 2 O 3 , AlN or Si-rich SiN x . The passivation barrier layer 95 may further be based on the same material as that of the first barrier layer 80 so as to form a continuous layer with the first barrier layer 80. The passivation barrier layer 95 serves to protect the active zone FEOL of the microelectronic device 100 in order to prevent any penetration of moisture or other elements that may alter or degrade the properties of the transistors 11a, 11b. The passivation barrier layer 95 also serves to protect the set of interconnection lines 2.

Une variante avantageuse peut être mise en œuvre en combinant simultanément les deux modes de réalisation de la présente invention détaillés ci-dessus.An advantageous variant can be implemented by simultaneously combining the two embodiments of the present invention detailed above.

Au vu de la description qui précède, il apparaît clairement que le procédé proposé offre une solution particulièrement efficace pour retirer les matériaux diélectriques de la zone BEOL d’un commutateur RF. Cette solution est en outre avantageusement compatible avec les procédés standards de la microélectronique. L’invention n’est cependant pas limitée aux modes de réalisations précédemment décrits.In view of the above description, it is clear that the proposed method offers a particularly effective solution for removing dielectric materials from the BEOL zone of an RF switch. This solution is also advantageously compatible with standard microelectronics methods. The invention is however not limited to the embodiments previously described.

Claims (15)

Procédé de fabrication d’un dispositif microélectronique (100) à cavité (20) comprenant au moins un premier transistor (11a), ledit premier transistor (11a) comprenant un premier canal (12a) surmonté d’une première grille (15a) s’étendant latéralement suivant une direction y, une première source (13a) et un premier drain (14a), ledit procédé comprenant les étapes suivantes :
  • Fournir sur un substrat (S) :
  • Une zone active présentant une couche active (10) comprenant le premier canal (12a), la première source (13a) et le premier drain (14a) du premier transistor (11a), et la première grille (15a) au-dessus de la couche active (10) surmontant le premier canal (11a),
  • Une couverture (3) de la zone active comprenant au moins une couche de contrainte mécanique (70) couvrant la couche active (10) et la première grille (15a),
  • Un empilement de couches diélectriques (1) au-dessus de la couverture (3) de la zone active comprenant au moins une première couche diélectrique (41) et une deuxième couche diélectrique (51) superposées suivant une direction z perpendiculaire à la direction y,
  • Un ensemble d’au moins deux lignes d’interconnexion (2) traversant suivant la direction z l’empilement de couches diélectriques (1) et la couverture (3) de la zone active jusqu’à, respectivement, la première source (13a) et le premier drain (13b) de sorte à former un contact électrique, respectivement, avec la première source (13a) et le premier drain (14a), chaque ligne dudit ensemble de lignes d’interconnexion (2) comprenant au moins un premier contact (31) s’étendant suivant la direction z à travers la première couche diélectrique (41) et la couverture (3) de la zone active, et une première interconnexion métallique (M1) s’étendant latéralement dans la deuxième couche diélectrique (51) suivant la direction y, ledit premier contact (31) étant en contact avec une face inférieure de la première interconnexion métallique (M1) et avec une face supérieure, respectivement, de la première source (13a) et du premier drain (14a),
  • Une couche de passivation (60) couvrant l’empilement de couches diélectriques (1) et l’ensemble de lignes d’interconnexion (2),
  • Former dans la couche de passivation (60) des ouvertures (101) par gravure sèche exposant l’empilement de couches diélectriques (1),
  • Retirer à travers les ouvertures (101) les matériaux de l’empilement de couches diélectriques (1) sélectivement par rapport aux matériaux de l’ensemble de lignes d’interconnexion (2) et de la couverture (3) de la zone active par une gravure par HF en phase vapeur, formant ainsi une cavité (20) s’étendant latéralement suivant une direction x perpendiculaire aux directions y et z au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion (2) en regard du premier transistor (11a), et suivant la direction z jusqu’à l’exposition d’une face supérieure de la couverture (3) de la zone active.
Method for manufacturing a microelectronic device (100) with a cavity (20) comprising at least a first transistor (11a), said first transistor (11a) comprising a first channel (12a) surmounted by a first gate (15a) extending laterally in a direction y, a first source (13a) and a first drain (14a), said method comprising the following steps:
  • Provide on a substrate (S):
  • An active region having an active layer (10) comprising the first channel (12a), the first source (13a) and the first drain (14a) of the first transistor (11a), and the first gate (15a) above the active layer (10) surmounting the first channel (11a),
  • A cover (3) of the active area comprising at least one mechanical stress layer (70) covering the active layer (10) and the first grid (15a),
  • A stack of dielectric layers (1) above the cover (3) of the active zone comprising at least a first dielectric layer (41) and a second dielectric layer (51) superimposed in a z direction perpendicular to the y direction,
  • A set of at least two interconnection lines (2) passing along the z direction through the stack of dielectric layers (1) and the cover (3) of the active area up to, respectively, the first source (13a) and the first drain (13b) so as to form an electrical contact, respectively, with the first source (13a) and the first drain (14a), each line of said set of interconnection lines (2) comprising at least a first contact (31) extending along the z direction through the first dielectric layer (41) and the cover (3) of the active area, and a first metal interconnection (M1) extending laterally in the second dielectric layer (51) along the y direction, said first contact (31) being in contact with a lower face of the first metal interconnection (M1) and with an upper face, respectively, of the first source (13a) and the first drain (14a),
  • A passivation layer (60) covering the stack of dielectric layers (1) and the set of interconnection lines (2),
  • Forming openings (101) in the passivation layer (60) by dry etching exposing the stack of dielectric layers (1),
  • Removing through the openings (101) the materials of the stack of dielectric layers (1) selectively with respect to the materials of the set of interconnection lines (2) and of the cover (3) of the active zone by HF vapor phase etching, thus forming a cavity (20) extending laterally in a direction x perpendicular to the directions y and z at least until the exposure of the walls of the set of interconnection lines (2) facing the first transistor (11a), and in the direction z until the exposure of an upper face of the cover (3) of the active zone.
Procédé de fabrication d’un dispositif microélectronique (100) selon la revendication précédente, comprenant en outre les étapes suivantes :
  • Avant la gravure par HF en phase vapeur, déposer une première couche barrière (80) sur la couche de passivation (60),
  • Former dans la première couche barrière (80) des ouvertures au droit des ouvertures (101) de la couche de passivation (60).
A method of manufacturing a microelectronic device (100) according to the preceding claim, further comprising the following steps:
  • Before HF vapor phase etching, deposit a first barrier layer (80) on the passivation layer (60),
  • Forming openings in the first barrier layer (80) in line with the openings (101) of the passivation layer (60).
Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel la largeur des premières interconnexions métalliques (M1) s’étend latéralement suivant la direction x au-delà de la largeur des premiers contacts (31), de sorte à ce que la cavité (20) gravée par HF en phase vapeur expose en outre au moins la partie de la face inférieure des premières interconnexions métalliques (M1) s’étendant au-delà de la largeur des premiers contacts (31).A method of manufacturing a microelectronic device (100) according to any one of the preceding claims, wherein the width of the first metal interconnections (M1) extends laterally in the x direction beyond the width of the first contacts (31), such that the HF vapor phase etched cavity (20) further exposes at least the portion of the lower face of the first metal interconnections (M1) extending beyond the width of the first contacts (31). Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel les matériaux de l’empilement de couches diélectriques (1) présentent une permittivité diélectrique inférieure ou égale à 2, et sont de préférence à base d’oxydes SiOx.Method for manufacturing a microelectronic device (100) according to any one of the preceding claims, in which the materials of the stack of dielectric layers (1) have a dielectric permittivity less than or equal to 2, and are preferably based on SiO x oxides. Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel les matériaux de l’ensemble des lignes d’interconnexion (2) sont à base de métaux comme l’aluminium, le cuivre ou le Tungstène enrobé d'une couche de nitrure de Titane.Method of manufacturing a microelectronic device (100) according to any one of the preceding claims, in which the materials of all the interconnection lines (2) are based on metals such as aluminum, copper or tungsten coated with a layer of titanium nitride. Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel les matériaux de l’empilement de couches diélectriques (1) présentent un rapport de sélectivité SD:Msupérieur à 100 par rapport aux matériaux de l’ensemble des lignes d’interconnexion (2).Method of manufacturing a microelectronic device (100) according to any one of the preceding claims, in which the materials of the stack of dielectric layers (1) have a selectivity ratio S D:M greater than 100 compared to the materials of all the interconnection lines (2). Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel la couverture (3) de la zone active comprend en outre une deuxième couche barrière (90) couvrant la couche de contrainte mécanique (70).A method of manufacturing a microelectronic device (100) according to any one of the preceding claims, wherein the cover (3) of the active area further comprises a second barrier layer (90) covering the mechanical stress layer (70). Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications 1 à 6, dans lequel une couche barrière de passivation (95) est déposée à travers les ouvertures (101) dans la cavité (20) de sorte à couvrir au moins une face supérieure de la couche de contrainte mécanique (70) et les parois exposées de l’ensemble de lignes d’interconnexion (2).A method of manufacturing a microelectronic device (100) according to any one of claims 1 to 6, wherein a passivation barrier layer (95) is deposited through the openings (101) in the cavity (20) so as to cover at least an upper face of the mechanical stress layer (70) and the exposed walls of the set of interconnection lines (2). Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel l’empilement de couches diélectriques (1) comprend en outre une troisième couche diélectrique (42) et une quatrième couche diélectrique (52) au-dessus de la troisième couche diélectrique (42), en superposition avec la première couche diélectrique (41) et la deuxième couche diélectrique (51) suivant la direction z.Method of manufacturing a microelectronic device (100) according to any one of the preceding claims, wherein the stack of dielectric layers (1) further comprises a third dielectric layer (42) and a fourth dielectric layer (52) above the third dielectric layer (42), superimposed with the first dielectric layer (41) and the second dielectric layer (51) in the z direction. Procédé de fabrication d’un dispositif microélectronique (100) selon la revendication précédente, dans lequel chaque ligne de l’ensemble de lignes d’interconnexions métalliques (2) comprend en outre un via (32) s’étendant à travers la troisième couche diélectrique (42) suivant la direction z, et une deuxième interconnexion métallique (M2) s’étendant latéralement dans la quatrième couche diélectrique (52) suivant la direction y, ledit via (32) étant en contact avec une face supérieure de la première interconnexion métallique (M1) et une face inférieure de la deuxième interconnexion métallique (M2).Method for manufacturing a microelectronic device (100) according to the preceding claim, wherein each line of the set of metal interconnection lines (2) further comprises a via (32) extending through the third dielectric layer (42) in the z direction, and a second metal interconnection (M2) extending laterally in the fourth dielectric layer (52) in the y direction, said via (32) being in contact with an upper face of the first metal interconnection (M1) and a lower face of the second metal interconnection (M2). Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel les premiers contacts (31) de l’ensemble des lignes d’interconnexion (2) sont en forme de piliers.A method of manufacturing a microelectronic device (100) according to any one of the preceding claims, wherein the first contacts (31) of the set of interconnection lines (2) are in the form of pillars. Procédé de fabrication d’un dispositif microélectronique (100) selon l’une quelconque des revendications précédentes, dans lequel le dispositif microélectronique (100) comprend en outre au moins un deuxième transistor (11b) adjacent au premier transistor (11a) suivant la direction x, comprenant un deuxième canal (12b) surmonté d’une deuxième grille (15b) s’étendant latéralement suivant la direction y, une deuxième source (13b) et un deuxième drain (14b).A method of manufacturing a microelectronic device (100) according to any one of the preceding claims, wherein the microelectronic device (100) further comprises at least one second transistor (11b) adjacent to the first transistor (11a) in the x direction, comprising a second channel (12b) surmounted by a second gate (15b) extending laterally in the y direction, a second source (13b) and a second drain (14b). Dispositif microélectronique (100), comprenant :
  • Un substrat (S) et une couche active (10) au-dessus du substrat (S),
  • Au moins un premier transistor (11a), comprenant un premier canal (12a) surmonté d’une première grille (15a), une première source (13a) et un premier drain (14a), le premier canal (12a), la première source (13a) et le premier drain (14a) étant dans la couche active (10), la première grille (15a) s’étendant latéralement suivant la direction y au-dessus de la couche active (10), le premier transistor (11a) et la couche active (10) formant une zone active,
  • Une couverture (3) de la zone active comprenant au moins une couche de contrainte mécanique (70) couvrant la couche active (10) et la première grille (15a),
  • Un ensemble d’au moins deux lignes d’interconnexion (2) traversant suivant la direction z, la couverture (3) de la zone active jusqu’à, respectivement, la première source (13a) et le premier drain (13b) de sorte à former un contact électrique, respectivement, avec la première source (13a) et le premier drain (14a), chaque ligne dudit ensemble de lignes d’interconnexion (2) comprenant au moins un premier contact (31) s’étendant suivant la direction z, et une première interconnexion métallique (M1) s’étendant latéralement suivant la direction y, ledit premier contact (31) étant en contact avec une face inférieure de la première interconnexion métallique (M1) et avec une face supérieure, respectivement, de la première source (13a) et du premier drain (14a),
  • Une couche de passivation (60) couvrant l’ensemble de lignes d’interconnexion (2),
  • Une cavité (20) au-dessus de la zone active,
    le dispositif (100) étant caractérisé en ce que la cavité (20) s’étend latéralement suivant la direction x de sorte à exposer des parois de l’ensemble des lignes d’interconnexion (2) en regard du premier transistor (11a), et suivant la direction z de sorte à exposer une face supérieure de la couverture (3) de la zone active.
Microelectronic device (100), comprising:
  • A substrate (S) and an active layer (10) above the substrate (S),
  • At least one first transistor (11a), comprising a first channel (12a) surmounted by a first gate (15a), a first source (13a) and a first drain (14a), the first channel (12a), the first source (13a) and the first drain (14a) being in the active layer (10), the first gate (15a) extending laterally in the y direction above the active layer (10), the first transistor (11a) and the active layer (10) forming an active zone,
  • A cover (3) of the active area comprising at least one mechanical stress layer (70) covering the active layer (10) and the first grid (15a),
  • A set of at least two interconnection lines (2) passing along the z direction through the cover (3) of the active area up to, respectively, the first source (13a) and the first drain (13b) so as to form an electrical contact, respectively, with the first source (13a) and the first drain (14a), each line of said set of interconnection lines (2) comprising at least a first contact (31) extending along the z direction, and a first metal interconnection (M1) extending laterally along the y direction, said first contact (31) being in contact with a lower face of the first metal interconnection (M1) and with an upper face, respectively, of the first source (13a) and the first drain (14a),
  • A passivation layer (60) covering the set of interconnection lines (2),
  • A cavity (20) above the active area,
    the device (100) being characterized in that the cavity (20) extends laterally in the x direction so as to expose walls of all the interconnection lines (2) facing the first transistor (11a), and in the z direction so as to expose an upper face of the cover (3) of the active zone.
Dispositif microélectronique (100) selon la revendication précédente, dans lequel la largeur des premières interconnexions métalliques (M1) s’étend latéralement suivant la direction x au-delà de la largeur des premiers contacts (31), et la cavité (20) expose en outre au moins la partie de la face inférieure des premières interconnexions métalliques (M1) s’étendant au-delà de la largeur des premiers contacts (31).Microelectronic device (100) according to the preceding claim, wherein the width of the first metal interconnections (M1) extends laterally in the x direction beyond the width of the first contacts (31), and the cavity (20) further exposes at least the portion of the lower face of the first metal interconnections (M1) extending beyond the width of the first contacts (31). Dispositif microélectronique (100) selon l’une quelconque des revendications 13 et 14, dans lequel la cavité (20) est rempli d’air ou d’un gaz présentant une permittivité diélectrique inférieure à 2.Microelectronic device (100) according to any one of claims 13 and 14, wherein the cavity (20) is filled with air or a gas having a dielectric permittivity less than 2.
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