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FR3068507A1 - Realisation de regions semiconductrices dans une puce electronique - Google Patents

Realisation de regions semiconductrices dans une puce electronique Download PDF

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Abstract

L'invention concerne un procédé de fabrication de première (16P) et deuxième (16N) régions semiconductrices séparées par des tranchées isolantes (22), comprenant successivement : recouvrir un substrat semiconducteur (10) d'une première couche de nitrure de silicium et la première région d'une couche de protection ; recouvrir la structure d'une deuxième couche de nitrure de silicium ; graver puis remplir les tranchées d'un oxyde de remplissage jusqu'à un niveau situé au-dessus de la couche de protection ; retirer sélectivement la deuxième couche de nitrure et la partie de la première couche de nitrure située sur la deuxième région ; retirer la couche de protection, et graver sélectivement l'oxyde de remplissage par gravure humide, d'où il résulte des cuvettes (28) autour de la deuxième région (16N) ; et retirer sélectivement la partie de la première couche de nitrure de silicium située sur la première région (16P).

Description

(54) REALISATION DE REGIONS SEMICONDUCTRICES DANS UNE PUCE ELECTRONIQUE.
FR 3 068 507 - A1
L'invention concerne un procédé de fabrication de première (16P) et deuxième (16N) régions semiconductrices séparées par des tranchées isolantes (22), comprenant successivement: recouvrir un substrat semiconducteur (10) d'une première couche de nitrure de silicium et la première région d'une couche de protection; recouvrir la structure d'une deuxième couche de nitrure de silicium; graver puis remplir les tranchées d'un oxyde de remplissage jusqu'à un niveau situé au-dessus de la couche de protection ; retirer sélectivement la deuxième couche de nitrure et la partie de la première couche de nitrure située sur la deuxième région; retirer la couche de protection, et graver sélectivement l'oxyde de remplissage par gravure humide, d'où il résulte des cuvettes (28) autour de la deuxième région (16N); et retirer sélectivement la partie de la première couche de nitrure de silicium située sur la première région (16P).
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Figure FR3068507A1_D0001
Figure FR3068507A1_D0002
B16105 - 17-RO-0177
REALISATION DE REGIONS SEMI CONDUCTRICE S DANS UNE PUCE ELECTRONIQUE
Domaine
La présente demande concerne un procédé de réalisation de régions semiconductrices dans une puce électronique, en particulier de régions semiconductrices destinées à la formation de transistors et/ou de points mémoire à canal N et à canal P, et un dispositif comportant de telles régions.
Exposé de l'art antérieur
Divers problèmes peuvent se présenter dans une puce électronique comprenant des transistors à effet de champ.
En particulier, un problème est que le courant de fuite dans de tels transistors est en général, en valeur relative, d'autant plus élevé que les transistors sont petits. Il en résulte une consommation d'énergie élevée.
Un autre problème est que des transistors prévus pour être identiques présentent généralement en fait des caractéristiques électriques différentes, en particulier des tensions de seuil différentes. Les différences entre ces caractéristiques électriques ont le plus souvent tendance à s'aggraver lorsque la température de fonctionnement diminue. Il en résulte diverses difficultés pour obtenir effectivement les caractéristiques électriques visées. Ces difficultés se posent
B16105 - 17-RO-0177 particulièrement dans le cas où la puce est prévue pour un fonctionnement analogique, par exemple dans un dispositif de mesure, et/ou pour un fonctionnement à froid, par exemple à température ambiante négative. Le plus souvent cela conduit à rejeter certaines puces au moment du contrôle après fabrication.
Par ailleurs, une puce électronique peut comprendre des points mémoire de type transistors à grille flottante surmontés d'une grille de commande. Outre les problèmes évoqués ci-dessus pour les transistors, de tels points mémoire présentent des problèmes de dégradation de l'isolant de grille du transistor du fait que l'on est conduit à appliquer des tensions de programmation relativement élevées.
Les divers procédés connus pour résoudre les divers problèmes évoqués ci-dessus nécessitent de nombreuses étapes de fabrication si on veut les mettre en oeuvre simultanément pour des types différents, à canal N et à canal P, de transistors et/ou de points mémoire.
Résumé
Un mode de réalisation prévoit de pallier tout ou partie des inconvénients décrits ci-dessus.
Ainsi, un mode de réalisation prévoit un procédé de fabrication de première et deuxième régions semiconductrices séparées par des tranchées isolantes, comprenant successivement : a) recouvrir un substrat semiconducteur d'une première couche de nitrure de silicium ; b) recouvrir la première région d'une couche de protection gravable sélectivement par rapport au nitrure de silicium ; c) recouvrir la structure d'une deuxième couche de nitrure de silicium ; d) graver les tranchées à travers les deuxième et première couches de nitrure de silicium ; e) remplir les tranchées d'un oxyde de silicium de remplissage jusqu'à un niveau situé au-dessus de la couche de protection ; f) retirer sélectivement la deuxième couche de nitrure de silicium et la partie de la première couche de nitrure de silicium située sur la deuxième région ; g) retirer la couche de protection, et graver sélectivement l'oxyde
B16105 - 17-RO-0177 de remplissage par gravure humide, d'où il résulte des cuvettes à la surface de l'oxyde de remplissage autour de la deuxième région ; et h) retirer sélectivement la partie de la première couche de nitrure de silicium située sur la première région.
Selon un mode de réalisation, la couche de protection est une première couche d'oxyde de silicium et, à l'étape g), la couche de protection est retirée sélectivement par ladite gravure humide.
Selon un mode de réalisation, le procédé comprend en
outre une étape i) de nettoyage de la structure obtenue à
1'étape h).
Selon un mode de réalisation, le procédé comprend en
outre, avant l'étape a), la formation d'une deuxième couche d'oxyde de silicium sur le substrat, retirée à l'étape i).
Selon un mode de réalisation, l'étape e) comprend :
remplir les tranchées de 1'oxyde de remplissage jusqu'à un
niveau situé au-dessus de la deuxième couche de nitrure de
silicium ; retirer par polissage mécanochimique les portions de la structure situées au-dessus de la partie de la deuxième couche de nitrure de silicium située sur la deuxième région ; et graver sélectivement l'oxyde de remplissage.
Selon un mode de réalisation, à l'étape e) le niveau du remplissage est compris entre 2 et 15 nm au-dessus de la couche de protection.
Selon un mode de réalisation, après l'étape e) la deuxième couche de nitrure de silicium a dans la première région une épaisseur comprise entre 30 et 100 nm.
Selon un mode de réalisation, la couche de protection a une épaisseur comprise entre 2 et 20 nm.
Selon un mode de réalisation, le procédé comprend en outre entre les étapes f) et g) : former par oxydation thermique une troisième couche d'oxyde de silicium sur la deuxième région, la troisième couche d'oxyde de silicium étant retirée à l'étape
g) ·
B16105 - 17-RO-0177
Selon un mode de réalisation, le substrat est la couche semiconductrice supérieure d'une structure SOI.
Selon un mode de réalisation, le substrat est massif.
Un mode de réalisation prévoit le procédé ci-dessus
pour la fabrication simultanée d'un transistor à canal N et d'un
transistor à canal P, comprenant en < sutre : doper de type P la
première région et de type N la deuxième région ; et, après
1'étape h) , former le transistor à canal N dans et sur la
première région et le transistor à canal P dans et sur la
deuxième région.
Un mode de réalisation prévoit un dispositif
régions semiconductrices comprenant des première et deuxième séparées par des tranchées remplies d'un isolant, la surface de l'isolant ayant, autour de la deuxième région, une forme en cuvettes et, autour de la première région, une forme différente de la forme autour de la deuxième région.
Un mode de réalisation prévoit une puce électronique le comprenant situé situé
Brève dans dans et et dispositif ci-dessus, un transistor à canal N la première région, et un transistor la deuxième région.
des dessins sur sur description à canal P d'autres, de modes et avantages, ainsi que la description suivante faite à titre non limitatif en
Ces caractéristiques seront exposés en détail dans de réalisation particuliers relation avec les figures jointes parmi lesquelles :
les figures IA à 1E sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor la à canal P ;
est une vue de structure de les dessus schématique de la
1E ;
vues en coupe, partielles d'un mode de réalisation figure 1F la figure figures 2A à 2H sont des et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor à canal N et d'un transistor à canal P ; et
B16105 - 17-RO-0177 la figure 21 est une vue de dessus schématique de la structure de la figure 2H.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, divers éléments des transistors, tels que des espaceurs, ne sont pas représentés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position tels que les termes, gauche, droite, dessus, supérieur, inférieur, etc., ou à des qualificatifs d'orientation tels que les termes horizontal ou vertical, il est fait référence à
1'orientation de l'élément concerné dans les figures considérées, étant entendu que, dans la pratique, les dispositifs décrits peuvent être orientés différemment.
Les figures IA à 1E sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor à canal P.
A l'étape de la figure IA, un substrat semiconducteur 10 comporte à titre d'exemple un caisson 12N dopé de type N. En partie supérieure du caisson 12N, une région 16N dopée de type N a été formée, et son niveau de dopage a été sélectionné en fonction des caractéristiques électriques souhaitées du transistor. A titre de variante, le caisson 12N et la région 16N seront dopés à des étapes ultérieures du procédé. Le substrat est recouvert d'une fine couche 14 d'oxyde de silicium, d'épaisseur typiquement comprise entre 2 et 20 nm. On dépose ensuite une couche de nitrure de silicium 20 sur la structure, puis on grave des tranchées 22 traversant le nitrure de silicium (seules des moitiés des tranchées sont visibles sur les figures). Les tranchées pénètrent dans le substrat et délimitent une portion de la région 16N.
B16105 - 17-RO-0177
A l'étape de la figure IB, on remplit les tranchées d'un isolant, par exemple de l'oxyde de silicium, puis on planarise jusqu'au niveau supérieur du nitrure de silicium 20.
A l'étape de la figure IC, on grave l'isolant des tranchées 22 sélectivement par rapport au nitrure de silicium 20, par exemple jusqu'à un niveau situé au-dessus de la région 16N.
A l'étape de la figure 1D, on retire le nitrure de silicium par gravure sélective par rapport à l'isolant des tranchées 22. On nettoie ensuite la structure, afin d'éliminer l'oxyde de la couche 14 encore présent sur la région 16N. Ce nettoyage est par exemple réalisé dans une solution à base d'acide fluorhydrique. Ce nettoyage provoque la formation d'une cuvette annulaire 28 à la surface de l'isolant des tranchées autour de la région 16N.
A l'étape de la figure 1E, on forme un transistor MOS à canal P dans et sur la région 16N. En particulier, on forme une couche d'isolant de grille 30 et une grille 32.
La figure 1F est une vue de dessus de la structure de la figure 1E. La couche isolante 30 n'est pas représentée. En vue de dessus, la grille 32 s'étend sur la largeur de la région 16N. On a formé des régions de drain et de source 34 de chaque côté de la grille.
On a réglé les paramètres du procédé ci-dessus, en particulier la gravure de l'isolant des tranchées 22 à l'étape de la figure IC et le nettoyage à l'étape de la figure 1D, de façon à optimiser les caractéristiques électriques du transistor, par exemple pour minimiser son courant de fuite. Ce réglage est par exemple réalisé par des essais. En effet, les caractéristiques électriques, telles que la tension de seuil et le courant de fuite, sont différentes aux bords et au centre du transistor en raison de divers effets de bords. Le réglage des paramètres du procédé permet d'obtenir une forme de cuvette qui réduit ces effets de bords.
B16105 - 17-RO-0177
On a décrit ci-dessus un procédé permettant d'obtenir un transistor à canal P de caractéristiques électriques optimales. Toutefois ce procédé n'est pas adapté à l'obtention d'un transistor à canal N de caractéristiques électriques optimales. En effet, les effets de bords sont différents dans le transistor à canal N et dans le transistor à canal P. En particulier, quand on remplace la région 16N de type N par une région 16P de type P, les atomes dopants ont tendance à migrer dans l'isolant des tranchées au cours de divers recuits prévus dans le procédé, notamment quand il s'agit d'atomes de bore et de tranchées remplies d'oxyde de silicium. Il en résulte que le niveau de dopage de la région 16P est plus faible aux bords du transistor qu'au centre du transistor. Ainsi, la forme de cuvette obtenue dans le transistor à canal P n'est pas la forme permettant de minimiser les effets de bords du transistor à canal N.
Les figures 2A à 2H sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un mode de réalisation de procédé de fabrication d'un transistor à canal N du côté gauche des figures et d'un transistor à canal P du côté droit. Ce procédé permet d'optimiser les caractéristiques électriques des transistors à canal P et des transistors à canal N.
A l'étape de la figure 2A, on a prévu un substrat 10. Le substrat 10 est ici à titre d'exemple un substrat semiconducteur massif, par exemple en silicium. La partie gauche de la portion de substrat représentée est un caisson 12P dopé de type P. La partie droite de la portion de substrat représentée est un caisson 12N dopé de type N. A titre de variante, le substrat peut être une couche semiconductrice recouvrant une couche isolante sur un support, c'est-à-dire la couche semiconductrice supérieure d'une structure SOI (de l'anglais Silicon On Insulator).
De préférence, on implante dans le substrat, côté gauche, une couche 16P' dopée de type P et, côté droit, une couche 16N' dopée de type N. Les niveaux de dopage de la couche 16P' et de la couche 16N' sont par exemple supérieurs à 1017
B16105 - 17-RO-0177 atomes/cm^. Dans la variante où le substrat est une couche mince de silicium monocristallin recouvrant la couche isolante d'une structure SOI, les couches 16P' et 16N' peuvent s'étendre dans toute l'épaisseur de la couche mince de silicium monocristallin.
A titre de variante, le caisson 12P, le caisson 12N, la couche 16P' et/ou la couche 16N', au lieu d'être dopés dès l'étape de la figure 2A, peuvent être dopés à des étapes ultérieures du procédé.
De préférence, le substrat est recouvert d'une couche d'oxyde de silicium 14 d'épaisseur par exemple comprise entre 2 et 20 nm.
Après cela, on forme une couche 20 de nitrure de silicium recouvrant la structure. L'épaisseur de la couche 20 est par exemple comprise entre 30 et 100 nm.
On forme ensuite, seulement sur la couche 16P', une couche 40 d'un matériau gravable sélectivement par rapport au nitrure de silicium, par exemple de l'oxyde de silicium. La couche 40 a de préférence une épaisseur comprise entre 2 et 20 nm. La couche 40 aura par la suite pour fonction de protéger la couche 20 de nitrure de silicium.
A l'étape de la figure 2B, on recouvre la structure d'une couche 42 de nitrure de silicium. L'épaisseur de la couche 42 est par exemple comprise entre 30 et 100 nm. Il en résulte que les couches 20 et 42 de nitrure de silicium sont directement l'une sur l'autre du côté de la région 16N', et sont séparées par la couche 40 du côté de la région 16P' .
A l'étape de la figure 2C, on grave des tranchées 22 traversant de part en part, du côté gauche, les deux couches 20 et 42 de nitrure de silicium et la région 16P', et, du côté droit, le couches 20, 40 et 42 et la région 16N' . Les tranchées 22 délimitent une région semiconductrice 16P dans la couche 16P' et une région semiconductrice 16N dans la couche 16N' . Les tranchées 22 entourent les régions 16P et 16N.
A l'étape de la figure 2D, les tranchées 22 sont remplies d'un isolant, par exemple de l'oxyde de silicium. A
B16105 - 17-RO-0177 titre d'exemple, on recouvre de cet isolant l'ensemble de la structure jusqu'à un niveau situé au-dessus de celui de la couche 42 de nitrure de silicium, et on procède ensuite à un polissage mécanochimique. Le polissage retire les parties de la structure situées au-dessus du niveau supérieur du nitrure de silicium recouvrant la région 16N, ou au-dessus d'un niveau situé dans la couche 42 de nitrure de silicium. Après polissage, le nitrure de silicium de la couche 42 affleure la surface de l'isolant des tranchées, et la couche 42 a du côté de la région 16P une épaisseur par exemple comprise entre 30 et 100 nm.
A l'étape de la figure 2E, on grave de façon sélective l'isolant des tranchées 22 jusqu'à un niveau situé au-dessus de celui de la couche de protection 40, par exemple par une solution d'acide fluorhydrique ou à base d'acide fluorhydrique. A titre d'exemple, la surface de l'isolant des tranchées après gravure est située entre 2 et 15 nm au-dessus de la surface supérieure de la couche de protection 40.
A l'étape de la figure 2F, on effectue une gravure sélective du nitrure de silicium, par exemple par une solution d'acide phosphorique ou à base d'acide phosphorique. Du côté de la région 16N, le nitrure de silicium des deux couches 20 et 42 est retiré. Du côté de la région 16P, le nitrure de silicium de la couche 42 est retiré, mais le nitrure de silicium de la couche 20 n'est pas retiré, car il est protégé par la couche 40.
On grave ensuite 1'isolant des tranchées et on retire la couche de protection 40, par exemple par une solution d'acide fluorhydrique ou à base d'acide fluorhydrique. La gravure est poursuivie jusqu'à ce que le niveau de l'isolant des tranchées, fonction des caractéristiques des transistors souhaitées, soit par exemple entre 20 nm au-dessous et 30 nm au-dessus des régions 16N et 16P. L'éventuelle couche 14 est retirée à cette étape du côté de la région 16N. Cette gravure forme une cuvette annulaire 28 à la surface de l'isolant des tranchées autour de la région 16N. Du fait de la présence du nitrure de silicium de la couche 20 au-dessus de la région 16P, la gravure ne
B16105 - 17-RO-0177 s'accompagne pas de formation de cuvette autour de la région 16P.
A l'étape de la figure 2G, on retire sélectivement le nitrure de silicium de la couche 20 sur la région 16P, par exemple par une solution à base d'acide phosphorique. On procède ensuite à un nettoyage, par exemple par une solution d'acide fluorhydrique ou à base d'acide fluorhydrique. On retire ainsi l'éventuelle couche 14 du côté de la région 16P. Cette étape creuse davantage les cuvettes 28 autour des régions 16N. Autour des régions 16P, la surface de l'isolant des tranchées 22 a une forme différente de celle des cuvettes 28. A titre d'exemple, en partant du bord de la région 16P, la surface rejoint le niveau supérieur de l'isolant des tranchées par des pentes 50.
A l'étape de la figure 2H, on réalise les transistors à canal N et à canal P dans et sur respectivement les régions 16P et 16N. On forme, en particulier, une couche d'isolant de grille 30 et les grilles 32. A titre d'exemple, l'isolant de grille 30 est formé par oxydation thermique et/ou par dépôt. L'isolant de grille peut comprendre un matériau à permittivité diélectrique élevée tel que, par exemple, de l'oxyde d'hafnium. A titre d'exemple, l'isolant de grille est déposé de manière conforme, et ainsi, du côté de la région 16P, dans une partie 52 située sur les pentes 50 (approximativement à l'aplomb des bords de la région 16P), l'épaisseur de l'isolant de grille prise verticalement est supérieure à celle de l'isolant de grille dans les parties horizontales (c'est-à-dire centrales situées audessus d'une partie centrale de la région 16P).
La figure 21 est une vue de dessus schématique de la structure de la figure 2H, dans laquelle l'isolant de grille n'est pas représenté. Les grilles 32 s'étendent en travers des régions 16P et 16N entre des régions de drain et de source 34. Dans le cas de transistors formés côte à côte, la grille peut être commune à deux transistors. On a représenté à titre d'exemple un seul transistor dans et sur chacune des régions 16P et 16N, mais on peut former plusieurs transistors sur chacune
B16105 - 17-RO-0177 des régions 16P et 16N, par exemple en formant plusieurs grilles parallèles.
Comme on l'a indiqué précédemment, quand la région de canal du transistor est une région 16P de type P, le niveau de dopage des parties périphériques de la région 16P en contact avec les tranchées 22 peut être plus faible qu'au centre de la région 16P, en particulier lorsque les atomes dopants sont du bore et lorsque l'isolant des tranchées est de l'oxyde de silicium. Ces régions périphériques plus faiblement dopées sont indiquées par la référence 54 en figure 2H. Il résulte une tension de seuil du transistor plus faible dans ces régions périphériques que dans les régions centrales à dopage homogène. Ceci est compensé en partie ou en totalité par le fait que l'isolant de grille 30 est plus épais dans les régions 52 surmontant les régions 54 que dans les régions centrales, car la tension de seuil augmente lorsque l'épaisseur de l'isolant de grille augmente. De plus, les propriétés des régions 54 ne sont généralement pas identiques dans des transistors conçus pour être identiques, et il en résulte des différences entre les tensions de seuil des régions périphériques des différents transistors. Les régions 52 permettent de compenser en partie ces différences.
On peut ajuster les paramètres du procédé, en particulier les épaisseurs des couches 20, 40 et 42, et de l'éventuelle couche 14, et les étapes de gravure de l'isolant des tranchées des figures 2E, 2F et de nettoyage de la figure 2G, de façon à obtenir à la fois des caractéristiques électriques optimales pour le transistor à canal P et pour le transistor à canal N, et/ou à obtenir des différences particulièrement réduites entre transistors conçus pour être identiques. A titre optionnel, à l'étape de la figure 2F, après retrait du nitrure de silicium non protégé par la couche 40 et avant gravure de la couche 40 et de l'isolant des tranchées, on peut en outre procéder à une oxydation thermique (non représentée) permettant d'obtenir une couche 14 uniquement du
B16105 - 17-RO-0177 côté de la région 16N, ou d'obtenir une couche 14 plus épaisse sur la région 16N que sur la région 16P. Cette oxydation thermique est alors ajustée avec les autres paramètres du procédé pour optimiser les caractéristiques électriques des transistors et/ou pour réduire les différences entre transistors conçus pour être identiques.
Selon un avantage, on obtient simultanément des transistors à canal N et à canal P optimisés, de manière simple et en un nombre particulièrement réduit d'étapes. En outre, dans le cas où on prévoit des régions 52, on conserve l'avantage de fiabilité du procédé des figures IA à 1F, lié au fait que les régions 52 sont auto-alignées.
Selon un autre avantage, on obtient simultanément un transistor à canal N et un transistor à canal P présentant des courants de fuite particulièrement faibles, même pour des petits transistors. Il en résulte, en particulier pour une puce comprenant de tels transistors, une consommation d'énergie particulièrement faible.
Selon un autre avantage, lorsque l'on réalise par ce procédé, en plus du transistor à canal P, plusieurs transistors à canal N conçus pour être identiques, on obtient des transistors à canal N dont les caractéristiques électriques sont quasiidentiques, y compris dans un fonctionnement à froid. De ce fait, ce procédé présente un intérêt particulier pour la réalisation de transistors destinés à être utilisés dans un dispositif de mesure. En outre, il en résulte un rendement de fabrication particulièrement élevé.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le procédé peut être adapté à la réalisation simultanée de transistors qui diffèrent par exemple par leur épaisseur d'isolant de grille et/ou par leurs matériaux d'isolant de grille. A cet effet la couche 30 d'isolant de grille formée à l'étape de la figure 2H peut avoir des épaisseurs et/ou être en des matériaux différents aux emplacements
B16105 - 17-RO-0177 des différents transistors. On peut ainsi obtenir des transistors qui diffèrent par leurs tensions de seuil et/ou leurs tensions d'utilisation. De plus, les transistors peuvent alors être du même type de canal, bien que l'on ait décrit la réalisation de transistors à canal P et à canal N.
En outre, bien que les modes de réalisation décrits ci-dessus concernent la fabrication de transistors, les procédés décrits peuvent être adaptés à la fabrication d'autres composants, par exemple à la fabrication de points mémoire. Pour cela, à l'étape de la figure 2H, on recouvre les grilles des transistors d'une couche isolante non représentée, cette couche isolante comprenant par exemple une couche de nitrure de silicium entre deux couches d'oxyde de silicium, et on forme une grille (non représentée) sur cette couche isolante. Cette grille constitue ainsi une grille de commande du point mémoire, la grille 32 constituant une grille flottante du point mémoire. A titre de variante, on peut aussi former simultanément un transistor et un autre composant tel qu'un point mémoire. Les deux composants peuvent être du même type de canal ou de types de canal différents.

Claims (14)

  1. REVENDICATIONS
    1. Procédé de fabrication de première (16P) et deuxième (16N) régions semiconductrices séparées par des tranchées isolantes (22), comprenant successivement :
    a) recouvrir un substrat semiconducteur (10) d'une première couche (20) de nitrure de silicium ;
    b) recouvrir la première région d'une couche de protection (40) gravable sélectivement par rapport au nitrure de silicium ;
    c) recouvrir la structure d'une deuxième couche (42) de nitrure de silicium ;
    d) graver les tranchées (22) à travers les deuxième et première couches de nitrure de silicium ;
    e) remplir les tranchées d'un oxyde de silicium de remplissage jusqu'à un niveau situé au-dessus de la couche de protection (40) ;
    f) retirer sélectivement la deuxième couche (42) de nitrure de silicium et la partie de la première couche (20) de nitrure de silicium située sur la deuxième région (16N) ;
    g) retirer la couche de protection (40), et graver sélectivement l'oxyde de remplissage par gravure humide, d'où il résulte des cuvettes (28) à la surface de l'oxyde de remplissage autour de la deuxième région (16N) ; et
    h) retirer sélectivement la partie de la première couche (20) de nitrure de silicium située sur la première région (16P).
  2. 2. Procédé selon la revendication 1, dans lequel la couche de protection (40) est une première couche d'oxyde de silicium et, à l'étape g), la couche de protection est retirée sélectivement par ladite gravure humide.
  3. 3. Procédé selon la revendication 1 ou 2, comprenant en outre une étape i) de nettoyage de la structure obtenue à 1'étape h).
    B16105 - 17-RO-0177
  4. 4. Procédé selon la revendication 3, comprenant en outre, avant l'étape a), la formation d'une deuxième couche (14) d'oxyde de silicium sur le substrat, retirée à l'étape i).
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'étape e) comprend :
    remplir les tranchées (22) de l'oxyde de remplissage jusqu'à un niveau situé au-dessus de la deuxième couche (42) de nitrure de silicium ;
    retirer par polissage mécanochimique les portions de la structure situées au-dessus de la partie de la deuxième couche (42) de nitrure de silicium située sur la deuxième région (16N) ; et graver sélectivement l'oxyde de remplissage.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel à l'étape e) le niveau du remplissage est compris entre 2 et 15 nm au-dessus de la couche de protection (40) .
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel après l'étape e) la deuxième couche (42) de nitrure de silicium a dans la première région (16P) une épaisseur comprise entre 30 et 100 nm
  8. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la couche de protection (40) a une épaisseur comprise entre 2 et 20 nm.
  9. 9. Procédé selon l'une quelconque des revendications 1 à 8, comprenant en outre entre les étapes f) et g) former par oxydation thermique une troisième couche d'oxyde de silicium sur la deuxième région, la troisième couche d'oxyde de silicium étant retirée à l'étape g) .
  10. 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel le substrat (10) est la couche semiconductrice supérieure d'une structure SOI.
  11. 11. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel le substrat (10) est massif.
    B16105 - 17-RO-0177
  12. 12.Procédé selon l'une quelconque des revendications 1 à 11 pour la fabrication simultanée d'un transistor à canal N et d'un transistor à canal P, comprenant en outre :
    doper de type P la première région (16P) et de type N
    5 la deuxième région (16N) ; et
    et sur la et sur la après l'étape h), former le transistor à canal N dans transistor à canal P dans première région deuxième région 13. Dispositif (16P) et le (16N). comprenant des première (16P) et 10 deuxième (16N) régions s emi conductrice s séparées par des tranchées (22) remplies d'un isolant, la surface de 1'isolant
    ayant, autour de la deuxième région, une forme en cuvettes (28) et, autour de la première région, une forme (50) différente de la forme autour de la deuxième région.
  13. 15
  14. 14. Puce électronique comprenant un dispositif selon la revendication 13, un transistor à canal N situé dans et sur la première région (16P), et un transistor à canal P situé dans et sur la deuxième région (16N).
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