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FR3047352A1 - Procede de fabrication d'un transistor a dopant localise a l'aplomb de la grille - Google Patents

Procede de fabrication d'un transistor a dopant localise a l'aplomb de la grille Download PDF

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FR3047352A1
FR3047352A1 FR1650807A FR1650807A FR3047352A1 FR 3047352 A1 FR3047352 A1 FR 3047352A1 FR 1650807 A FR1650807 A FR 1650807A FR 1650807 A FR1650807 A FR 1650807A FR 3047352 A1 FR3047352 A1 FR 3047352A1
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Laurent Brunet
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

L'invention concerne un procédé de formation d'un transistor à partir d'un empilement comprenant les couches successives suivantes : une couche isolante électriquement (1), une zone active comprenant au moins une couche semiconductrice (2) et une grille dont les flancs sont destinés à être recouverts par au moins un espaceur, le procédé comprenant : une phase de formation de cavités latérales (9), et une étape de formation d'un drain et d'une source surélevés comblant les cavités latérales (9) par croissance de la couche semi-conductrice (2) par épitaxie, caractérisé en ce que la phase de formation de cavités latérales (9) comprend, après l'étape de retrait partiel de la couche semi-conductrice (2) : une étape de formation d'une couche sacrificielle (8), une étape de retrait partiel de la couche sacrificielle (8), une étape de formation d'espaceurs contre les flancs de la grille reposant sur la couche sacrificielle résiduelle (15), une étape de retrait total de la couche sacrificielle résiduelle (15) pour former les cavités latérales (9) Le domaine de l'invention concerne l'industrie de la microélectronique et plus particulièrement la réalisation des transistors. Elle trouvera pour application privilégiée et non limitative la réalisation de transistor de type MOSFET-SOI utilisés pour la production de toutes sortes de circuits intégrés.

Description

DOMAINE TECHNIQUE
La présente invention concerne un procédé de fabrication d’un transistor à dopant localisé à l’aplomb de la grille.
Le domaine de l’invention concerne l’industrie de la microélectronique et plus particulièrement la réalisation des transistors.
Elle trouvera pour application privilégiée et non limitative la réalisation de transistor de type MOSFET-SOI utilisés pour la production de toutes sortes de circuits intégrés.
ETAT DE LA TECHNIQUE
La course incessante à la réduction des dimensions qui caractérise toute l’industrie de la microélectronique n’a pu se faire qu’avec l’apport d’innovations clés tout au long de décennies de développement depuis que les premiers circuits intégrés ont été produits industriellement dans les années soixante. Une innovation très importante qui remonte aux années soixante-dix, et qui est toujours utilisée, consiste à réaliser les transistors MOSFET à l’aide d’une technique dans laquelle les électrodes de source et de drain sont auto alignés sur celles de grille et ne nécessitent donc pas d’opération de photogravure pour leur définition. Combiné avec l’utilisation de grilles en silicium polycristallin, ce sont les grilles elles-mêmes, réalisées en premier, qui servent de masque lors du dopage des zones de source et drain des transistors.
La figure 1 est une vue en coupe d’un exemple de ce type de transistor 100 en cours de réalisation. On y retrouve les zones de source et de drain 110, globalement désignées zones source/drain, puisqu’elles sont très généralement parfaitement symétriques et peuvent jouer les deux rôles en fonction des polarisations électriques qui sont appliquées au transistor. La grille 120 est classiquement constituée d’un empilement de couches dont une grande partie est toujours constituée de silicium polycristallin 123. La formation des zones de source et drain se fait typiquement par implantation ionique 105 de dopants dans les zones 110, la grille 120 servant de masque comme mentionné ci-dessus, empêchant ainsi le dopage de la zone du transistor MOSFET dans laquelle, en fonction des tensions appliquées sur la grille, va pouvoir se développer le canal 130 de conduction entre source et drain.
La technique de base, très brièvement décrite ci-dessus, bien connue de l’homme du métier ainsi que de nombreuses variantes, a été constamment perfectionnée dans le but d’améliorer les performances électriques des transistors tout en permettant d’accommoder les réductions de taille successives des transistors nécessitées par une intégration toujours croissante d’un plus grand nombre de composants dans un circuit intégré.
Une technique largement utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés 140 de type silicium sur isolant, désignés par leur acronyme SOI, de l’anglais «Silicon on insulator». Le substrat élaboré SOI est caractérisé par la présence d’une fine couche superficielle de silicium monocristallin 146 reposant sur une couche continue d’oxyde de silicium 144, dit oxyde enterré ou encore BOX, acronyme de l’anglais « buried oxide layer ». La solidité et la rigidité mécanique de l’ensemble sont assurées par la couche 142 qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de «bulk» pour indiquer que le substrat de départ est très généralement fait de silicium massif. Cette structure offre de nombreux avantages pour la réalisation des transistors MOSFET. Notamment, elle permet une réduction drastique des capacités parasites en raison de la présence de la couche continue isolante 144.
Un perfectionnement de la technique de base d’auto alignement qui a été universellement adopté consiste en la formation d’espaceurs 150 sur les flancs de la grille. Les espaceurs 150, typiquement faits de nitrure de silicium (SiN), vont permettre en particulier la mise en œuvre d’une technique dite de « Source et Drain surélevés ». Pour pouvoir maintenir de faibles résistances électriques d’accès aux électrodes de source et de drain, en dépit de la réduction de taille des transistors, il a fallu en effet augmenter leur section. Ceci est obtenu par épitaxie sélective des zones source/drain 110. Au cours de cette opération on va faire croître localement la couche initiale de silicium monocristallin 146. Il faut alors protéger les zones de grilles pour empêcher la croissance de se faire également à partir du silicium polycristallin 123 de la grille. C’est, entre autres, le rôle des espaceurs que d’assurer cette fonction. Ils assurent également un rôle de préservation de la grille lors de la siliciuration des contacts (non représentée) qui est ensuite effectuée dans le même but afin de diminuer la résistance série d’accès aux électrodes du transistor.
Ces étapes de formation d’espaceurs et de drain et source surélevés sont représentées aux figures 2a à 2d.
Pour un pMOS, du SiGe avec pourcentage de Ge variable, est intégré pour induire une contrainte uniaxiale en compression dans le canal, pour un nMOS il s’agit d’une épitaxie de SiC pour induire une contrainte uniaxiale en tension.
La source et le drain épitaxiés sont dopés in situ, c’est-à-dire pendant le dépôt. Pour bien connecter le canal à la source et au drain surélevé, c’est-à-dire doper la zone située sous l’espaceur de grille, un recuit haute température appelé communément en anglais «driving anneal» est utilisé. Ce recuit est généralement réalisé à très haute température pendant un temps très court (couramment dénommé recuit « spike ») à plus de 1000°C.
Pour la fabrication d’un transistor sur film mince réalisé avec un budget thermique limité, ce type de recuit diffusant à haute température ne peut pas être utilisé.
Pour connecter le canal, une solution possible est le recours à une implantation de type « low doped drain » c’est-à-dire à faible dose, typiquement une implantation inclinée (avec un angle de 15-25°) avec une dose de dopant d’environ 1x1015 at/cm2.
Ce type d’implantation présente plusieurs désavantages par rapport au procédé à haute température. Tout d’abord cela nécessite l’ajout de deux niveaux lithographiques supplémentaires LDDN et LDDP (réalisation d’un niveau lithographique avec une faible dose de dopants pour la partie nMOS et réalisation d’un niveau lithographique avec une faible dose de dopants pour la partie pMOS). Ensuite, l’implantation à travers l’interface Si/SiGe et Si/SiC est susceptible d’être défectueuse. En effet, un dopage par implantation à travers une couche semi-conductrice dans un matériau différent de celui des régions semi-conductrices formées par épitaxie de part et d’autre de la grille peut conduire à une relaxation de contrainte et à une augmentation des fuites de jonctions.
On connaît de la demande de brevet FR3009651A1, un procédé pour la réalisation d’un transistor dans lequel des zones sacrificielles sont formées dans une couche semi-conductrice de part et d’autre d’une région donnée destinée à former un canal du transistor. Ces zones sacrificielles sont formées par dépôt de matériau à base de silicium différent du matériau formant la couche semi-conductrice. Le matériau décrit est le SiGe sur une couche semi-conductrice de silicium ou inversement. Les zones sacrificielles sont retirées laissant des cavités pénétrant sous des espaceurs de grille de part et d’autres de ladite région donnée.
Ce procédé nécessite toutefois un nombre d’étape important et notamment une étape de dépôt et/ou d’épitaxie de la couche sacrificielle qui allonge et complexifie le procédé.
Il existe donc le besoin de trouver un nouveau procédé pour fabriquer des transistors ayant des performances améliorées et résolvant les inconvénients mentionnés ci-dessus.
RÉSUMÉ DE L'INVENTION
La présente invention propose à cet effet un procédé de formation d’au moins un transistor à partir d’un empilement comprenant les couches successives suivantes : une couche isolante électriquement, une zone active comprenant au moins une couche de matériau semi-conducteur et une grille dont les flancs sont destinés à être recouverts par au moins un espaceur, le procédé comprenant : une phase de formation de cavités latérales de part et d’autre d’une région donnée de la couche semi-conductrice apte à former un canal du transistor comprenant une étape de retrait partiel de la couche semi-conductrice de part et d’autre de la région donnée, et une étape de formation d’un drain et d’une source surélevés comblant les cavités latérales par croissance de la couche semi-conductrice par épitaxie. La phase de formation de cavités latérales comprend, après l’étape de retrait partiel de la couche semi-conductrice : une étape de formation d’une couche sacrificielle de part et d’autre de la région donnée par dépôt à la tournette d’un composé organique, la couche sacrificielle présentant une épaisseur au moins égale à la profondeur des cavités latérales formées dans la couche semi-conductrice, une étape de retrait partiel de la couche sacrificielle configurée pour maintenir une couche sacrificielle résiduelle d’une épaisseur au moins égale à la profondeur des cavités latérales formées dans la couche semi- conductrice de part et d’autre de ladite région donnée, une étape de formation d’espaceurs contre les flancs de la grille et reposant sur la couche sacrificielle résiduelle, une étape de retrait total de la couche sacrificielle résiduelle présent dans les cavités latérales de part et d’autre de la région donnée et au moins partiellement sous les espaceurs en vue de l’étape de formation du drain et de la source.
Le dépôt par tournette d’un composé organique est particulièrement simple à mettre en place. De plus, le retrait de ce type de composé organique déposé par tournette est également particulièrement facile à contrôler. Enfin, le dépôt par tournette présente l’avantage d’être planarisant ce qui évite une étape supplémentaire de polissage mécanochimique (CMP).
BRÈVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les figures d’accompagnement suivantes dans lesquelles :
Figure 1 illustre en coupe un transistor MOSFET de type FDSOI de l’état de la technique en cours de réalisation.
Figures 2a) à 2d) illustrent un procédé de fabrication selon l’état de la technique.
Figures 3a) à 3h) illustrent le procédé de fabrication selon un mode de réalisation de l’invention.
Figures 4a) à 4j) illustrent une variante du procédé de fabrication selon la figure 3.
Figures 5a) à 5i) illustrent un procédé de fabrication selon la figure 3 appliqué à la fabrication simultanée d’un transistor NMOS et PMOS.
Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques.
En particulier, les épaisseurs relatives des différentes couches et films ne sont pas représentatives de la réalité.
EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement.
On rappelle tout d’abord que l’invention concerne un procédé de formation d’au moins un transistor à partir d’un empilement comprenant les couches successives suivantes : une couche isolante électriquement, une zone active comprenant au moins une couche semi-conductrice et une grille dont les flancs sont destinés à être recouverts par au moins un espaceur, le procédé comprenant : - une phase de formation de cavités latérales de part et d’autre d’une région donnée de la couche semi-conductrice apte à former un canal du transistor comprenant une étape de retrait partiel de la couche semi-conductrice de part et d’autre de la région donnée, et - une étape de formation d’un drain et d’une source surélevés comblant les cavités latérales par croissance de la couche semi-conductrice par épitaxie.
La phase de formation de cavités latérales comprend, après l’étape de retrait partiel de la couche semi-conductrice: une étape de formation d’une couche sacrificielle de part et d’autre de la région donnée par dépôt à la tournette d’un composé organique, la couche sacrificielle présentant une épaisseur au moins égale à la profondeur des cavités latérales formées dans la couche semi-conductrice, une étape de retrait partiel de la couche sacrificielle configurée pour maintenir une couche sacrificielle résiduelle d’une épaisseur au moins égale à la profondeur des cavités latérales formées dans la de matériau semi- conducteur de part et d’autre de ladite région donnée, une étape de formation d’espaceurs contre les flancs de la grille et reposant sur la couche sacrificielle résiduelle, une étape de retrait total de la couche sacrificielle résiduelle présent dans les cavités latérales de part et d’autre de la région donnée et au moins partiellement sous les espaceurs en vue de l’étape de formation du drain et de la source.
Avantageusement, selon des variantes préférées mais non limitatives, l’invention peut présenter au moins l’une quelconque des caractéristiques et étapes suivantes: L’étape de retrait partiel de la couche semi-conductrice est une étape de gravure anisotrope partielle suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement s’étend, de la couche semi-conductrice.
La couche semi-conductrice résiduelle après l’étape de retrait partiel présente une épaisseur supérieure à 3 nm.
Le procédé comprend, avant l’étape de retrait partiel de la couche semi-conductrice, la formation d’une couche de protection carbonée contre les flancs de la grille.
La région donnée est située au droit de la grille. Les flancs de la région donnée sont situés au droit des flancs de grille.
La couche de protection carbonée a une épaisseur de 1 à 3nm.
Le procédé comprend une étape de gravure anisotrope suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement s’étend, de la couche de protection.
Le composé organique de la couche sacrificielle est un composé carboné et/ou tout polymère et/ou toute résine et/ou toute couche carbonée étalée à la tournette (SOC pour spin on coating). L’étape de retrait partiel de la couche sacrificielle et l’étape de retrait de la couche sacrificielle résiduelle sont réalisées par un plasma en utilisant une chimie oxydant ou réductrice.
Les étapes de retrait sont contrôlées par le temps de gravure.
Le composé organique de la couche sacrificielle est choisi parmi de l’hydrogène silsesquioxane (HSQ) ou [RSi03/2]n avec R étant un hydrogène ou un alkyl ou un alkoxyl, ou un oxyde fluable (Flowable Oxide, Fox). L’étape de retrait partiel de la couche sacrificielle et l’étape de retrait de la couche sacrificielle résiduelle sont réalisées par gravure par voie humide.
La région donnée est située à l’aplomb de la grille.
La région donnée présente des flancs situés au droit des flancs de la grille.
Suivant un autre aspect, l’invention concerne un procédé pour la formation d’au moins un transistor nMOS et un transistor pMOS sur une même plaque comprenant en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes, dans lequel la phase de formation des cavités latérales est effectuée simultanément pour les transistors nMOS et pMOS ; et comprenant : - après l’étape de retrait total de la couche sacrificielle résiduelle présent dans les cavités latérales de part et d’autre de la région donnée, une étape de formation d’un bloc d’encapsulation pour protéger un transistor pris parmi le transistor nMOS ou pMOS ; puis une étape de formation de la source et du drain de l’autre transistor pris parmi le transistor nMOS ou pMOS; puis - une étape de retrait du bloc d’encapsulation protégeant ledit transistor pris parmi le transistor nMOS ou pMOS ; puis - une étape de formation d’un bloc d’encapsulation pour protéger ledit autre transistor pris parmi le transistor nMOS ou pMOS ; puis - une étape de formation de la source et du drain dudit transistor pris parmi le transistor nMOS ou pMOS.
Avantageusement le procédé comprend, après l’étape de retrait du bloc d’encapsulation protégeant ledit transistor pris parmi le transistor nMOS ou pMOS et avant l’étape de formation d’un bloc d’encapsulation pour protéger ledit autre transistor pris parmi le transistor nMOS ou pMOS, une étape de dépôt d’une couche isolante à la fois sur le transistor nMOS et sur le transistor pMOS.
Suivant un autre aspect, l’invention concerne un procédé de stockage.
Il est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte » ou « sous-jacent » ou leurs équivalents ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d’elle par une autre couche ou un autre élément.
Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche à graver ou d’un substrat sur lequel la couche inférieure est disposée. Ainsi, les épaisseurs sont généralement prises selon une direction verticale sur les figures représentées. En revanche l’épaisseur d’une couche recouvrant un flanc d’un motif est prise selon une direction perpendiculaire à ce flanc.
On entend les termes « couche » et « film » comme des synonymes.
On entend par « couche mince », une couche dont l’épaisseur varie de quelques couches atomiques à quelques micromètres.
Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...)
Le procédé selon l’invention débute à partir d’un empilement illustré en figure 3a). Cet empilement comprend une couche isolante électriquement 1 sur laquelle est agencée en contact une zone active et une grille 4 au-dessus de la zone active. La zone active comprend au moins une couche de matériau semi-conducteur 2. La grille 4 comprend une pluralité de couche dont notamment une couche de base 3 en contact de la couche de matériau semi-conducteur 2. Cette couche de base 3 est une couche fortement conductrice dite High-K, composé de métal et d’une couche isolante, préférentiellement ayant une constante diélectrique supérieure ou égale à 4, de préférence 10. La grille 4 au-dessus de cette couche de base 3, est avantageusement en silicium poly-cristallin dont le dessus est protégé par un masque dur 6.
La couche de matériau semi-conducteur 2 est en silicium ou à base de silicium, par exemple en silicium-germanium avec un pourcentage de germanium de 20% à 80% ou bien en germanium.
La couche isolante électriquement 1 est également appelée oxyde enterré ou Box pour « Buried Oxide » en anglais. Cette couche 1 est avantageusement un oxyde de silicium.
Le procédé selon l’invention comprend une phase de formation de cavités latérales 9 de part et d’autre d’une région donnée 10 de la couche semi-conductrice 2 suivie d’une étape de formation d’un drain et d’une source 7 surélevés comblant les cavités latérales 9 par croissance par épitaxie de la couche semi-conductrice 2.
Cette phase de formation des cavités latérales 9 comprend plusieurs étapes successives. La première étape de cette phase de formation est une étape de retrait partiel de la couche de matériau semi-conducteur 2. Cette étape de retrait partiel permet d’obtenir la configuration illustrée à la figure 3b). L’étape de retrait partiel permet le retrait de blocs 18 de la couche semi-conductrice 2 situés de part et d’autre d’une région donnée 10 prévue pour former le canal du transistor. L’étape de retrait partiel est avantageusement une étape de gravure anisotrope partielle de la couche de matériau semi-conducteur 2. La gravure anisotrope se fait suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement s’étend principalement.
Cette étape de gravure peut également graver la grille 4 comme cela est visible de la figure 3a) à la figure 3b) où l’on voit que la largeur de la grille 4 est diminuée par la gravure anisotrope.
Selon une préférence, cette étape de gravure est réalisée par modification par implantation d’ions issus d’un plasma. Cette gravure permet une gravure de la grille 4 et notamment de la couche de base 3 ainsi que de la couche semi-conductrice 2 dans un même réacteur de gravure. De préférence dans un réacteur à couplage inductif en utilisant une chimie à base de Chlore ou de Fluor. Le contrôle de la gravure pour obtenir une gravure partielle de la couche semi-conductrice 2, est obtenu par un système de détection de fin d’attaque ou par interférométrie. En sélectionnant une certaine raie d’émission du plasma on peut alors voir les différentes interfaces gravées au cours du temps. A titre d’exemple, l’épaisseur gravée de la couche semi-conductrice 2 est de l’ordre de 6 à 9 nm.
Avantageusement, la gravure partielle de la couche semi-conductrice s’effectue de manière à ce qu’il reste au minimum une épaisseur de silicium supérieure à 3nm. Cette épaisseur minimum permet de réaliser l’étape de croissance par épitaxie décrite ci-après. La grille 4 joue le rôle de masque pour la réalisation de cette étape de gravure partielle.
Cette étape de gravure laisse intact une région donnée 10 de la couche semi-conductrice 2. Cette région donnée 10 est apte à former un canal du transistor. Cette région donnée 10 est agencée à l’aplomb de la grille 4. La région donnée 10 est au regard de la grille 4. Les flancs 11 de la zone donnée 10 sont au-droit des flancs 14 de la grille 4. Dans le cas où le matériau de la source et du drain 7 est adapté pour induire une contrainte, la contrainte sur la zone donnée 10 sera la plus proche de la grille 4 pour limiter les capacités parasites permettant d’avoir les dopants au plus proche de la grille. Pour cela, ledit matériau est un semi-conducteur différent de celui de la région donnée 10 et est choisi de manière à pouvoir étirer les atomes du matériau de ladite région donnée 10 au-delà de leur distance interatomique ordinaire. Les flancs sont des surfaces s’étendant transversalement, préférentiellement perpendiculairement, au plan principal dans lequel s’étend la couche isolante électriquement 1.
La phase de formation des cavités latérales 9 comprend ensuite avantageusement une étape de formation d’une couche sacrificielle 8. Selon l’invention, la couche sacrificielle 8 est formée par dépôt par tournette, également dénommée dépôt par centrifugation ou encore par spin-coating en anglais. La couche sacrificielle 8 est agencée de part et d’autre de la région donnée 10. L’épaisseur de la couche sacrificielle 8 est supérieure à l’épaisseur de la région donnée 9 de la couche semi-conductrice 2. Préférentiellement, la couche sacrificielle 8 recouvre la grille 4 et son masque dure 6. Préférentiellement, la couche sacrificielle 8 présente une épaisseur supérieure à 100nm et inférieure à 300nm.
Ce type de dépôt présente l’avantage d’être planarisant et génère donc une surface plane à l’aplomb de la grille 4 tel qu’illustré à la figure 3c).
La couche sacrificielle 8 est en composé organique choisi parmi le carbone, tout polymère, résine, SOC (spin on coating). Le matériau de la couche sacrificielle est prévu pour pourvoir être gravé de manière sélective vis-à-vis de la couche semi-conductrice 2 notamment.
La phase de formation des cavités latérales 9 comprend par la suite une étape de retrait partiel de la couche sacrificielle 8. Cette étape de retrait partiel de la couche sacrificielle 8 est destinée à réduire l’épaisseur de la couche sacrificielle 8 et notamment libérer les flancs 14 de la grille 4 pour permettre leur protection par des espaceurs 5. Le retrait partiel est configuré pour conserver une couche sacrificielle résiduelle 15 de part et d’autre de la région donnée 10. La couche sacrificielle résiduelle 15 est avantageusement d’une épaisseur égale ou inférieure à l’épaisseur de la région donnée 10 de la couche semi-conductrice 2. Une différence de hauteur de l’ordre de 1 à 2nm peut par exemple être prévue afin d’éviter de réaliser ultérieurement un court-circuit entre la grille 4 et la source 7 et le drain 7.
Cette étape de retrait partiel de la couche sacrificielle 8 est avantageusement une étape de gravure anisotrope, suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement 1 s’étend, de la couche sacrificielle 8.
La gravure est réalisée par plasma dans un réacteur à couplage inductif ou capacitif en utilisant une chimie oxydant ou réductrice, étape bien connu de l’homme du métier.
La gravure par un plasma d’une couche organique présente une grande sélectivité par rapport à la grille 4.
Préférentiellement, cette gravure se fait en temps de manière à arrêter la gravure à l’interface de la couche de base 3 avec la couche semi-conductrice 2.
Par exemple pour graver 100 nm de carbone, les conditions suivantes peuvent être utilisées: 900w (joue sur la dissociation) - 250v (joue sur énergie des ions) - lOmTorr -S02 :250sccm - 02 :30sccm - He :50sccm - 60°C, l’Oxygène permet de graver le Carbone, le soufre permet de passiver les flancs pour éviter une gravure latérale. La gravure est contrôlée en temps.
Vitesse de gravure du carbone: 240nm/min
Suivant une variante, la couche sacrificielle 8 est en composé organique choisi parmi l’hydrogène silsesquioxane (HSQ) ou [RSi03/2]n avec R étant un hydrogène ou un alkyl ou un alkoxyl, ou un oxyde fluable (Flowable Oxide, Fox).
Dans ce cas-là, l’étape de retrait partiel de la couche sacrificielle 8 est effectuée par voie humide. A titre d’exemple, une gravure humide avec HF à 1% peut être utilisée. Ce type de gravure est toutefois plus difficile à contrôler pour permettre une gravure partielle. Des problèmes d’uniformité sont également parfois identifiés. Dans ce cas, il est préféré que les espaceurs 5 de grille 4 soient dans un matériau différent du Nitrure de Silicium qui est consommé par le HF.
Suivant une autre variante, la couche sacrificielle 8 est en composé organique choisi parmi un méthyl Silsesquioxane (type SiOCH). Dans ce cas la gravure partielle de la couche sacrificielle 8 se fait en deux temps. Préférentiellement, elle débute par une modification, par des espèces réactives issues d’un plasma délocalisé (plasma downstream), ou d’une modification par des ions issus d’un plasma à couplage capacitatif (CCP), oxydant ou réducteur du SiOCH transformé alors en Si02. La couche sacrificielle 8 est partiellement modifiée. La zone modifiée présente une sélectivité différente à la gravure par rapport à la zone non-modifiée. La gravure se poursuit par nettoyage humide (HF) de la zone modifié. Ce type de gravure est toutefois plus difficile à contrôler en ce qui concerne la profondeur de la modification de la couche sacrificielle 8 et donc du retrait. Dans ce cas, il est préféré que les espaceurs 5 de grille 4 soient dans un matériau différent de l’oxyde de Silicium qui est consommé par le HF.
Selon ces deux variantes, le procédé comprend avantageusement une phase de protection de la grille 4 et plus particulièrement de la couche de base 3 qui contient un élément fortement conducteur. Cette phase de protection de la grille est illustrée aux figures 4b) et 4c).
Dans cette phase du procédé selon l’invention, une étape de dépôt d’une couche de protection 16, notamment de carbone, est réalisée avant d’initier l’étape de retrait partiel de la couche semi-conductrice 2. Cette couche de protection 16 présente une épaisseur de 1 à 3 nm. La couche de protection 16 est déposée sur l’ensemble des surfaces de l’empilement tel qu’illustré en figure 4a).
Suite à l’étape de dépôt, la phase de protection comprend une étape de gravure anisotrope de la couche de protection 16. Cette gravure anisotrope se fait suivant une direction parallèle au plan principal dans lequel s’étend la couche isolant électriquement 1. La surface de la couche semi-conductrice 2 est donc libre de la couche de protection 16. Cette couche de protection 16 recouvre donc les flancs 14 de la grille 4 avantageusement sur toute sa hauteur mais au moins principalement au niveau de l’interface entre la couche de base 3 et la couche semi-conductrice 2. Cette couche de protection 16 permet d’éviter tout risque de contact entre la source 7 et le drain 7 avec la couche de base 3. En effet, comme indiqué ci-dessus pour les deux dernières variantes, le contrôle de la gravure est délicat et il est possible d’avoir des variabilités dans la gravure humide entraînant soit une sur-gravure, c’est-à-dire que la couche sacrificielle résiduelle 15 se situe sous la couche de base 3. Dans ce cas, les flancs de la couche de base 3 seront protégés par l’espaceur 5 de grille 4, soit une sous-gravure c’est-à-dire que la couche sacrificielle résiduelle 15 se situe au niveau ou au-dessus de la couche de base 3. Dans ce cas, les flancs de la couche de base 3 ne seront pas protégés par l’espaceur 5 de grille 4 et ils risquent d’être en contact avec la source et le drain 7 entraînant un risque de court-circuit. La présence de la couche de protection 16 sur les flancs 14 au moins de la couche de base 3 permet d’éviter ce risque.
La phase de formation des cavités latérales 9 comprend une étape ultérieure de formation d’espaceurs 5 contre les flancs 14 de la grille 4. Les espaceurs 5 reposent sur la couche sacrificielle résiduelle 15. Préférentiellement, un espaceur 5 conforme est déposé autour de la grille 4. L’espaceur 5 est au choix en SiN ou en matériau ayant une constante diélectrique inférieure ou égale à 7 dite Low-k soit SiCN, SiCO, SiBCN....
Préférentiellement, l’espaceur 5 a une épaisseur comprise entre 5 à 20nm.
Cet espaceur 5, traditionnellement du nitrure de silicium (SiN), est ensuite gravé par un plasma. La chimie conventionnelle pour graver ce matériau est une chimie à base de CH3F/He/02. Les critères de cette gravure sont une gravure anisotrope avec un arrêt sur la couche sacrificielle résiduelle 15. Contrairement à l’approche standard où il est nécessaire de graver l’espaceur sans endommager la couche semi-conductrice 2, dans la présente invention ce critère correspondant à l’arrêt de la gravure sur la couche sacrificielle résiduelle 15, n’est pas critique puisque l’étape suivante est le retrait de cette couche de la couche sacrificielle résiduelle 15.
Après cette étape de formation des espaceurs 5, le procédé selon l’invention comprend au cours de la phase de formation des cavités latérales 9 une étape de retrait de la couche sacrificielle résiduelle 15. Cette couche sacrificielle résiduelle 15 a permis de combler temporairement les cavités latérales 9 lors de la formation des espaceurs 5. La couche sacrificielle résiduelle 15 a formé le support des espaceurs 5. Cette couche peut maintenant être retirée. L’étape de retrait de la couche sacrificielle résiduelle 15 est avantageusement identique à l’étape de retrait partielle de la couche sacrificielle 8. L’étape de retrait se fait jusque sous les espaceurs 7, avantageusement, jusqu’aux flancs 19 de la région donnée 10. Dans le cas où la couche sacrificielle est une couche carbonée, le retrait est préférentiellement réalisé par implantation d’ions issus d’un plasma sans biais de sorte à limiter l’oxydation et donc la modification des matériaux conducteurs sur des surfaces horizontales c’est-à-dire parallèle au plan principal dans lequel s’étend la couche isolante électriquement.
Une fois cette couche sacrificielle résiduelle 15 retirée, la configuration de la figure 3f) est obtenue. Dans cette configuration, les cavités latérales 9 sont formées. Selon l’invention, les cavités latérales 9 sont dites pénétrantes sous les espaceurs 5. On entend par cavité latérale 9, un renfoncement laissant un espace entre la couche semi-conductrice 2 et l’espaceur 5 de grille de part et d’autre de la région donnée 10. La couche semi-conductrice 2 et l’espaceur 5 étant espacées par la cavité 9 de part et d’autre de la région donnée 10. L’espaceur 5 de grille recouvre sans contact la couche semi-conductrice 2 de part et d’autre de la région donnée 10.
Les cavités latérales 12 s’étendent des flancs 11 de la région donnée 10 jusqu’à leurs ouvertures.
Avantageusement, le procédé selon l’invention se poursuit par une étape de croissance par épitaxie de la couche semi-conductrice 2 de sorte à former un drain et une source 7 surélevés comblant les cavités latérales 9. On entend par « surélevés » que la source et le drain 7 sont disposés de part et d’autre de la grille 4 et s’étendent au moins partiellement au-dessus de région donnée 10 ladite couche semi-conductrice 2 dans laquelle la région de canal est prévue. La source et le drain 7 dépassent par rapport à la face supérieure du canal. La source et le drain 7 s’étendent au-dessus de la face supérieure de la couche semi-conductrice 2 de la région donnée 10 et comportent une portion qui s’étend sous les espaceurs 5. La source et le drain 7 sont pénétrants pour être au contact des flancs 19 de la région donnée 10 c’est-à-dire au contact du canal.
La configuration de la figure 3g) est obtenue.
Préférentiellement, pour un transistor nMOS, la croissance par épitaxie se fait avec un dopage in situ Phosphore (SiC:P), pour un transistor pMOS, la croissance par épitaxie se fait avec un dopage in situ Bore (SiGe:B).
Le procédé selon l’invention présente l’avantage d’être compatible avec la formation de transistors nMOS et pMOS et cela avantageusement de manière simultanée comme illustrée sur la figure 5.
Dans cette variante, les étapes de retrait partiel de la couche semi-conductrice 2, de formation de couche sacrificielle 8 de part et d’autre de la région donnée 10, de retrait partiel d’une couche sacrificielle résiduelle 15 et le dépôt conforme d’espaceurs 5 de grille sont communes au transistor nMOS et transistor pMOS.
Puis, le transistor pMOS est protégé par une couche ou un bloc d’encapsulation 13, typiquement une couche ou un bloc résine, notamment une couche SOC spin on coating (carbone) ou une couche en résine, et le procédé selon l’invention est poursuivi uniquement pour le transistor nMOS. L’espaceur 5 de grille du transistor nMOS est gravé par gravure anisotrope suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement s’étend. Les étapes de retrait total de la couche sacrificielle résiduelle 15 et la formation du drain et de la source sont effectuées sur le transistor nMOS. Préférentiellement, le transistor pMOS est déprotégé par retrait de la résine entre l’étape de retrait total de la couche sacrificielle résiduelle 15 et l’étape de formation du drain et de la source. Cette étape de retrait de la résine est par exemple effectuée par modification par plasma N2/H2 et gravure de la résine modifiée.
Ensuite, le procédé comprend une étape de dépôt conforme d’une couche isolante 17 identique à la couche 5, Si N ou Low-k. Cette étape de dépôt est effectuée sur le transistor nMOS et sur le transistor pMOS.
Une étape de protection du transistor nMOS est réalisée par la formation d’une couche ou d’un bloc d’encapsulation 13, typiquement par un dépôt de résine sur le transistor nMOS.
Le transistor pMOS subit une étape de gravure anisotrope suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement s’étend de l’espaceur 5 et de la couche isolante 17.
Avantageusement, le transistor nMOS peut être déprotégée par retrait du bloc d’encapsulation 13 à ce moment-là. L’étape de retrait totale de la couche sacrificielle résiduelle 15 est effectuée pour le transistor pMOS et est suivie de la formation du drain et de la source du pMOS.
REFERENCES 1. Couche isolante électriquement 2. Couche semi-conductrice
3. Couche high K 4. Grille 5. Espaceurs de grille 6. Masque dur 7. Source-drain 8. Couche sacrificielle 9. Cavité latérale 10. Région donnée 11. Flancs de la zone donnée 12. Interface grille-espaceur de grille 13. Bloc d’encapsulation 14. Flancs de la grille 15. Couche sacrificielle résiduelle 16. Couche carbonée 17. Couche isolante 100. Transistor 105. implantation ionique 110. drain source 112. croissance 120. grille 123. silicium poly cristallin 130. canal 140. Silicium sur Isolant (SOI) 142. substrat 144. Oxyde enterré 146. silicium monocristallin 150. Espaceurs

Claims (15)

  1. REVENDICATIONS
    1. Procédé de formation d’au moins un transistor à partir d’un empilement comprenant les couches successives suivantes : une couche isolante électriquement (1), une zone active comprenant au moins une couche semi-conductrice (2) et une grille (4) dont les flancs (14) sont destinés à être recouverts par au moins un espaceur (5), le procédé comprenant : - une phase de formation de cavités latérales (9) de part et d’autre d’une région donnée (10) de la couche semi-conductrice (2) apte à former un canal du transistor comprenant une étape de retrait partiel de la couche semi-conductrice (2) de part et d’autre de la région donnée (10), et - une étape de formation d’un drain et d’une source (7) surélevés comblant les cavités latérales par croissance de la couche semi-conductrice (2) par épitaxie, caractérisé en ce que la phase de formation de cavités latérales (9) comprend, après l’étape de retrait partiel de la couche semi-conductrice (2) : - une étape de formation d’une couche sacrificielle (8) de part et d’autre de la région donnée (10) par dépôt à la tournette d’un composé organique, la couche sacrificielle (8) présentant une épaisseur au moins égale à la profondeur des cavités latérales (9) formées dans la couche semi-conductrice (2), une étape de retrait partiel de la couche sacrificielle (8) effectuée de manière à maintenir une couche sacrificielle résiduelle (15) d’une épaisseur au moins égale à la profondeur des cavités latérales (9) formées dans la couche semi-conductrice (2) de part et d’autre de ladite région donnée (10), une étape de formation d’espaceurs contre les flancs (14) de la grille (4) et reposant sur la couche sacrificielle résiduelle (15), une étape de retrait total de la couche sacrificielle résiduelle (15) présente dans les cavités latérales (9) de part et d’autre de la région donnée (10) et au moins partiellement sous les espaceurs (5) en vue de l’étape de formation du drain et de la source (7).
  2. 2. Procédé selon la revendication précédente dans lequel l’étape de retrait partiel de la couche semi-conductrice (2) est une étape de gravure anisotrope partielle suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement (1) s’étend, de la couche semi-conductrice (2).
  3. 3. Procédé selon l’une quelconque des deux revendications précédentes dans lequel la couche semi-conductrice (2) résiduelle après l’étape de retrait partiel présente une épaisseur supérieure à 3 nm.
  4. 4. Procédé selon l’une quelconque des revendications précédentes comprenant, avant l’étape de retrait partiel de la couche semi-conductrice (2), la formation d’une couche de protection carbonée (16) contre les flancs de la grille.
  5. 5. Procédé selon la revendication précédente dans lequel la couche de protection carbonée (16) a une épaisseur de 1 à 3nm.
  6. 6. Procédé selon l’une quelconque des deux revendications précédentes comprenant une étape de gravure anisotrope suivant une direction perpendiculaire à un plan principal dans lequel la couche isolante électriquement (1) s’étend, de la couche de protection carbonée (16).
  7. 7. Procédé selon l’une quelconque des revendications précédentes dans lequel le composé organique de la couche sacrificielle (8) est un composé carboné et/ou tout polymère et/ou toute résine et/ou toute couche carbonée étalée à la tournette (SOC).
  8. 8. Procédé selon la revendication précédente dans lequel l’étape de retrait partiel de la couche sacrificielle (8) et l’étape de retrait de la couche sacrificielle résiduelle (15) sont réalisées par un plasma en utilisant une chimie oxydant ou réductrice.
  9. 9. Procédé selon la revendication précédente dans lequel ces étapes de retrait sont contrôlées par le temps de gravure.
  10. 10. Procédé selon l’une quelconque des revendications 1 à 7 dans lequel le composé organique de la couche sacrificielle (8) est choisi parmi de l’hydrogène silsesquioxane (HSQ) ou [RSi03/2]n avec R étant un hydrogène ou un alkyl ou un alkoxyl, ou un oxyde fluable (Flowable Oxide, Fox).
  11. 11. Procédé selon la revendication précédente dans lequel l’étape de retrait partiel de la couche sacrificielle (8) et l’étape de retrait de la couche sacrificielle résiduelle (15) sont réalisées par gravure par voie humide.
  12. 12. Procédé selon l’une quelconque des revendications précédentes dans lequel la région donnée (10) est située à l’aplomb de la grille (4).
  13. 13. Procédé selon l’une quelconque des revendications précédentes dans lequel la région donnée (10) présente des flancs (11) situés au droit des flancs (14) de la grille (4).
  14. 14. Procédé de formation d’au moins un transistor nMOS et un transistor pMOS sur une même plaque mettant en œuvre le procédé selon l’une quelconque des revendications précédentes, dans lequel la phase de formation des cavités latérales (9) est effectuée simultanément pour les transistors nMOS et pMOS ; et comprenant : - après l’étape de retrait total de la couche sacrificielle résiduelle (15) présente dans les cavités latérales (9) de part et d’autre de la région donnée (10), une étape de formation d’un bloc d’encapsulation (13) pour protéger un transistor pris parmi le transistor nMOS ou pMOS ; puis une étape de formation de la source et du drain (7) de l’autre transistor pris parmi le transistor nMOS ou pMOS; puis une étape de retrait du bloc d’encapsulation (13) protégeant ledit transistor pris parmi le transistor nMOS ou pMOS ; puis une étape de formation d’un autre bloc d’encapsulation pour protéger ledit autre transistor pris parmi le transistor nMOS ou pMOS ; puis - une étape de formation de la source et du drain (7) dudit transistor pris parmi le transistor nMOS ou pMOS.
  15. 15. Procédé selon la revendication précédente comprenant, après l’étape de retrait du bloc d’encapsulation (13) protégeant ledit transistor pris parmi le transistor nMOS ou pMOS et avant l’étape de formation d’un autre bloc d’encapsulation pour protéger ledit autre transistor pris parmi le transistor nMOS ou pMOS, une étape de dépôt d’une couche isolante (17) à la fois sur le transistor nMOS et sur le transistor pMOS.
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