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FR3043837A1 - Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes - Google Patents

Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes Download PDF

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FR3043837A1
FR3043837A1 FR1561044A FR1561044A FR3043837A1 FR 3043837 A1 FR3043837 A1 FR 3043837A1 FR 1561044 A FR1561044 A FR 1561044A FR 1561044 A FR1561044 A FR 1561044A FR 3043837 A1 FR3043837 A1 FR 3043837A1
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Sylvain Barraud
Emmanuel Augendre
Sylvain Maitrejean
Nicolas Posseme
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Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

Procédé de réalisation d'un transistor (100) à nanofil semi-conducteur, comportant les étapes : - réaliser, sur un support (102), un nanofil semi-conducteur dont une portion (123) est recouverte d'une grille sacrificielle entourée, avec le nanofil, d'une couche diélectrique, - retirer la grille sacrificielle, formant un premier espace entouré de premières parties de la couche diélectrique, - implanter ioniquement une deuxième partie de la couche diélectrique sous ladite première portion, lesdites premières parties protégeant des troisièmes parties (136) de la couche diélectrique, - graver ladite deuxième partie, formant un deuxième espace, - réaliser une grille (140, 142) dans les espaces, et une portion diélectrique (148) sur la grille et lesdites premières parties, - implanter ioniquement des quatrièmes parties de la couche diélectrique entourant des deuxièmes portions du nanofil, la portion diélectrique protégeant lesdites premières et troisièmes parties, - graver lesdites quatrièmes parties.

Description

PROCEDE DE REALISATION DE TRANSISTOR A NANOFIL SEMI-CONDUCTEUR ET COMPRENANT UNE GRILLE ET DES ESPACEURS AUTO-ALIGNES
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention porte sur un procédé de réalisation de transistor à nanofil(s) semi-conducteur(s) et comprenant une grille et des espaceurs auto-alignés. L'invention s'applique notamment à la réalisation de transistors à grille multiple, ou transistors multigrille, par exemple de type GAAFET (« Gate-AII-Around Field-Effect Transistor», ou transistor à effet de champ à grille enrobante). L'invention s'applique notamment au domaine des dispositifs FET utilisés pour des applications logiques à hautes performances et basse consommation de la microélectronique, ainsi qu'à celui du design et de la fabrication des transistors FET comportant chacun plusieurs nanofils superposés les uns au-dessus des autres, utilisés dans la conception de circuits intégrés ayant des performances électriques améliorées par rapport à l'état de l'art actuel.
Le document US 2008/0135949 Al décrit un procédé de réalisation d'un transistor FET dont le canal est formé de plusieurs nanofils superposés. Dans ce procédé, un empilement de couches semi-conductrices comprenant une alternance de couches de silicium et de couches de SiGe est tout d'abord réalisé. Lorsque le silicium est le matériau destiné à former les nanofils, un retrait sélectif du SiGe par rapport au silicium est ensuite mis en oeuvre au niveau de la région de canal du transistor de manière à libérer les nanofils de silicium avant de déposer la grille du transistor autour de ces nanofils.
Avec un tel procédé, des règles de dessin contraignantes doivent être appliquées pour pouvoir libérer les nanofils de silicium tout en ayant un maintien de la structure. Du fait de ces règles de dessin, l'encombrement des blocs semi-conducteurs formant la source et le drain est important et ne permet pas d'obtenir une forte densité de nanofils. Par ailleurs, un bon positionnement ainsi qu'une bonne définition du motif de grille s'avère difficile à obtenir.
Les documents US 8 679 902 B1 et EP 2 654 083 Al décrivent d'autres procédés de réalisation de transistors dont les canaux comportent des nanofils superposés et qui sont dotés d'une grille enrobante autour des nanofils. Dans ces documents, la grille est formée par un procédé de type damascène (approche connue sous le nom de « Gate-Last » ou « Replacement Métal Gâte », RMG), dans lequel : - une grille sacrificielle est tout d'abord formée en recouvrant un empilement de couches de silicium et de couches de SiGe alternées, au niveau de la région de canal, puis - des espaceurs de grille et les régions de source et drain sont réalisés, puis - la grille sacrificielle est ensuite gravée à travers une couche de masquage recouvrant toute la structure, cette gravure servant également à supprimer le SiGe (lorsque le SiGe est utilisé comme matériau sacrificiel et que le canal est destiné à être formé par des nanofils de silicium) au niveau de la région de canal du transistor pour former les nanofils, et enfin - la grille définitive est réalisée dans l'espace formé par la gravure de la grille sacrificielle. L'inconvénient d'une telle approche est que la gravure mise en œuvre pour supprimer le SiGe au niveau de la région de canal ne s'arrête pas à l'aplomb de l'ouverture formée dans la couche de masquage pour le retrait de la grille sacrificielle, cette gravure se propageant vers les régions de source et de drain. Lors du retrait sélectif du SiGe par rapport au silicium, il n'y a pas d'auto-alignement du SiGe retiré avec l'emplacement défini pour former la grille. Par conséquent, la grille définitive déposée après le retrait de ces couches sacrificielles n'est pas auto-alignée avec le volume formé uniquement par le retrait de la grille sacrificielle. Cela entraîne une augmentation des capacités parasites au sein du transistor car lors du remplissage de la cavité par les matériaux de grille, certaines zones du bord de grille recouvrent les zones de source et de drain.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un procédé de réalisation d'un transistor à au moins un nanofil semi-conducteur et d'une grille enrobante, ou partiellement enrobante, auto-alignée avec des espaceurs internes disposés entre la grille et les régions de source et de drain, permettant la réalisation de transistors avec une forte densité sur le support et ne présentant pas les inconvénients des procédés de l'art antérieur exposés ci-dessus.
Pour cela, la présente invention propose un procédé de réalisation d'au moins un transistor à au moins un nanofil semi-conducteur, comportant au moins la mise en œuvre des étapes suivantes : a) réalisation, sur un support, d'au moins un premier nanofil semi-conducteur dont une première portion destinée à faire partie du canal du transistor est recouverte partiellement d'une grille sacrificielle, la grille sacrificielle et le premier nanofil étant entourés d'une première couche diélectrique, b) retrait de la grille sacrificielle, formant un premier espace libre autour duquel sont disposées des premières parties de la première couche diélectrique, c) première implantation ionique d'au moins une deuxième partie de la première couche diélectrique disposée entre la première portion du premier nanofil et le support, les premières parties de la première couche diélectrique protégeant des troisièmes parties de la première couche diélectrique vis-à-vis de cette première implantation ionique, d) gravure sélective de la deuxième partie de la première couche diélectrique, formant un deuxième espace libre, e) réalisation d'une grille dans les premier et deuxième espaces libres, et d'une portion diélectrique disposée sur la grille et sur les premières parties de la première couche diélectrique, f) deuxième implantation ionique de quatrièmes parties de la première couche diélectrique entourant des deuxièmes portions du premier nanofil destinées à faire partie des régions de source et de drain du transistor, la portion diélectrique protégeant les premières et troisièmes parties de la première couche diélectrique vis-à-vis de cette deuxième implantation ionique, g) gravure sélective des quatrièmes parties de la première couche diélectrique.
Dans ce procédé, les troisièmes parties de la première couche diélectrique forment donc des espaceurs disposés entre le premier nanofil et le support, et également entre les nanofils lorsque le transistor comporte plusieurs nanofils, et empêchant le dépôt des matériaux de grille dans les régions de source et de drain du transistor.
Lors de la mise en oeuvre de ce procédé, le ou les nanofils ne sont pas gravés afin de ne conserver que la ou les parties du ou des nanofils destinées à former le canal du transistor, évitant ainsi une perte de la contrainte présente dans le canal qui serait due à la présence de bords libres autour de ces parties du ou des nanofils.
Dans ce procédé, les espaceurs formés par les troisièmes portions de la première couche diélectrique sont définis de manière auto-alignée grâce aux implantations ioniques mises en oeuvre au cours desquelles les premières parties de la première couche diélectrique et la portion diélectrique masquent ces troisièmes portions de la première couche diélectrique vis-à-vis de ces implantation ioniques qui définissent les parties de la couche diélectrique à supprimer. Ainsi, les espaceurs formés par ces troisièmes portions de la première couche diélectrique sont bien alignés avec l'espaceur de grille formé par les premières parties de la première couche diélectrique, la grille étant également bien alignée avec la partie du ou des nanofils formant le canal du transistor.
Enfin, étant donné que des parties du ou des nanofils sont conservées pour réaliser les régions de source et de drain, la réalisation de ces régions, par exemple par épitaxie, n'est pas critique en raison de la surface de semi-conducteur exposée de ces parties du ou des nanofils, évitant ainsi la formation de défauts dans le semi-conducteur des régions de source et de drain.
Ce procédé permet également de réaliser un ou plusieurs transistors formés de plusieurs nanofils, ou plusieurs ensembles de nanofils superposés, disposés les uns à côté des autres avec une forte densité, par exemple réalisés avec un pas de répétition compris entre environ 30 nm et 40 nm.
Ce procédé peut être mis en oeuvre pour réaliser des transistors de type GAAFET, ayant avantageusement des longueurs de grille inférieures à environ 20 nm. L'invention s'applique avantageusement pour la fabrication de transistors servant à la réalisation de circuits intégrés pour les applications logiques à hautes performances et faible consommation de la microélectronique : mémoire flash type NAND, mémoire moléculaire, applications de type capteur de charges.
Le procédé peut s'appliquer à toute structure nécessitant un autoalignement d'une grille vis-à-vis d'un ou plusieurs nanofils suspendus au-dessus d'un support.
La deuxième partie de la première couche diélectrique est disposée entre les troisièmes parties de la première couche diélectrique. L'étape a) peut comporter au moins la mise en œuvre des étapes suivantes : al) réalisation, sur le support, d'un empilement de couches comprenant au moins une première couche de matériau sacrificiel et au moins une deuxième couche de semi-conducteur, le matériau sacrificiel étant apte à être gravé sélectivement vis-à-vis du semi-conducteur de la deuxième couche, a2) gravure de l'empilement de couches, formant au moins le premier nanofil disposé sur une portion du matériau sacrificiel, a3) réalisation de la grille sacrificielle sur la première portion du premier nanofil et contre des flancs latéraux de la première portion du premier nanofil et d'une partie de la portion de matériau sacrificiel, a4) gravure de la portion de matériau sacrificiel, a5) dépôt de la première couche diélectrique autour de la grille sacrificielle et du premier nanofil.
Dans ce cas, l'étape a3) peut comporter au moins la mise en œuvre des étapes suivantes : a31) dépôt d'une couche de diélectrique de grille sacrificielle sur le premier nanofil et contre les flancs latéraux du premier nanofil et de la portion du matériau sacrificiel, a32) dépôt d'une couche de matériau conducteur de grille sacrificielle recouvrant la couche de diélectrique de grille sacrificielle, a33) réalisation, sur la couche de matériau conducteur de grille sacrificielle, d'un masque selon un motif correspondant à celui de la grille sacrificielle, a34) gravure de la couche de diélectrique de grille sacrificielle et de la couche de matériau conducteur de grille sacrificielle selon le motif du masque, formant la grille sacrificielle, et dans lequel la première couche diélectrique peut recouvrir également le masque disposé sur la grille sacrificielle.
Le procédé peut comporter en outre, entre les étapes a5) et b), une étape de retrait d'une partie de la première couche diélectrique disposée sur le masque, puis une étape de retrait du masque.
La première couche diélectrique entourant la grille sacrificielle et le premier nanofil peut comporter au moins un matériau diélectrique dont la permittivité diélectrique est inférieure ou égale à 7. Cela permet de réduire les capacités parasites et donc d'augmenter la vitesse de fonctionnement d'un circuit CMOS comportant de tels transistors. L'étape c) et/ou l'étape f) du procédé, correspondant aux implantations ioniques, peuvent être mises en œuvre par plasma à base de dihydrogène, ou par faisceau ionique à base d'argon, de fluor ou d'hydrogène.
Dans ce cas, le procédé peut comporter en outre, lorsque l'étape c) est mise en œuvre par faisceau ionique, une étape de recuit apte à recristalliser le semi-conducteur de la première portion du premier nanofil et mise en œuvre entre les étapes c) et d).
Le procédé peut comporter en outre, entre les étapes a) et b), la mise en œuvre des étapes de : - dépôt d'une deuxième couche diélectrique recouvrant l'ensemble formé du support, du premier nanofil, de la grille sacrificielle et de la première couche diélectrique, - planarisation de la deuxième couche diélectrique avec arrêt sur la première couche diélectrique, et dans lequel des parties de la deuxième couche diélectrique recouvrant les quatrièmes parties de la première couche diélectrique sont retirées entre l'étape de réalisation de la grille et l'étape de deuxième implantation ionique.
Dans ce cas, la portion diélectrique peut être avantageusement réalisée dans un troisième espace libre formé dans la deuxième couche diélectrique. La deuxième couche diélectrique permet de réaliser aisément la portion diélectrique de manière localisée sur la grille et sur les premières portions de la première couche diélectrique.
Le procédé peut comporter en outre, lorsque la grille comporte du polysilicium, une étape de siliciuration d'une partie supérieure du polysilicium de la grille mise en œuvre entre les étapes e) et f).
La mise en œuvre de l'étape g) peut graver également une partie de la portion diélectrique dans laquelle des ions ont été implantés lors de la mise en œuvre de l'étape f).
Le procédé peut comporter en outre, après l'étape g), la mise en œuvre d'une épitaxie des régions de source et de drain du transistor à partir des deuxièmes portions du premier nanofil, puis d'une siliciuration des régions de source et de drain.
Le procédé peut être tel que : - l'étape a) réalise en outre au moins un deuxième nanofil semi-conducteur disposé au-dessus du premier nanofil et dont une première portion destinée à faire partie du canal du transistor est recouverte partiellement par la grille sacrificielle, la première couche diélectrique entourant également le deuxième nanofil, - la deuxième partie de la première couche diélectrique comporte en outre une portion de la première couche diélectrique disposée entre les premier et deuxième nanofils, - les quatrièmes parties de la première couche diélectrique entourent également des deuxièmes portions du deuxième nanofil destinées à faire partie des régions de source et de drain du transistor.
Le procédé peut être mis en œuvre pour plus de deux nanofils superposés les uns au-dessus des autres.
La grille sacrificielle et la grille peuvent comporter chacune plusieurs portions distinctes espacées les unes des autres.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 à 20 représentent les étapes d'un procédé de réalisation de transistors à nanofil de semi-conducteur, objet de la présente invention, selon un mode de réalisation particulier.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord aux figures 1 à 20 qui représentent les étapes d'un procédé de réalisation collectif de deux transistors 100 ici de type GAAFET, selon un mode de réalisation particulier. Ces étapes peuvent toutefois s'appliquer de manière similaire pour la réalisation d'un seul transistor 100.
Les transistors 100 sont réalisés à partir d'un substrat semi-conducteur pouvant être de type bulk, ou massif, par exemple en silicium, ou être de type semi-conducteur sur isolant (par exemple SOI ou « Silicon-On-Insulator », SiGeOI ou « Silicon-Germanium-On-Insulator », etc.). Dans le mode de réalisation particulier décrit ici, le substrat est de type SOI. Sur la figure 1, une couche diélectrique enterrée 102, ou BOX (« Burried-Oxide »), du substrat SOI est représentée, cette couche 102 étant recouverte d'une couche superficielle 104 ici en silicium. La couche superficielle 104 a par exemple une épaisseur égale à environ 7 nm, cette épaisseur pouvant être comprise entre environ 5 nm et 10 nm. Pour la réalisation de transistors 100 destinés à avoir une grille de longueur comprise entre environ 15 nm et 16 nm, l'épaisseur de la couche sacrificielle peut être comprise entre environ 6 nm et 7 nm. La couche 102 a par exemple une épaisseur comprise entre environ 20 nm et 700 nm, et par exemple égale à environ 145 nm.
La couche superficielle 104 est ensuite recouverte d'une deuxième couche 106 comprenant un matériau correspondant au semi-conducteur destiné à former le ou les nanofils du transistor, ici du SiGe. Le matériau de la couche superficielle 104 est tel qu'il puisse être gravé sélectivement vis-à-vis du semi-conducteur de la deuxième couche 106. L'épaisseur de la deuxième couche 106 est par exemple égale à environ 8 nm, et peut être comprise entre environ 2 nm et 50 nm. Un ou plusieurs autres empilements de couches similaires à l'empilement formé des couches 104 et 106 sont ensuite réalisés sur la deuxième couche 106, suivant le nombre de nanofils superposés destinés à être réalisés pour les transistors 100. Sur l'exemple de la figure 2, un seul empilement supplémentaire formé d'une troisième couche 108 comprenant le même matériau que celui de la couche superficielle 104, ici du silicium, et d'une quatrième couche 110 comprenant le même matériau que celui de la deuxième couche 106, ici du SiGe, est réalisé sur la deuxième couche 106. L'épaisseur de la troisième couche 108 est par exemple similaire à celle de la couche superficielle 104, et celle de la quatrième couche 110 est par exemple similaire à celle de la deuxième couche 106. Les épaisseurs des couches 106 et 110 correspondent aux épaisseurs des nanofils des transistors 100 qui seront réalisés par la suite, et les épaisseurs des couches 104 et 108 correspondent aux épaisseurs des espaces qui sépareront les nanofils superposés les uns des autres et de l'espace entre le substrat et le premier nanofil. De manière générale, les transistors 100 peuvent être réalisés à partir d'un nombre d'empilements de couches compris entre environ 1 et 20, permettant la réalisation d'un nombre de nanofils semi-conducteurs superposés compris entre environ 1 et 20. Les couches 106,108 et 110 sont par exemple réalisées par épitaxie.
Selon une première variante, le matériau des couches 104 et 108 peut être du silicium et le matériau des couches 106, 110 peut être du Sii-xGex, avec X tel que 0,05 < X < 1. Selon une deuxième variante, le matériau des couches 104 et 108 peut être du Sii-xGex, avec X tel que 0,05 < X < 1, et le matériau des couches 106,110 peut être du silicium afin de former des nanofils de silicium.
Les couches 104 à 110 sont ensuite gravées, par exemple par lithographie et gravure de type « spacer patterning », ou impression par décomposition indirecte, afin de former un ou plusieurs empilements distincts tels qu'un ou plusieurs nanofils superposés puissent être réalisés à partir de chacun des empilements disposés les uns à côté des autres sur la couche 102. Sur l'exemple de la figure 3, trois empilements 112a, 112b, 112c sont formés, chacun comportant une portion de chacune des couches 104, 106, 108, 110. Ainsi, chacun des transistors 100 dont la réalisation est décrite ici est destiné à comporter six nanofils de semi-conducteur disposés en formant trois groupes de nanofils, ces groupes étant disposés les uns à côté des autres sur la couche diélectrique 102, et chaque groupe de nanofils comprenant deux nanofils superposés l'un au-dessus de l'autre. De manière générale, chaque transistor 100 peut comporter entre environ 1 et 10 groupes de nanofils superposés.
La largeur Wnw de chacun des empilements 112 (dimension parallèle à l'axe Y), qui correspond également à la largeur des nanofils des transistors 100 qui seront réalisés à partir de ces empilements 112, est par exemple comprise entre environ 10 nm et 50 nm et par exemple égale à environ 20 nm. L'espace Enw entre deux empilements 112 voisins (dimension parallèle l'axe Y), qui correspond également à l'espace entre deux nanofils voisins ou deux groupes de nanofils voisins de chaque transistor 100, est par exemple compris entre environ 20 nm et 40 nm afin d'obtenir une forte densité de nanofils sur la couche 102. En variante, cet espace Enw peut être supérieur à environ 40 nm, voire même supérieur à environ 1 pm. La longueur Lnw (dimension visible sur la figure 4A et parallèle à l'axe X) de chacun des empilements 112, qui correspond également à la longueur des nanofils à partir desquels les transistors 100 sont réalisés, est par exemple comprise entre environ 40 nm et 1 pm.
Sur les figures 4A à 20, afin de permettre une meilleure lecture des dessins, la suite du procédé de réalisation des transistors 100 est décrite en représentant seulement l'empilement 112a. Toutefois, les étapes suivantes décrites et mises en oeuvre à partir de l'empilement 112a sont également mises en oeuvre pour les empilements 112b et 112c.
Une grille sacrificielle 114 est ensuite réalisée pour chaque transistor 100 sur une partie des faces supérieures des empilements 112 et sur une partie des flancs latéraux des empilements 112, définissant ainsi le futur emplacement des grilles des transistors 100. Sur l'exemple des figures 4A et 4B, chacune des grilles sacrificielles 114 est par exemple formée d'une portion 116 comportant par exemple un empilement Si02/polysilicium. Sur la figure 4B, seule l'une des portions 116 est visible, et seule la partie de cette portion 116 qui recouvre l'empilement 112a est représentée. Toutefois, chacune des portions 116 forme une portion continue recouvrant une partie de chacun des empilements 112.
Ces portions 116 sont par exemple obtenues en réalisant tout d'abord un dépôt conforme (formant une couche d'épaisseur sensiblement constante) de SIO2 dont l'épaisseur est par exemple comprise entre environ 2 nm et 6 nm, suivi d'un dépôt de polysilicium formant une couche dont l'épaisseur est comprise entre environ 50 nm et 200 nm. Un masque 118 par exemple en nitrure de silicium, d'épaisseur par exemple égale à environ 40 nm et dont le motif correspond à celui de la ou des portions de la ou des grilles sacrificielles 114 est ensuite déposé sur la couche de polysilicium, puis les couches de polysilicium et de S1O2 sont ensuite gravées selon le motif défini par le masque 118.
Dans chacun des empilements 112 précédemment réalisés, les portions des couches 104 et 108 sont ensuite gravées de manière sélective vis-à-vis des portions des couches 106 et 110 qui forment alors, pour chacun des empilements 112 précédemment réalisés, des nanofils 120 et 122 de SiGe superposés l'un au-dessus de l'autre. Le premier nanofil 120 est suspendu au-dessus de la couche diélectrique 102 et le deuxième nanofil 122 est suspendu au-dessus du premier nanofil 120 (figures 5A et 5B). Cette gravure des portions des couches 104 et 108 forme un espace 124 autour des nanofils 120,122. Les nanofils 120,122 sont maintenus à l'état suspendu grâce à la grille sacrificielle 114 qui est en contact avec eux. Les portions 116 sont localisées au-dessus de premières portions 123 des nanofils 120, 122 destinées à faire partie des canaux des transistors 100.
Une première couche diélectrique 126 est ensuite déposée de manière conforme sur la structure précédemment réalisée (figure 6). Le matériau de cette couche 126 est notamment déposé dans l'espace 124 précédemment formé par la gravure des portions des couches 104 et 108, entourant ainsi complètement les nanofils 120,122 sauf au niveau des parties de ces nanofils en contact avec la grille sacrificielle 114. Le matériau diélectrique de la couche 126 est ici un diélectrique dont la permittivité diélectrique est avantageusement inférieure ou égale à environ 7.
Comme représenté sur la figure 7, une deuxième couche diélectrique 128, comportant ici un oxyde de semi-conducteur, recouvrant l'ensemble de la structure précédemment réalisée est ensuite déposée puis planarisée par CMP (planarisation mécano-chimique) avec arrêt sur les parties de la couche 126 qui recouvrent le masque 118.
Le masque 118 ainsi que les parties de la couche 126 disposées sur et à côté du masque 118 sont supprimées par gravure, en mettant par exemple en œuvre une gravure chimique de type H3PO4 (figure 8). Cette gravure forme un accès aux portions 116 des grilles sacrificielles 114.
Les grilles sacrificielles 114 sont ensuite retirées, par exemple via la mise en œuvre d'une gravure chimique de type TMAH, créant ainsi des premiers espaces libres 130 autour desquels sont disposées des premières parties 131 de la couche 126 et formant les emplacements des grilles définitives des transistors 100 (figure 9).
Comme représenté sur la figure 10, une première implantation ionique est ensuite mise en oeuvre afin que des deuxièmes parties 132 de la couche 126 se trouvant à l'aplomb des premiers espaces libres 130, entre et sous les nanofils 120, 122, soient soumises à cette implantation ionique et que la nature du matériau de ces deuxièmes parties 132 soit modifiée. La dimension « H » représentée sur la figure 10 illustre la profondeur jusqu'à laquelle cette implantation est réalisée, et correspond ici à la somme des épaisseurs des couches 104, 106 et 108. Plus généralement, l'implantation ionique est mise en œuvre telle que l'implantation ionique soit réalisée jusqu'à cette profondeur H qui est égale à la somme de toutes les couches de l'empilement servant à la réalisation des nanofils, exceptée celle de la dernière couche de l'empilement (la couche se trouvant au sommet de l'empilement) servant à former le dernier nanofil, c'est-à-dire le nanofil disposé au-dessus du ou des autres nanofils. Cette première implantation ionique permet aux deuxièmes parties 132 de la couche 126 de pouvoir être gravées sélectivement vis-à-vis du reste de la couche 126 du fait que le matériau ayant subi cette implantation ionique se grave plus rapidement que le matériau non implanté.
Le long des parois latérales des espaces 130, les premières parties 131 sont partiellement soumises à cette implantation ionique. Etant donné que les premières parties 131 de la couche 126 recouvrant les parois latérales des premiers espaces libres 130 ont une hauteur supérieure à la profondeur H d'implantation ionique, une partie seulement des premières parties 131 de la couche 126 subit cette implantation ionique. De plus, des troisièmes parties 136 de la couche 126 localisées dans l'espace 124, juxtaposées aux deuxièmes parties 132 et disposées à l'aplomb des premières parties 131 ne subissent pas cette implantation ionique grâce à la protection conférée par les premières parties 131 de la couche 126 recouvrant les parois latérales des premiers espaces libres 130, les ions envoyées à l'aplomb des troisièmes parties 136 étant implantés dans les portions supérieures des premières parties 131. De plus, le reste de la couche 126 est protégé de cette implantation ionique grâce à la couche diélectrique 128 qui recouvre ces autres parties de la couche 126. L'implantation mise en œuvre peut correspondre à une implantation par faisceau d'ions ou par plasma.
Dans le cas d'une implantation par plasma, le gaz utilisé peut être composé d'atomes légers, par exemple du dihydrogène, ou H2, afin que le semi-conducteur des nanofils 120, 122 ne soit pas altéré par cette implantation ionique et conserve sa structure cristalline. Les atomes légers peuvent correspondre à des atomes permettant de modifier la structure cristalline du matériau diélectrique de la couche 126 sans rendre amorphe le semi-conducteur des nanofils 120, 122. L'implantation ionique peut être réalisée dans un plasma à couplage inductif ou capacitif, ou bien par immersion. La modification de la nature chimique du matériau des parties de la couche 126 dans lesquelles des ions sont implantés se produit en volume, conduisant à une plus grande concentration des espèces implantées à la surface de ces parties. Par exemple, si une telle implantation par plasma est mise en oeuvre pour une profondeur H égale à environ 28 nm, l'implantation ionique peut être mise en oeuvre dans un réacteur couplé de manière capacitive (CCP) avec les paramètres suivants : - gaz utilisé : H2, - flux égal à environ 50 sccm (« standard cubic centimeter per minute »), - énergie des ions égale à environ 300 W, - puissance de la source d'émission des ions égale à environ 800 W, - pression égale à environ 50 mTorr.
Dans le cas d'une implantation par faisceau d'ions, différents types d'ions peuvent être utilisés, comme par exemple des ions de type argon, fluoré ou encore hydrogène. De manière avantageuse, deux implantations ioniques successives par faisceaux d'ions peuvent être mises en œuvre afin de bien localiser la dose d'ions implantés dans les portions de matériau souhaitées. Par exemple pour réaliser l'implantation ionique dans les deuxièmes parties 132 d'épaisseur égale à environ 7 nm, les nanofils 120, 122 ayant également une épaisseur égale à environ 7 nm, une première implantation ionique par faisceau d'ions Ar de puissance égale à environ 5 keV avec une concentration égale à environ 1015 cm 3 est mise en œuvre, suivie d'une deuxième implantation ionique par faisceau d'ions Ar de puissance égale à environ 15 keV avec une concentration égale à environ 1015 cm'3.
Avec une implantation ionique par faisceau d'ions, il est possible que le semi-conducteur des parties des nanofils traversé par le faisceau d'ions soit devenu au moins partiellement amorphe. Dans ce cas, il est possible de mettre en oeuvre, après l'implantation ionique, un recuit permettant de recristalliser le semi-conducteur de ces parties des nanofils 120,122, tel qu'un recuit d'activation de type spike, ou de pointe, par exemple à une température d'environ 1050°C.
Les parties 132 ainsi que les portions supérieures des premières parties 131 de la couche 126 dans lesquelles des ions ont été implantés sont ensuite retirées, par exemple en mettant en oeuvre une gravure humide utilisant une solution HF à 1 %, gravant ainsi ces parties de matériau diélectrique implanté de manière sélective par rapport au semi-conducteur des nanofils 120,122 et par rapport au matériau diélectrique des autres parties de la couche 126 qui n'ont pas subies l'implantation ionique (figure 11). Ce retrait forme des deuxièmes espaces libres 138 autour des parties des nanofils 120, 122 qui étaient auparavant en contact avec les deuxièmes parties 132. En outre, grâce à la protection conférée par les premières parties 131 de la couche 126 et par la couche 128, ces deuxièmes espaces libres 138 sont parfaitement alignés avec les premiers espaces libres 130, ce qui va permettre aux grilles des transistors 100 d'être réalisées sans qu'elles soient en partie disposées dans les régions de source et de drain des transistors 100.
Les grilles des transistors 100 sont ensuite réalisées en déposant une couche 140 de diélectrique à forte permittivité (supérieure à environ 3,9, et correspondant par exemple à du Hf02, du ZrÜ2, du T1O2, de ΙΆΙ2Ο3, etc.) dans les espaces libres 138 et 130, formant les diélectriques de grilles, puis une couche conductrice 142 par exemple métallique ou comportant du polysilicium remplissant l'espace restant (figure 12).
Ainsi, les portions des nanofils 120, 122 formant les canaux des transistors 100 sont bien entourées des grilles, ces grilles ne s'étendant pas dans les régions de source et de drain des transistors grâce à la localisation précise des deuxièmes espaces libres 138 délimités par les troisièmes portions 136 de la couche 126.
Des parties supérieures des couches 140 et 142 précédemment déposées et qui recouvrent notamment les premières parties 131 de la couche 126 sont ensuite gravées jusqu'à atteindre la couche 126 (au niveau des sommets des premières parties 131), formant ainsi des troisièmes espaces libres 144 localisés au-dessus des grilles des transistors 100 et formés dans la couche 128 (figure 13).
Lorsque le matériau conducteur des grilles (couche 142) est du polysilicium, ce matériau est alors soumis à une siliciuration, formant des portions siliciurées 146 qui serviront de contacts électriques des grilles (figure 14).
Une couche de nitrure est ensuite déposée dans les espaces 144. Une partie de cette couche recouvre également la face supérieure de la structure réalisée, c'est-à-dire recouvre également la couche 128. Une CMP est ensuite mise en oeuvre avec un arrêt sur la couche 128, formant ainsi des portions diélectrique 148 localisées dans les troisièmes espaces libres 144 et remplissant ces troisièmes espaces libres 144 (figure 15).
Les parties de la couche 128 localisées au-dessus des futures régions de source et de drain des transistors 100 sont ensuite supprimées par gravure avec arrêt sur la couche 126 (figure 16).
Comme représenté sur la figure 17, toutes les parties de la couche diélectrique 126, appelées quatrièmes parties 149, ne se trouvant pas à l'aplomb des portions diélectriques 148 ou qui ne sont pas recouvertes par les portions restantes de la couche 128 subissent ensuite une deuxième implantation ionique, mise en oeuvre de manière analogue à la première implantation ionique précédemment décrite en liaison avec la figure 10. Ainsi, les parties de la couche 126 protégées par les portions diélectriques 148 et qui ne sont donc pas modifiées par la mise en oeuvre de cette deuxième implantation ionique correspondent aux troisièmes parties 136 ainsi qu'aux premières parties 131 de la couche 126 disposées autour des grilles des transistors 100. Cette deuxième implantation ionique est mise en oeuvre telle que les ions soient implantés dans toutes les parties de la couche 126 localisées au niveau des futures régions de source et de drain des transistors 100, jusque dans les parties de la couche 126 se trouvant entre la couche 102 et le premier nanofil 120. Du fait que les portions diélectriques 148 servent de masque à cette implantation ionique, des parties supérieures 150 des portions 148 sont également modifiées par cette implantation ionique.
Les quatrièmes parties 149 de la couche diélectrique 126 modifiées par cette implantation ionique sont gravées sélectivement vis-à-vis des parties 131, 136 n'ayant pas subies l'implantation ionique, libérant ainsi des espaces autour de deuxièmes portions 151 des nanofils 120,122 qui vont servir à la réalisation des régions de source et de drain des transistors 100 (figure 18). Cette gravure supprime également les parties supérieures 150 des portions diélectriques 148 ainsi que les parties de la couche 140 disposées autour de ces parties supérieures 150.
Une épitaxie est ensuite mise en oeuvre à partir des deuxièmes portions 151 des nanofils 120, 122 révélées par la précédente gravure, correspondant aux régions de source et de drain 152 des transistors 100. Dans l'exemple décrit ici, la région de source / drain 152 se trouvant entre les deux grilles réalisées est commune aux deux transistors 100. Les parties des nanofils 120,122 qui ne sont pas soumises à cette épitaxie correspondent aux premières portions 123 entourées par les grilles et les espaceurs de grille formés par les premières parties 131 et les troisièmes parties 136 de la couche 126 (figure 19). Cette épitaxie permet d'augmenter le volume de semi-conducteur formant les régions de source et de drain 152, réduisant ainsi les résistances d'accès des transistors 100.
Les transistors 100 sont achevés en réalisant une siliciuration des régions de source et de drain 152, formant des zones siliciurées 154 permettant de contacter électriquement ces régions 152 (figure 20).

Claims (14)

  1. REVENDICATIONS
    1. Procédé de réalisation d'au moins un transistor (100) à au moins un nanofil semi-conducteur (120,122), comportant au moins la mise en oeuvre des étapes suivantes : a) réalisation, sur un support (102), d'au moins un premier nanofil semi-conducteur (120) dont une première portion (123) destinée à faire partie du canal du transistor est recouverte partiellement d'une grille sacrificielle (114), la grille sacrificielle et le premier nanofil étant entourés d'une première couche diélectrique (126), b) retrait de la grille sacrificielle, formant un premier espace libre (130) autour duquel sont disposées des premières parties (131) de la première couche diélectrique, c) première implantation ionique d'au moins une deuxième partie (132) de la première couche diélectrique disposée entre la première portion du premier nanofil et le support, les premières parties de la première couche diélectrique protégeant des troisièmes parties (136) de la première couche diélectrique vis-à-vis de cette première implantation ionique, d) gravure sélective de la deuxième partie de la première couche diélectrique, formant un deuxième espace libre (138), e) réalisation d'une grille (140, 142) dans les premier et deuxième espaces libres, et d'une portion diélectrique (148) disposée sur la grille et sur les premières parties de la première couche diélectrique, f) deuxième implantation ionique de quatrièmes parties (149) de la première couche diélectrique entourant des deuxièmes portions (151) du premier nanofil destinées à faire partie des régions de source et de drain (152) du transistor, la portion diélectrique protégeant les premières et troisièmes parties de la première couche diélectrique vis-à-vis de cette deuxième implantation ionique, g) gravure sélective des quatrièmes parties de la première couche diélectrique.
  2. 2. Procédé selon la revendication 1, dans lequel l'étape a) comporte au moins la mise en oeuvre des étapes suivantes : al) réalisation, sur le support (102), d'un empilement de couches (104, 106, 108,110) comprenant au moins une première couche de matériau sacrificiel (104) et au moins une deuxième couche de semi-conducteur (106), le matériau sacrificiel étant apte à être gravé sélectivement vis-à-vis du semi-conducteur de la deuxième couche (106), a2) gravure de l'empilement de couches (104, 106, 108, 110), formant au moins le premier nanofil (120) disposé sur une portion du matériau sacrificiel (104a), a3) réalisation de la grille sacrificielle (114) sur la première portion (123) du premier nanofil (120) et contre des flancs latéraux de la première portion (123) du premier nanofil (120) et d'une partie de la portion de matériau sacrificiel (104a), a4) gravure de la portion de matériau sacrificiel (104a), a5) dépôt de la première couche diélectrique (126) autour de la grille sacrificielle (114) et du premier nanofil (120).
  3. 3. Procédé selon la revendication 2, dans lequel l'étape a3) comporte au moins la mise en oeuvre des étapes suivantes : a31) dépôt d'une couche de diélectrique de grille sacrificielle sur le premier nanofil (120) et contre les flancs latéraux du premier nanofil (120) et de la portion du matériau sacrificiel (104a), a32) dépôt d'une couche de matériau conducteur de grille sacrificielle recouvrant la couche de diélectrique de grille sacrificielle, a33) réalisation, sur la couche de matériau conducteur de grille sacrificielle, d'un masque (118) selon un motif correspondant à celui de la grille sacrificielle (114), a34) gravure de la couche de diélectrique de grille sacrificielle et de la couche de matériau conducteur de grille sacrificielle selon le motif du masque (118), formant la grille sacrificielle (114), et dans lequel la première couche diélectrique (126) recouvre également le masque (118) disposé sur la grille sacrificielle (114).
  4. 4. Procédé selon la revendication 3, comportant en outre, entre les étapes a5) et b), une étape de retrait d'une partie de la première couche diélectrique (126) disposée sur le masque (118), puis une étape de retrait du masque (118).
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel la première couche diélectrique (126) entourant la grille sacrificielle (114) et le premier nanofil (120) comporte au moins un matériau diélectrique dont la permittivité diélectrique est inférieure ou égale à 7.
  6. 6. Procédé selon l'une des revendications précédentes, dans lequel l'étape c) et/ou l'étape f) sont mises en oeuvre par plasma à base de dihydrogène, ou par faisceau ionique à base d'argon, de fluor ou d'hydrogène.
  7. 7. Procédé selon la revendication 6, comportant en outre, lorsque l'étape c) est mise en œuvre par faisceau ionique, une étape de recuit apte à recristalliser le semi-conducteur de la première portion (123) du premier nanofil (120) et mise en œuvre entre les étapes c) et d).
  8. 8. Procédé selon l'une des revendications précédentes, comportant en outre, entre les étapes a) et b), la mise en œuvre des étapes de : - dépôt d'une deuxième couche diélectrique (128) recouvrant l'ensemble formé du support (102), du premier nanofil (120), de la grille sacrificielle (114) et de la première couche diélectrique (126), - planarisation de la deuxième couche diélectrique (128) avec arrêt sur la première couche diélectrique (126), et dans lequel des parties de la deuxième couche diélectrique (128) recouvrant les quatrièmes parties (149) de la première couche diélectrique (126) sont retirées entre l'étape de réalisation de la grille (140, 142) et l'étape de deuxième implantation ionique.
  9. 9. Procédé selon la revendication 8, dans lequel la portion diélectrique (148) est réalisée dans un troisième espace libre (144) formé dans la deuxième couche diélectrique (128).
  10. 10. Procédé selon l'une des revendications précédentes, comportant en outre, lorsque la grille (140, 142) comporte du polysilicium, une étape de siliciuration d'une partie supérieure (146) du polysilicium de la grille mise en oeuvre entre les étapes e) et f).
  11. 11. Procédé selon l'une des revendications précédentes, dans lequel la mise en œuvre de l'étape g) grave également une partie (150) de la portion diélectrique (148) dans laquelle des ions ont été implantés lors de la mise en œuvre de l'étape f).
  12. 12. Procédé selon l'une des revendications précédentes, comportant en outre, après l'étape g), la mise en œuvre d'une épitaxie des régions de source et de drain (152) du transistor (100) à partir des deuxièmes portions (151) du premier nanofil (120), puis d'une siliciuration (154) des régions de source et de drain (152).
  13. 13. Procédé selon l'une des revendications précédentes, dans lequel : - l'étape a) réalise en outre au moins un deuxième nanofil semi-conducteur (122) disposé au-dessus du premier nanofil (120) et dont une première portion (123) destinée à faire partie du canal du transistor (100) est recouverte partiellement par la grille sacrificielle (114), la première couche diélectrique (126) entourant également le deuxième nanofil (122), - la deuxième partie (132) de la première couche diélectrique (126) comporte en outre une portion de la première couche diélectrique (126) disposée entre les premier et deuxième nanofils (120,122), - les quatrièmes parties (149) de la première couche diélectrique (126) entourent également des deuxièmes portions (151) du deuxième nanofil (122) destinées à faire partie des régions de source et de drain (152) du transistor (100).
  14. 14. Procédé selon l'une des revendications précédentes, dans lequel la grille sacrificielle (114) et la grille (140, 142) comportent chacune plusieurs portions distinctes espacées les unes des autres.
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