FR3035998A1 - Non-volatile memory with programming circuit - Google Patents

Abstract

L'invention concerne une mémoire non volatile comprenant : un premier élément résistif comportant un premier et un deuxième nœud ; un circuit de programmation (302, 304) pour programmer le premier élément résistif pour prendre l'un d'un premier et d'un deuxième état résistif (LRS, HRS), le circuit de programmation comprenant : - un premier miroir de courant (306, 312) couplé à un premier rail de tension d'alimentation (VDDH) et ayant une première branche (312) couplée au premier nœud de l'élément résistif, et une deuxième branche (306) couplée à une première source de courant (310) ; et - un premier transistor (326) couplant le deuxième nœud du premier élément résistif à un deuxième rail de tension alimentation (GND).

Description

B13587 - DD15341ST 1 MEMOIRE NON VOLATILE MUNIE D'UN CIRCUIT DE PROGRAMMATION Domaine La présente description concerne le domaine des mémoires non volatiles, et en particulier une mémoire non volatile comprenant un ou plusieurs éléments résistifs, et un 5 procédé permettant de la programmer. Art antérieur On a déjà proposé des mémoires non volatiles comprenant des éléments résistifs programmables. De tels éléments résistifs sont programmables pour prendre l'un de deux 10 états résistifs, un état haut et un état bas. L'état résistif programmé est conservé même lorsqu'une tension d'alimentation de la mémoire est déconnectée, et par conséquent avec de tels éléments on peut mémoriser des données de façon non volatile. Il serait souhaitable de mettre en oeuvre une telle 15 mémoire non volatile en utilisant les technologies de transistors les plus récentes. Toutefois, une difficulté est que pour programmer l'état résistif de chaque élément résistif, on utilise en général des niveaux de tension relativement élevés. En outre, l'utilisation de certains types d'éléments résistifs 20 peut impliquer une opération de formation initiale (de l'anglais "forming"), appelée aussi rodage, dans laquelle un niveau de tension encore plus élevé est appliqué aux bornes de l'élément 3035998 B13587 - DD15341ST 2 résistif. De tels niveaux de tension de programmation et/ou de formation peuvent dépasser les limites de la technologie de transistors. On a donc besoin dans la technique d'un circuit de programmation compact et efficace du point de vue énergétique permettant d'appliquer des tensions relativement élevées à un ou plusieurs éléments résistifs sans dépasser les limites de tension de la technologie de transistors. Résumé Un objet de mode de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs besoins de l'art inté rieur. Selon un aspect, on prévoit une mémoire non volatile comprenant : un premier élément résistif comportant un premier et un deuxième noeud ; un circuit de programmation pour programmer le premier élément résistif pour prendre l'un d'un premier et d'un deuxième état résistif, le circuit de programmation comprenant : - un premier miroir de courant couplé à un premier rail de tension d'alimentation et ayant une première branche couplée au premier noeud de l'élément résistif, et une deuxième branche couplée à une première source de courant ; et - un premier transistor couplant le deuxième noeud du premier élément résistif à un deuxième rail de tension alimentation.

Selon un mode de réalisation, le circuit de programmation comprend en outre : - un deuxième miroir de courant couplé au premier rail de tension d'alimentation et ayant une troisième branche couplée au deuxième noeud du premier élément résistif ou au premier noeud d'un deuxième élément résistif, et une deuxième branche couplée à une deuxième source de courant ; et - un deuxième transistor couplant le premier noeud du premier élément résistif au deuxième rail de tension d'alimentation. Selon un mode de réalisation, la mémoire non volatile 35 comprend en outre un circuit de commande adapté à activer, sur 3035998 B13587 - DD15341ST 3 la base d'un bit de données à mémoriser par le premier élément résistif, la première source de courant et le premier transistor ou la deuxième source de courant et le deuxième transistor. Selon un mode de réalisation, la mémoire non volatile 5 comprend en outre un troisième transistor couplé entre le premier ou le deuxième noeud du premier élément résistif et une ligne de sortie de la mémoire non volatile. Selon un mode de réalisation, la mémoire non volatile comprend en outre un deuxième élément résistif comportant un 10 premier et un deuxième noeud, le deuxième noeud du deuxième élément résistif étant couplé au deuxième noeud du premier élément résistif. Selon un mode de réalisation, la mémoire non volatile comprend en outre un quatrième transistor couplé entre le 15 deuxième noeud des premier et deuxième éléments résistifs et le deuxième rail de tension d'alimentation, et un circuit de commande adapté à activer le quatrième transistor pendant une opération de formation des premier et deuxième éléments résistifs.

20 Selon un mode de réalisation, la première branche du premier miroir de courant est couplée au premier noeud de l'élément résistif par l'intermédiaire d'un cinquième transistor contrôlé au niveau de son noeud de commande par un niveau de tension intermédiaire entre les tensions des premier et deuxième 25 rails de tension d'alimentation. Selon un autre aspect, on prévoit un dispositif mémoire comprenant : un premier circuit de mémoire non volatile comprenant la mémoire non volatile susmentionnée ; et une mémoire volatile comprenant une première bascule à verrouillage 30 comprenant des premier et deuxième inverseurs couplés de façon croisée entre des premier et deuxième noeuds de mémorisation, le premier ou le deuxième noeud du premier élément résistif du premier circuit de mémoire non volatile étant couplé à un noeud de tension d'alimentation du premier inverseur. 3035998 313587 - DD15341ST 4 Selon un mode de réalisation, le dispositif mémoire comprend en outre un deuxième circuit de mémoire non volatile comprenant la mémoire non volatile susmentionnée, le premier ou le deuxième noeud du premier élément résistif du deuxième circuit 5 de mémoire non volatile étant couplé à un noeud de tension d'alimentation du deuxième inverseur. Selon un mode de réalisation, le premier ou le deuxième noeud du deuxième élément résistif du premier circuit de mémoire non volatile est couplé à un noeud de tension d'alimen10 tation du deuxième inverseur. Selon un mode de réalisation, la mémoire volatile est une bascule, la première bascule à verrouillage étant une bascule à verrouillage maître ou une bascule à verrouillage esclave de la bascule.

15 Selon un autre aspect, on prévoit un procédé de mémorisation non volatile de données comprenant : appliquer par un circuit de programmation une tension à un premier noeud d'un premier élément résistif, le circuit de programmation comprenant un miroir de courant ayant une première branche couplée au 20 premier noeud et une deuxième branche couplée à une première source de courant, la tension étant appliquée en activant la première source de courant ; et coupler, par un premier transistor, un deuxième noeud du premier élément résistif à un deuxième rail de tension d'alimentation.

25 Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints 30 dans lesquels : les figures lA et 1B illustrent schématiquement un élément résistif programmable selon un exemple de réalisation ; la figure 2 illustre schématiquement un dispositif mémoire muni d'une mémorisation non volatile de données selon un 35 mode de réalisation de la présente description ; 3035998 B13587 - DD15341ST 5 la figure 3 illustre schématiquement une mémoire non volatile du dispositif de la figure 2 plus en détail selon un mode de réalisation de la présente description ; la figure 4 illustre schématiquement une bascule 5 comprenant une mémorisation non volatile de données selon un exemple de réalisation de la présente description ; la figure 5 illustre schématiquement un bloc de commande de la bascule de la figure 4 plus en détail selon un exemple de réalisation ; 10 la figure 6 illustre schématiquement une bascule à verrouillage esclave de la bascule de la figure 4 plus en détail selon un mode de réalisation ; la figure 7 est un chronogramme représentant un exemple de signaux dans la bascule de la figure 4 selon un 15 exemple de réalisation ; la figure 8 illustre schématiquement une mémoire non volatile du dispositif mémoire de la figure 2 plus en détail selon un autre mode de réalisation de la présente invention ; et la figure 9 illustre schématiquement une mémoire non 20 volatile du dispositif mémoire de la figure 2 plus en détail selon encore un autre mode de réalisation de la présente de description. Description détaillée Dans la description qui suit, le terme "connecté" est 25 utilisé pour désigner une connexion directe entre un élément et un autre, alors que le terme "couplé" implique que la connexion entre les deux éléments peut être directe, ou se faire par l'intermédiaire d'un élément intermédiaire, comme un transistor, une résistance ou un autre composant. Le terme "approxima- 30 tivement" est utilisé pour désigner une plage de plus ou moins 10 % autour de la valeur en question. On décrit ici des modes de réalisation principalement basés sur des éléments résistifs qui utilisent une technologie de commutation de résistance connue dans la technique sous le 35 nom "OxRAM". Cette technologie est par exemple décrite plus en 3035998 B13587 - DD15341ST 6 détail dans la publication de H.S.P. Wong et al. intitulée "Metal-Oxide RRAM" Proceedings of the IEEE Vol. 100, No.6, pp. 1951-1970, 2012, dont le contenu est considéré comme inclus ici dans les limites autorisées par la loi. Les éléments OxRAM ont 5 comme caractéristique le fait d'assurer une commutation réversible relativement rapide d'une couche d'oxyde métallique de transition entre un état de résistance élevée (HRS) et un état de résistance faible (LRS). Toutefois, il apparaitra à l'homme de l'art que les techniques et circuits décrits ici 10 pourraient être appliqués à des éléments résistifs qui utilisent une grande gamme de technologies leur permettant d'être programmable pour prendre un état résistif haut ou bas en fonction de la polarité d'une tension et/ou de la direction d'un courant, appliqués à chaque élément. Par exemple, les éléments 15 résistifs pourraient être basés sur une ou plusieurs des technologies suivantes : - CBRAM (RAM à pontage conducteur), comme cela est décrit par exemple dans la publication de I.Valov, R. Waser, J.R. Jameson and M.N. Kozicki intitulée "Electrochemical 20 metallization memories-Fundamentals, applications, prospects", Nanotechnology, vol. 22, no. 25, 254003, 2011, dont le contenu est inclus ici dans les limites autorisées par la loi ; et - des éléments à couple de transfert de spin (STT) ayant une anisotropie dans le plan ou perpendiculaire au plan, 25 tels que décrits plus en détail dans la publication intitulée "Magnonic spin-transfer torque MRAM with low power, high speed, and error-free switching", N. Mojumder et al., IEDM Tech. Digest (2010), et dans la publication intitulée" Electric toggling of magnets", E. Tsymbal, Natural Materials Vol. 11, January 2012, 30 dont le contenu est considéré comme inclus ici dans les limites autorisées par la loi. Les figures lA et 1B illustrent schématiquement un élément résistif programmable 100, comportant des noeuds de connexions 102 et 104. L'élément 100 est par exemple un élément 3035998 E13587 - DD15341ST 7 OxRAM, ou un élément résistif d'un type différent, comme cela a été décrit précédemment. La figure lA illustre une phase de programmation dans laquelle un niveau de tension positif ou négatif est appliqué 5 aux bornes de l'élément résistif 100 pour programmer soit un état résistif bas soit un état résistif haut. Par exemple, une tension positive est appliquée en couplant le noeud 102 à un rail de tension d'alimentation VDDH (non illustré en figure 1A), qui est par exemple à un niveau de tension VSTORE et en couplant le 10 noeud 104 à la masse. Un tel niveau de tension positive met par exemple l'élément 100 dans l'état résistif bas (LRS) en créant un chemin de conduction dans la couche diélectrique de l'élément 100. Dans l'autre cas, une tension négative est par exemple appliquée en couplant le noeud 104 au rail de tension 15 d'alimentation VDDH (non illustré en figure 1A), qui est ici encore par exemple à un niveau de tension V STORE, et en couplant le noeud 102 à la masse. Un tel niveau de tension négative réinitialise par exemple l'élément 100 à l'état résistif haut (HRS).

20 En fonction de la technologie de l'élément résistif 100, et de la durée pendant laquelle la tension est appliquée, le niveau de tension VsToRE qui est appliqué pour établir ou réinitialiser l'état résistif de l'élément 100 est par exemple compris entre 1 et 3 V. Dans le cas d'un élément OxRAM, la 25 tension est par exemple comprise entre 1 et 2 V, comme environ 1,8 V. En outre, en fonction de la technologie de l'élément résistif 100, une opération de formation initiale (forming) peut être réalisée pour former un canal conducteur dans la couche 30 diélectrique (non illustré dans les figures 1A et 13) de l'élément résistif. Pendant une telle opération de formation, la tension sur le rail d'alimentation VDDH est par exemple augmentée à un niveau VFoRm compris entre 2,2 et 2,8 V, par exemple d'environ 2,5 V.

3035998 B13587 - DD15341ST 8 La figure 1B illustre une phase de lecture de l'élément 100, dans laquelle une tension de lecture VREAD est appliquée aux bornes de l'élément 100, le noeud 102 étant par exemple couplé à la tension de lecture, et le noeud 104 étant 5 couplé à la masse. Comme on va le décrire plus en détail ci-après, pendant que la tension de lecture VREAD est appliquée, le courant dans l'élément 100 est par exemple détecté afin de détecter l'état résistif programmé de l'élément 100. Dans certains modes de réalisation décrits plus en détail ci-après, 10 deux éléments résistifs sont programmés de façon complémentaire, avec des états résistifs opposés, afin de faciliter l'opération de lecture. La figure 2 illustre schématiquement un dispositif mémoire 200 comprenant une mémoire volatile (VM) 202, et une 15 mémoire non volatile (NVM) 204. La mémoire volatile 202 est par exemple une bascule, une bascule à verrouillage, ou un autre type de dispositif de mémorisation mémorisant un bit de données de façon volatile. La mémoire volatile 202 reçoit par exemple des données d'entrée DIN 20 et fournit des données de sortie DouT. La mémoire volatile 202 reçoit aussi par exemple un signal d'égalisation EQU décrit plus en détail ci-après. Bien que cela ne soit pas illustré en figure 2, la mémoire volatile 202 peut recevoir un ou plusieurs autres signaux, comme une entrée d'horloge, des signaux de mode de 25 test, etc. Une sortie Q de la mémoire volatile 202, qui peut correspondre au signal de sortie DouT, est par exemple fournie sur une ligne 206 à la mémoire non volatile 204. Ce signal permet aux données de la mémoire volatile 202 d'être mémorisées 30 dans la mémoire non volatile 204 en programmant l'état résistif d'un ou plusieurs éléments résistifs. Dans ce but, la mémoire non volatile 204 est couplée au rail de tension d'alimentation VDDH, comme cela a été décrit précédemment, en relation avec les figures lA et 1B. Pendant une phase de restauration, un signal - RESTORE sur une entrée de la mémoire non volatile 204 est par 3035998 B13587 - DD15341ST 9 exemple activé, et les données non volatiles DNv mémorisées par la mémoire non volatile 204 sont restaurées dans la mémoire volatile 202 par l'intermédiaire d'une ligne 208, de sorte qu'elles peuvent être accédées par l'intermédiaire de la sortie 5 de données DouT de la mémoire volatile 202. La mémoire volatile 202 est par exemple capable d'un fonctionnement normal pendant lequel des données peuvent être mémorisées et accédées de manière volatile standard. En outre, la mémoire non volatile 204 peut être utilisée pour assurer une 10 sauvegarde non volatile des données mémorisées par la mémoire volatile 202. Par exemple, en préparation d'un mode de sommeil du dispositif mémoire 200, la mémoire non volatile 204 est contrôlée de façon à mémoriser les données courantes maintenues dans la mémoire volatile 202. A la fin de la période de sommeil, 15 les mémoires volatile et non volatile 202, 204 sont commandées pour restaurer les données dans la mémoire volatile 202. La figure 3 illustre schématiquement la mémoire non volatile 204 de la figure 2 plus en détail selon un exemple de réalisation dans lequel la mémoire comprend un seul élément 20 résistif 100, qui est par exemple l'élément des figures lA et 1B. Comme cela va être décrit plus en détail ci-après, des variantes de configuration peuvent utiliser une paire d'éléments résistifs 100 programmés de façon complémentaire. Le noeud 102 de l'élément 100 est couplé à un circuit 25 de programmation 302, et le noeud 104 de l'élément 100 est couplé à un circuit de programmation 304. Le circuit 302 comprend par exemple un miroir de courant constitué d'une branche de référence comprenant un transistor MOS à canal P (PMOS) 306, couplé par ses noeuds de 30 conduction principaux entre le rail d'alimentation VDDH et un noeud intermédiaire 308. Le noeud 308 est par exemple couplé à la grille du transistor PMOS 306 et à la masse par l'intermédiaire des noeuds de conduction principaux d'un transistor MOS à canal N (NMOS) 310, qui est contrôlé au niveau de sa grille par un 35 signal d'établissement S, et forme une source de courant. Le 3035998 B13587 - DD15341ST 10 miroir de courant comprend aussi une autre branche comprenant un transistor PMOS 312, couplé entre le rail d'alimentation VDDH et le noeud 102 de l'élément résistif 100, et ayant sa grille couplée à la grille du transistor 306. Les dimensions des 5 transistors 306 et 312 du miroir de courant sont par exemple identiques, ce qui implique que le courant dans chaque branche du miroir de courant va être sensiblement le même. En variante, les transistors 306 et 312 pourraient avoir des dimensions différentes entre eux. Par exemple, le transistor 312 peut avoir 10 une largeur de transistor supérieure à celle du transistor 306, ce qui implique qu'un courant supérieur va circuler dans le transistor 312 par rapport au transistor 306. De façon similaire, le circuit 304 comprend par exemple un miroir de courant constitué d'une branche de 15 référence comprenant un transistor PMOS 316, couplé par ses noeuds de conductions principaux entre le rail d'alimentation VDDH et un noeud intermédiaire 318. Le noeud 318 est par exemple couplé à la grille du transistor PMOS 316 et à la masse par intermédiaire des noeuds de conduction principaux d'un transistor 20 NMOS 320, qui est contrôlé au niveau de sa grille par un signal de réinitialisation R, et constitue une source de courant. Le miroir de courant comprend aussi une autre branche comprenant un transistor PMOS 322 couplé entre le rail d'alimentation VDDH et le noeud 104 de l'élément résistif 100, et ayant sa grille 25 couplée à la grille du transistor 316. Ici encore, les dimensions des transistors 316 et 322 du miroir de courant sont par exemple les mêmes, ce qui implique que le courant dans chaque branche du miroir de courant va être sensiblement identique. En variante, les transistors 316 et 322 pourraient 30 avoir des dimensions différentes. Par exemple, le transistor 322 peut avoir une largeur de transistor supérieure à celle du transistor 316, ce qui implique qu'un courant supérieur va circuler dans le transistor 322 par rapport au transistor 316. Le noeud 102 est par exemple en outre couplé à la masse 35 par l'intermédiaire des noeuds de conduction principaux d'un 3035998 B13587 - DD15341ST 11 transistor NMOS 324 contrôlé au niveau de sa grille par le signal de réinitialisation R. De façon similaire le noeud 104 est par exemple en outre couplé à la masse par l'intermédiaire des noeuds de conductions principaux d'un transistor NMOS 326 5 contrôlé au niveau de sa grille par le signal d'établissement S. Le noeud 102 est aussi par exemple couplé à la masse par l'intermédiaire des noeuds de conduction principaux d'un transistor NMOS 328 contrôlé au niveau de sa grille par un signal de restauration RESTORE, et le noeud 104 est par exemple 10 couplé à la ligne 208 par l'intermédiaire d'un transistor NMOS 330 aussi contrôlé au niveau de sa grille par le signal de restauration RESTORE. En variante, le transistor 328 pourrait être contrôlé par un signal ACTIVE_REST = NOR(FORM, STORE), où les signaux 15 FORM et STORE indiquent respectivement le moment où une opération de formation (forming) ou une opération de mémorisation à lieu. Ainsi, le noeud 102 est mis à la masse par le transistor 328 pas seulement pendant l'opération de restauration, mais aussi pendant le mode actif. Cela évite au 20 noeud 102 de flotter pendant le mode actif. Bien sûr, dans certains autres modes de réalisation les transistors 324 et 328 pourraient être mis en oeuvre par un seul transistor contrôlé au niveau de sa grille par un signal égal à la combinaison logique OU des signaux R et RESTORE, ou 25 des signaux R et ACTIVE REST. Un bloc de commande 332 génère par exemple les signaux S et R sur la base du signal Q sur la ligne 206 provenant de la mémoire volatile 202, et des signaux de couutande FORM et STORE indiquant respectivement le moment où une opération de formation 30 et une opération de mémorisation ont lieu. En fonctionnement, pendant une opération de mémorisation, le signal STORE est par exemple activé et l'élément résistif 100 est par exemple mis à l'état résistif bas ou remis à l'état résistif haut en fonction de la valeur de donnée Q 35 provenant de la mémoire volatile 202. Si l'élément résistif 100 3035998 313587 - DD15341ST 12 doit être mis à l'état résistif bas, le signal S est par exemple activé pour rendre conducteurs les transistors 310 et 326, et par cela provoquer le passage d'un courant dans chaque branche du miroir de courant du circuit 302. Le rail de tension 5 d'alimentation VDDH fournit la tension VsToRE qui est appliquée au noeud 102 de l'élément résistif 100. Dans l'autre cas, si l'élément résistif 100 doit être réinitialisé à l'état résistif haut, le signal R est par exemple activé pour rendre conducteur les transistors 320 et 324 et provoquer ainsi le passage de 10 courants dans chaque branche du miroir de courant du circuit 304. Ici encore, le rail de tension d'alimentation VDDH fournit le niveau de tension V STORE , qui est appliqué au noeud 104 de l'élément résistif 100. Dans le cas d'une opération de formation (forming), le 15 signal FORM est activé et le signal S est par exemple activé, pendant que le signal R reste bas. La tension sur le rail de tension d'alimentation VDDH est aussi amenée au niveau VFoRm, de sorte que ce niveau de tension est appliqué au noeud 102 de l'élément résistif 100.

20 Les circuits 302 et 304 fournissent ainsi des élévateurs de tension pendant les opérations de mémorisation et/ou de formation, ce qui permet aux signaux S et R de commande relativement faibles d'être convertis en des niveaux de tension relativement élevés présents sur le rail d'alimentation VDDH. En 25 outre, les miroirs de courant des circuits 302 et 304 permettent d'établir et de réinitialiser les courants à appliquer pour programmer l'élément résistif 100. Pendant la phase de restauration, les signaux S et R sont par exemple bas, et le signal RESTORE est par exemple 30 activé afin de coupler l'élément résistif 100 entre la ligne 208 et la masse. Cela va provoquer l'application d'une tension de lecture VREAD aux bornes de l'élément résistif 100, et le courant passant dans l'élément 100 va dépendre de son état résistif programmé. Ce courant est par exemple utilisé pour 3035998 313587 - DD15341ST 13 programmer l'état de la mémoire volatile 202, comme on va le décrire plus en détail ci-après. La figure 4 illustre schématiquement le dispositif mémoire 200 de la figure 2 plus en détail selon un exemple de 5 réalisation dans lequel la mémoire volatile 202 est une bascule comprenant une bascule à verrouillage maître 402 et une bascule à verrouillage esclave 404. Dans l'exemple de la figure 4, la mémoire non volatile 204 est couplée à la bascule à verrouillage esclave 404, mais dans des variantes de réalisation elle 10 pourrait être couplée à la bascule à verrouillage maître 402. La bascule à verrouillage maître 402 comprend par exemple un multiplexer 406 recevant sur une de ses entrées de données le signal DIN, et sur l'autre de ses entrées de données un signal de test TI. Une sélection est faite entre ces signaux 15 par un signal de sélection TE. La sortie du multiplexer 406 est couplée, par l'intermédiaire d'un inverseur 408, à une bascule constituée d'une paire d'inverseurs 410, 412, couplés de façon croisée entre des noeuds de mémorisation 414, 416. Les inverseurs 408 et 412 sont par exemple contrôlés par des signaux temporels 20 complémentaires C et ON générés sur la base d'un signal d'horloge CP fournit à la bascule. Par exemple, le signal CP est inversé par un inverseur pour générer le signal ON, et le signal ON est inversé par un autre inverseur pour générer le signal C. Le noeud 416 est couplé à la bascule à verrouillage esclave 404.

25 La bascule à verrouillage esclave 404 comprend par exemple un inverseur 418 ayant son entrée couplée au noeud 416 de la bascule à verrouillage maître 402. La sortie de l'inverseur 418 est couplée à une autre bascule à verrouillage 420 constituée d'une paire d'inverseurs 421, 422 couplés de façon 30 croisée entre des noeuds de mémorisation 424, 426. .Les inverseurs 418 et 422 sont par exemple contrôlés par les signaux temporels complémentaires C et ON. Le noeud 426 fournit par exemple le signal de sortie Q du dispositif volatile 202. Le noeud de mémorisation 424 est par exemple couplé à un inverseur 428, qui 35 fournit les données de sortie Dont du dispositif volatile 202.

3035998 B13587 - DD15341ST 14 La mémoire non volatile 204 comprend par exemple une paire de circuits de mémoire non volatile NVM1 et NVM2, dont chacun par exemple comprend le circuit de la figure 3, excepté que le bloc de commande 332 de chaque circuit est remplacé par 5 un bloc de commande commun 430 en figure 4. En outre, les transistors 310 et 326 se trouvant dans le circuit NVM1 sont contrôlés par un signal Si, et les transistors 320 et 324 sont contrôlés par un signal R1. De façon' similaire, les transistors 310 et 326 se trouvant dans le circuit NVM2 sont contrôlés par 10 un signal S2, et les transistors 320 et 324 sont contrôlés par un signal R2. Le bloc de commande 430 reçoit les signaux Q, STORE et FORM, et génère les signaux Si, S2, R1 et R2 pour contrôler les circuits NVM1 et NVM2. Les circuits NVM1 et NVM2 sont couplés à 15 la bascule à verrouillage esclave 404, et en particulier, à la bascule à verrouillage 420, par l'intermédiaire de lignes 208A et 208B respectivement. La bascule à verrouillage 420 reçoit aussi par exemple le signal d'égalisation EQU, comme on va le décrire plus en détail ci-après.

20 La figure 5 illustre schématiquement le bloc de commande 430 pour générer les signaux Si, S2, R1 et R2 plus en détail selon un exemple de réalisation. Le signal Q est par exemple couplé à l'entrée d'un inverseur 502, dont la sortie est couplée à l'entrée d'un autre inverseur 504, et sous forme d'un 25 signal Qs à une entrée d'une porte ET à deux entrées 506. La sortie de l'inverseur 504 fournit un signal Qs, et est couplée à une entrée d'une porte ET à deux entrées 508. Les autres entrées des portes ET 506 et 508 reçoivent le signal STORE. Les sorties des portes ET 506 et 508 fournissent respectivement les signaux 30 de réinitialisation R1 et R2, et sont couplées respectivement à des entrées de portes OU à deux entrées 510 et 512 respectivement. Les autres entrées des portes OU 510, 512 sont couplées au signal FORM. Les sorties des portes OU 510, 512 fournissent respectivement les signaux d'établissement Si et S2.

3035998 B13587 - DD15341ST 15 Dans des variantes de réalisation, plutôt que les signaux Qs et Qs soient générés par les inverseurs 502 et 504 sur la base du signal Q, ils pourraient être fournis directement par les noeuds 426 et 424 respectivement de la bascule à 5 verrouillage 420 de la figure 4. La figure 6 illustre schématiquement la bascule à verrouillage 420 plus en détail selon un exemple de réalisation. L'inverseur 421 comprend par exemple des transistors PMOS 602, 604 et des transistors NMOS 606, 608 couplés en série 10 entre eux par l'intermédiaire de leurs noeuds de conduction principaux entre le rail de tension d'alimentation VDD et la ligne 208A. La ligne 208A est par exemple couplée à la masse par l'intermédiaire d'un transistor NMOS 609 contrôlé au niveau de sa grille par l'inverse du signal RESTORE. Le transistor PMOS 15 602 et le transistor NMOS 608 ont par exemple leurs grilles couplées au noeud de mémorisation 424, et les transistors 604 et 606 ont par exemple leurs grilles couplées à la masse et à VDD respectivement, de sorte qu'ils sont activés lorsque le circuit est alimenté. Un noeud intermédiaire 610 entre les transistors 20 604 et 606 est couplé au noeud de mémorisation 426. L'inverseur 422 comprend par exemple des transistors PMOS 612, 614 et des transistors NMOS 616, 618 couplés en série entre eux par l'intermédiaire de leurs noeuds de conduction principaux entre le rail de tension d'alimentation VDD et la 25 ligne 208B. La ligne 208B est par exemple couplée à la masse par l'intermédiaire d'un transistor NMOS 619 contrôlé sur sa grille par l'inverse du signal RESTORE. Le transistor PMOS 612 et le transistor NMOS 618 ont par exemple leurs grilles couplées au noeud de mémorisation 426, et les transistors 614 et 616 ont par 30 exemple leurs grilles couplées aux signaux C et ON respectivement. Un noeud intermédiaire 620 entre les transistors 614, 616 est couplé au noeud de mémorisation 424. Optionnellement, un circuit d'égalisation de tension 622 est aussi prévu, comprenant un transistor PMOS 624 couplé 35 par l'intermédiaire de ses noeuds de conduction principaux entre 3035998 B13587 - DD15341ST 16 les noeuds de mémorisation 424 et 426, respectivement. Le circuit 622 comprend aussi par exemple un transistor PMOS 626 couplé par l'intermédiaire de ses noeuds de conduction principaux entre le noeud de mémorisation 424 et le rail de tension d'alimentation 5 VDD, et un transistor PMOS 628 couplé par l'intermédiaire de ses noeuds de conduction principaux entre le noeud de mémorisation 426 et le rail de tension d'alimentation VDD. Les grilles des transistors 624, 626 et 628 sont toutes par exemple contrôlées par le signal d'égalisation EQU.

10 Plutôt que de comprendre deux circuits de mémoire non volatile NVM1 et NVM2, le dispositif mémoire 200 de la figure 4 pourrait être adapté pour comprendre un seul circuit de mémoire non volatile, par exemple le circuit de la figure 3. Cette unique circuit mémoire est par exemple couplé à seulement un des 15 inverseurs 421, 422 de la bascule à verrouillage esclave 404, et l'autre inverseur est par exemple couplé à un niveau de résistance de référence approximativement égal au niveau intermédiaire entre les résistances des états résistifs haut et bas. Ainsi, pendant l'opération de restauration, l'état résistif 20 programmé de l'unique élément résistif 100 est capable d'établir l'état de tension au niveau des noeuds de mémorisations 424 et 426 de la bascule à verrouillage. On va maintenant décrire plus en détail le fonctionnement du dispositif mémoire de la figure 4, en faisant 25 référence au chronogramme de la figure 7. La figure 7 illustre des exemples des niveaux de tension d'alimentation (SUPPLY) sur le rail d'alimentation VDDH selon une première option (OPTION 1) et selon une deuxième option (OPTION 2) et sur le rail d'alimentation VDD. En outre, 30 la figure 7 illustre un exemple du signal CP de la bascule (FF), et des signaux de mémoire non volatile (NVM) FORM, STORE, EQU et RESTORE. On va d'abord décrire le cas dans lequel le rail de tension VDDH est contrôlé selon la première option. La tension 35 VDDH et les signaux FORM, STORE et RESTORE sont par exemple tous 3035998 B13587 - DD15341ST 17 initialement bas, et le rail de tension VDD et la tension EQU sont par exemple à VDD. Le signal CP cadence normalement, et ainsi la bascule est dans un mode actif (ACTIVE), dans lequel des données pénètrent dans la bascule et sont mémorisées de 5 façon volatile. Une opération de formation (FORMING) est ensuite illustrée en figure 7, pendant laquelle la tension sur le rail d'alimentation VDDH est amenée à un niveau VFoRm, et le signal FORM est activé. Le signal CP est par exemple amené à un niveau 10 bas pendant l'opération de fotmation. Dans l'exemple de la figure 7, l'opération de formation est suivie d'un retour au mode actif. Une opération de mémorisation (STORE) est ensuite illustrée en figure 7, pendant laquelle la tension sur le rail 15 d'alimentation VDDH est amenée à un niveau VSTORE, et le signal STORE est activé. Les données mémorisées dans la portion volatile de la bascule sont ainsi utilisées pour programmer les éléments résistifs 100 de chaque circuit NVM1 et NVM2 de manière complémentaire.

20 Une opération de sommeil (SLEEP) est ensuite illustrée en figure 7, pendant laquelle les rails d'alimentation VDDH et VDD sont tous les deux amenés à un niveau bas, et tous les autres signaux passent aussi au niveau bas. A la fin de l'opération de sommeil, une opération de 25 restauration est réalisée, pendant laquelle la tension VDD est amenée de nouveau à l'état haut, et le signal RESTORE est aussi activé. Le signal EQU est aussi bas pendant la première portion de la phase de restauration, de sorte que les tensions sur les noeuds de mémorisations 424, 426 de la bascule à verrouillage 420 30 sont égalisées à un niveau proche de la tension d'alimentation VDD. Lorsque le signal EQU est ensuite amené au niveau haut, les tensions sur les noeuds de mémorisation vont diverger vers l'état stable le plus proche sur la base de la résistance programmée de l'élément résistif 100 dans chacun des circuits NVM1 et NVM2.

3035998 B13587 - DD15341ST 18 La figure 7 montre finalement un retour au mode actif à la fin de l'opération de restauration, pendant lequel les données restaurées dans la bascule à verrouillage esclave 404 de la bascule vont être accédées.

5 Selon la deuxième option (OPTION 2) représentée en figure 7, la tension sur le rail d'alimentation VDDH est par exemple en permanence au niveau de VSTORE, excepté pendant l'opération de formation et la phase de sommeil. Etant donné que l'opération de formation est réalisée seulement une fois, cela 10 signifie que le niveau de la tension V STORE peut être maintenu à un niveau constant la plupart du temps. La figure 8 illustre schématiquement la mémoire non volatile 204 de la figure 2 plus en détail selon une variante de réalisation similaire à celle de la figure 3, mais dans laquelle 15 les circuits de programmation 302 et 304 sont utilisés pour programmer une paire d'éléments résistifs 100A, 1003. En particulier, le circuit 302 est par exemple couplé au noeud 102 de l'élément 100A, noté 102A en figure 8, et le circuit 304 est par exemple couplé au noeud 102 de l'élément 100B, noté 102B en 20 figure 8. En outre, les noeuds 104 des éléments 100A et 100B, référencés respectivement 104A et 1043 en figure 8, sont couplés entre eux et à la masse par l'intermédiaire d'un transistor NMOS 802 contrôlé sur sa grille par le signal FORM, et par l'intermédiaire d'un transistor NMOS 804 contrôlé sur sa grille 25 par le signal RESTORE. Le noeud 102A est par exemple couplé à la ligne 208A par l'intermédiaire des noeuds de conduction principaux d'un transistor 330A, qui est par exemple un transistor NMOS, et le noeud 1023 est par exemple couplé à la ligne 2083 par 30 l'intermédiaire des noeuds de conductions principaux d'un transistor 3303, qui est aussi par exemple un transistor NMOS. Les transistors 330A et 330B sont par exemple contrôlés par le signal RESTORE. Les éléments 100A et 100B sont ainsi programmés 35 ensemble de façon complémentaire, en activant soit la source de 3035998 B13587 - DD15341ST 19 courant 310 du circuit 302 et le transistor 326, soit la source de courant 320 du circuit 304 et le transistor 324. Dans les circuits 302 et 304, le transistor 310 est contrôlé par un signal de commande de commande Cl, et le 5 transistor 326 est contrôlé par un signal de commande C3. Les signaux de commande Cl et C3 sont par exemple activés lorsque l'élément 100A doit être mis à l'état résistif bas et l'élément 1003 doit être remis à l'état résistif haut. Le signal Cl est aussi par exemple activé pendant une opération de formation des 10 éléments 100A, 100B, mais pas le signal de commande C3. De façon similaire, le transistor 324 est contrôlé par un signal de commande C2 et le transistor 320 est contrôlé par un signal de commande C4. Les signaux de commande C2 et C4 sont par exemple activés lorsque l'élément 100B doit être mis à l'état résistif 15 bas et l'élément 100A doit être remis à l'état résistif haut. Le signal C4 est aussi par exemple activé pendant une opération de formation des éléments 100A, 1003, mais pas le signal C2. Le fonctionnement du circuit de la figure 8 est similaire à celui de la mémoire non volatile 204 de la figure 4, excepté que le 20 niveau de tension V STORE est par exemple à un niveau auyménté, par exemple compris entre 2 et 6 V au vu du fait que deux éléments résistifs 100A, 100B sont programmés en même temps. Pendant l'opération de formation, le transistor 802 est par exemple activé de tel sorte que la tension de formation VFoRm 25 sur le rail d'alimentation VDDH est appliquée aux noeuds 102A, 102B de chaque élément résistif 100A, 100B, respectivement. La figure 9 illustre schématiquement la mémoire non volatile 204 de la figure 2 plus en détail selon une variante de réalisation similaire à celle de la figure 3, mais dans laquelle 30 on utilise une cascade de transistors pour réduire les tensions appliquées aux bornes de certains transistors. En particulier, le circuit de programmation 302 comprend par exemple un transistor PMOS 902 et un transistor NMOS 904 couplés en série par l'intermédiaire de leurs noeuds de conduction principaux 35 entre le noeud 308 et le transistor 310. De façon similaire, un 3035998 B13587 - DD15341ST 20 transistor PMOS 906 est par exemple couplé par ses noeuds de conduction principaux entre le transistor 312 du miroir de courant et le noeud 102 de l'élément résistif 100. Un transistor NMOS 908 est aussi par exemple couplé par l'intermédiaire de ses 5 noeuds de conduction principaux entre le noeud 102 et le transistor 324. Les transistors 902, 904, 906 et 908 sont par exemple contrôlés au niveau de leurs grilles par un niveau de tension de VDDH/2, ou par un autre niveau de tension intermédiaire supérieur à la tension de masse et inférieur à la 10 tension sur le rail de tension d'alimentation VDDH. Dans le circuit de programmation 304, un transistor PMOS 912 et un transistor NMOS 914 sont par exemple couplés en série par l'intermédiaire de leurs noeuds de conduction principaux entre le noeud 318 et le transistor 320. De façon 15 similaire, un transistor PMOS 916 est par exemple couplé par ses noeuds de conduction principaux entre le transistor 322 du miroir de courant et le noeud 104 de l'élément résistif 100. Un transistor NMOS 918 est aussi par exemple couplé par l'intermédiaire de ses noeuds de conduction principaux entre le 20 noeud 104 et le transistor 326. Les transistors 912, 914, 916 et 918 sont par exemple contrôlés au niveau de leurs grilles par un niveau de tension de VDDH/2, ou par un autre niveau de tension intermédiaire supérieur à la tension de masse et inférieur à la tension sur le rail de tension d'alimentation VDDH.

25 En outre, un transistor NMOS 920 est par exemple couplé par l'intermédiaire de ses noeuds de conduction principaux entre le noeud 102 et le transistor 328, et un transistor NMOS 922 est par exemple couplé par l'intermédiaire de ses noeuds de conductions principaux entre le noeud 104 et la ligne 208. Les 30 transistors 920 et 922 sont par exemple contrôlés par la tension d'alimentation VDD. Il apparaitra clairement à l'homme de l'art que le mode de réalisation de la figure 8 pourrait être modifié pour inclure certains ou la totalité des transistors en cascade de la 35 figure 9.

3035998 B13587 - DD15341ST 21 Un avantage des modes de réalisation décrits ici est qu'on peut appliquer un niveau de tension relativement élevé à un élément résistif programmable de façon simple, même si les transistors du circuit ont une limite de tension inférieure à ce 5 niveau de tension. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaitront facilement à l'homme de l'art. Par exemple, il apparaitra clairement à l'homme de 10 l'art que les tensions d'alimentation VDD, V STORE et VFoRm dans les divers modes de réalisations pourraient avoir n'importe quel niveau, par exemple entre 1 et 6 V, et que plutôt que d'être à 0 V, la tension de masse pourrait aussi être considérée comme une tension d'alimentation qui pourrait être à un niveau 15 quelconque, comme un niveau négatif. En outre, il apparaitra clairement à l'homme de l'art que, dans chacun des modes de réalisation décrits ici, certains ou la totalité des transistors NMOS pourraient être remplacés par des transistors PMOS et/ou certains ou la totalité des 20 transistors PMOS pourraient être remplacés par des transistors NMOS. La façon dont les circuits pourraient être mis en oeuvre en utilisant seulement des transistors PMOS ou seulement des transistors NMOS apparaitra clairement à l'homme de l'art, par exemple en inversant les rails d'alimentation. En outre, bien 25 qu'on ait décrit ici des transistors basés sur la technologie MOS, dans des variantes de réalisation on pourrait utiliser d'autres technologies de transistors, comme la technologie bipolaire. En outre, il apparaitra clairement à l'homme de l'art 30 que les divers éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des variantes de réalisation, selon des combinaisons quelconques.

Claims (12)

1. REVENDICATIONS1. Mémoire non volatile comprenant : un premier élément résistif (100, 100A) comportant un premier et un deuxième noeud (102, 104) ; un circuit de programmation (302, 304) pour programmer 5 le premier élément résistif (100) pour prendre l'un d'un premier et d'un deuxième état résistif (LRS, HRS), le circuit de programmation comprenant : - un premier miroir de courant (306, 312) couplé à un premier rail de tension d'alimentation (VDDH) et ayant une 10 première branche (312) couplée au premier noeud (102) de l'élément résistif (100, 100A), et une deuxième branche (306) couplée à une première source de courant (310) ; et - un premier transistor (326) couplant le deuxième noeud (104) du premier élément résistif à un deuxième rail de 15 tension alimentation (GND).
2. 2. Mémoire non volatile selon la revendication 1, dans laquelle le circuit de programmation (302, 304) comprend en outre : - un deuxième miroir de courant (316, 322) couplé 20 au premier rail de tension d'alimentation (VDDH) et ayant une troisième branche (322) couplée au deuxième noeud (104) du premier élément résistif (100, 100A) ou au premier noeud d'un deuxième élément résistif (100B), et une deuxième branche (316) couplée à une deuxième source de courant (320) ; et 25 - un deuxième transistor (324) couplant le premier noeud (102) du premier élément résistif (100, 100A) au deuxième rail de tension d'alimentation (GND).
3. 3. Mémoire non volatile selon la revendication 2, comprenant en outre un circuit de commande (332) adapté à 30 activer, sur la base d'un bit de données à mémoriser par le premier élément résistif (100, 100A), la première source de courant (310) et le premier transistor (326) ou la deuxième source de courant (320) et le deuxième transistor (324). 3035998 313587 - DD15341ST 23
4. 4. Mémoire non volatile selon la revendication 3, comprenant en outre un troisième transistor (330) couplé entre le premier ou le deuxième noeud du premier élément résistif (100, 100A) et une ligne de sortie (208, 208A) de la mémoire non volatile.
5. 5. Mémoire non volatile selon l'une quelconque des revendications 1 à 4, comprenant en outre un deuxième élément résistif (100B) comportant un premier et un deuxième noeud (102B, 104B), le deuxième noeud (1043) du deuxième élément résistif (100B) étant couplé au deuxième noeud (104A) du premier élément résistif.
6. 6. Mémoire non volatile selon la revendication 5, comprenant en outre un quatrième transistor (802) couplé entre le deuxième noeud des premier et deuxième éléments résistifs et le deuxième rail de tension d'alimentation (GND), et un circuit de commande (332) adapté à activer le quatrième transistor pendant une opération de formation des premier et deuxième éléments résistifs (100A, 1003).
7. 7. Mémoire non volatile selon l'une quelconque des revendications 1 à 6, dans laquelle la première branche du premier miroir de courant (302) est couplée au premier noeud de l'élément résistif (100, 100A) par l'intermédiaire d'un cinquième transistor (906) contrôlé au niveau de son noeud de commande par un niveau de tension intermédiaire (VDDH/2) entre les tensions des premier et deuxième rails de tension d'alimentation.
8. 8. Dispositif mémoire comprenant : un premier circuit de mémoire non volatile (NVM1) comprenant la mémoire non volatile de l'une quelconque des 30 revendications 1 à 7 ; et une mémoire volatile (202) comprenant une première bascule à verrouillage (420) comprenant des premier et deuxième inverseurs (421, 422) couplés de façon croisée entre des premier et deuxième noeuds de mémorisation (424, 426), le premier ou le 35 deuxième noeud du premier élément résistif (100, 100A) du premier 3035998 B13587 - DD15341ST 24 circuit de mémoire non volatile étant couplé à un noeud de tension d'alimentation du premier inverseur.
9. 9. Dispositif mémoire selon la revendication 8, comprenant en outre un deuxième circuit de mémoire non volatile 5 (NVM2) comprenant la mémoire non volatile de l'une quelconque des revendications 1 à 7, le premier ou le deuxième noeud du premier élément résistif (100, 100A) du deuxième circuit de mémoire non volatile (NVM2) étant couplé à un noeud de tension d'alimentation du deuxième inverseur. 10
10. 10. Dispositif mémoire selon la revendication 8 dans sa dépendance de la revendication 5 ou 6, dans lequel le premier ou le deuxième noeud du deuxième élément résistif (100, 100A) du premier circuit de mémoire non volatile (NVM1) est couplé à un noeud de tension d'alimentation du deuxième inverseur. 15
11. 11. Dispositif mémoire selon l'une quelconque des revendications 8 à 10, dans lequel la mémoire volatile (202) est une bascule, la première bascule à verrouillage étant une bascule à verrouillage maître ou une bascule à verrouillage esclave de la bascule. 20
12. 12. Procédé de mémorisation non volatile de données comprenant : appliquer par un circuit de programmation (302, 304) une tension (V STORE, VFORM) à un premier noeud d'un premier élément résistif (100, 100A), le circuit de programmation (302, 25 304) comprenant un miroir de courant ayant une première branche couplée au premier noeud (102) et une deuxième branche couplée à une première source de courant (310), et la tension étant appliquée en activant la première source de courant (310) ; et coupler, par un premier transistor (326), un deuxième 30 noeud (104) du premier élément résistif à un deuxième rail de tension d'alimentation (GND).