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FR2983342A1 - Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue - Google Patents

Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue Download PDF

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Abstract

L'invention concerne un procédé de fabrication d'une hétéro structure comprenant au moins une couche mince et un substrat support en matériau semi-conducteur, le procédé comprenant les étapes consistant à : - coller un premier substrat en un premier matériau, monocristallin, ledit premier substrat comprenant en surface une couche en un deuxième matériau, polycristallin, à un deuxième substrat de sorte qu'il existe entre la couche de matériau polycristallin et le deuxième substrat une interface de collage, - retirer sur la surface libre de l'un des substrats, dit substrat donneur, une épaisseur de celui-ci afin de ne conserver qu'une couche mince, - générer une couche de matériau semi-conducteur amorphe entre le premier substrat et l'interface de collage par amorphisation de la couche de matériau polycristallin, et - cristalliser la couche de matériau semi-conducteur amorphe suivant le plan cristallin du premier substrat adjacent.

Description

DOMAINE DE L'INVENTION L'invention concerne de manière générale la fabrication d'hétéro structures, c'est-à-dire de structures obtenues par l'assemblage de structures élémentaires, utilisées notamment pour la microélectronique, l'optoélectronique, le photovoltaique ou la micromécanique. L'invention concerne en particulier des structures de type « semi-conducteur sur isolant », également nommées sous le nom de « SOI », acronyme anglais de « semiconductor on insulator ».
On entend dans ce texte par « isolant » un isolant électrique. L'invention se place en particulier dans le contexte de réduction des défauts qui apparaissent au cours de la fabrication de telles structures, et qui réduisent leurs performances électroniques.
ARRIERE-PLAN DE L'INVENTION Une structure de type SOI comprend généralement au moins une couche d'isolant intercalée entre une couche mince supérieure et un substrat support, typiquement constitués de silicium. On entend par couche mince une couche d'une épaisseur comprise typiquement entre 50 À et quelques micromètres, par exemple de l'ordre de 120 À. La couche d'isolant peut être une couche d'oxyde, comme du SiO2, qui est alors appelé par l'acronyme « BOX », pour « burried oxyde », c'est-à-dire oxyde enterré sous une couche mince de silicium. Le substrat support est parfois constitué d'un autre matériau, par exemple en saphir - on parle alors de structure SOS pour Silicon On Sapphire. Il existe même certaines hétéro structures ne comprenant pas de couche d'isolant intercalée, comme c'est le cas des substrats dénommés « DSB » (Direct Silicon Bonding) pour lesquels une couche mince de silicium 30 présentant une première orientation cristalline est assemblée à un second substrat de silicium présentant une seconde orientation cristalline différente de la première. La fabrication de structures de type SOI comprend en général les étapes suivantes : formation d'une couche d'isolant sur un premier substrat et/ou un second substrat, collage, de préférence par adhésion moléculaire, du premier substrat au second substrat et retrait d'une partie arrière d'un des deux substrats pour ne garder qu'une couche mince, également appelée couche utile, sur la couche d'isolant. Les procédés de fabrication comportent en outre des étapes de renforcement du collage et de finition, pour améliorer l'état de surface de la couche mince ainsi obtenue. Ces étapes de finition peuvent être par exemple des étapes de polissage ou de recuit. Dans le domaine de la microélectronique, la qualité de la couche mince, ainsi que celle de l'interface de collage sont importantes. En particulier, on cherche à réduire autant que possible les défauts afin de permettre la réalisation de composants électroniques sur ou dans ces structures. Or, les procédés de fabrication actuels des hétéro structures peuvent occasionner plusieurs types de défauts. Parmi ceux-ci, on compte en particulier les défauts de types cloques (« blisters ») et trous (« voids »).
Ces défauts sont générés notamment par le dégazage d'espèces, le plus souvent d'hydrogène (H2) voire d'hélium (He), dans les couches de la structure, et l'accumulation des espèces dégazées en particulier au niveau de l'interface de collage. Ces dégazages peuvent résulter d'étapes d'implantation d'espèces 30 telles que des ions d'hydrogène ou d'hélium, par exemple dans le cadre de la mise en oeuvre du procédé Smart CutTM Ils peuvent également être générés au cours de l'étape de collage ou au cours des étapes de renforcement de ce collage entre les deux substrats. En effet, lors du recuit de renforcement, les molécules d'eau réagissent avec les matériaux du premier et second substrat (éventuellement en diffusant à 5 travers une éventuelle couche d'oxyde de surface) selon une réaction d'oxydation, qui peut se décrire dans le cas de substrats en silicium par : 2 H2O + Si SiO2 + 2 H2 Cette réaction produit donc des molécules de dihydrogène, qui sont piégées dans la couche d'oxyde enterrée, lorsque celle-ci est présente, et qui 10 joue ainsi le rôle de réservoir à dihydrogène. Cependant, dans le cas d'une couche d'oxyde ultrafine ou en absence d'une telle couche, il n'est pas possible de stocker toutes les molécules de dihydrogène générées, le trop plein s'accumule à l'interface de collage et devient générateur de défauts. 15 En effet, dès que la température à laquelle est soumise la structure collée dépasse environ 300°C, le dihydrogène met sous pression les défauts présents à l'interface de collage, ce qui se traduit par la formation de bulles. Ce phénomène est décrit dans les articles « A model of interface defect formation in silicon wafer bonding », S.Vincent et al., Applied Physics 20 Letters 94, 101914 (2009) et « Study of the formation, evolution, and dissolution of interfacial defects in silicon wafer bonding », S. Vincent et al., Journal of Applied Physics 107, 093513 (2010) Il serait donc avantageux de pouvoir limiter autant que possible les défauts issus de ces phénomènes de dégazages. 25 Ce phénomène est d'autant plus problématique que l'épaisseur du BOX est fine, voire inexistante comme c'est le cas des hétéro-structures DSB par exemple. En particulier, les dernières structures SOI développées, appelées UTBOX pour Ultra-Thin Burried Oxyde, dans lesquelles l'épaisseur de la couche d'isolant est inférieure à 50nm environ, présentent une 30 défectivité importante, car la couche d'oxyde isolant devient insuffisante pour contenir tout le gaz libéré au cours du procédé.
Pour résoudre ce problème, on a proposé dans le document US7,485,551 d'implanter dans la couche d'oxyde de la structure SOI des atomes pouvant piéger les espèces gazeuses susceptibles de générer des défauts dans la structure. Cette solution a néanmoins pour inconvénient de perturber la structure SOI à cause des atomes implantés. On connaît également par le document US 7,387,947 des tentatives d'utilisation d'une couche de silicium amorphe pour piéger les gaz. Enfin, on connaît d'après le document JP 2007318097 l'utilisation d'une couche de silicium polycristallin, disposée à proximité de la couche d'isolant pour piéger des espèces métalliques susceptibles de contaminer la couche d'oxyde. Cette technique ne résout pas directement la problématique du piégeage d'espèces générées lors du procédé de fabrication. En outre, avec cette technique le silicium polycristallin peut se recristalliser sous la forme de gros grains lors de traitement thermique, affectant ainsi l'homogénéité et la fonctionnalité du substrat. Le but de l'invention est de fournir un procédé de fabrication d'hétéro structure permettant de limiter l'apparition de défauts dus au dégazage 20 d'espèces, particulièrement dans le cas de structures de type UTBOX. Un autre but de l'invention est d'être compatible avec différents procédés de formation d'hétéro structures, dont en particulier le procédé Smart CutTM, ou le procédé Smart Stacking TM (formation de la couche mince après collage par adhésion moléculaire de substrats par amincissement 25 mécanique et/ou chimique de l'un des deux substrats). Afin d'atteindre ces buts, l'invention propose un procédé de fabrication d'une hétéro structure comprenant au moins une couche mince et un substrat support en matériau semi-conducteur, le procédé comprenant les 30 étapes consistant à : coller un premier substrat en un premier matériau, monocristallin, ledit premier substrat comprenant en surface une couche en un deuxième matériau, polycristallin, à un deuxième substrat de sorte qu'il existe entre la couche de matériau polycristallin et le deuxième substrat une interface de collage, retirer sur la surface libre de l'un des substrats, dit substrat donneur, une épaisseur de celui-ci afin de ne conserver qu'une couche mince, générer une couche de matériau semi-conducteur amorphe entre le premier substrat et l'interface de collage par amorphisation de la couche de matériau polycristallin, et cristalliser la couche de matériau semi-conducteur amorphe suivant le plan cristallin du premier substrat adjacent. Avantageusement, mais facultativement, le procédé selon l'invention peut en outre comprendre au moins l'une des caractéristiques suivantes : l'étape de collage comprend un renforcement du collage par recuit de stabilisation susceptible de générer des dégazages absorbés par la couche en deuxième matériau polycristallin. Au cours du procédé, on forme la couche en deuxième matériau polycristallin, sur le premier substrat par dépôt chimique en phase vapeur assistée par plasma (PECVD) ou à basse pression (LPCVD). l'étape de génération de la couche amorphe comprend l'amorphisation d'une partie du premier substrat. l'amorphisation est réalisée par implantation d'atomes de silicium à une énergie de 50keV et à une dose de 2.1015at/cm. l'étape de cristallisation de la couche amorphe est réalisée par épitaxie en phase solide à partir du premier substrat. l'épitaxie en phase solide est réalisée par recuit à au moins 550°C pendant au moins une heure. le matériau constitutif des premier et deuxième substrats et de la couche de matériau polycristallin est du silicium.
Le procédé comprend en outre une étape préliminaire d'implantation d'espèces au substrat donneur, de façon à y former une zone de fragilisation, l'étape de retrait d'une épaisseur du substrat donneur consistant à détacher ladite épaisseur du substrat donneur le long de la zone de fragilisation. l'étape de retrait de l'épaisseur du substrat donneur est réalisée par amincissement mécanique et/ou chimique. Le procédé comprend en outre une étape de finition de la couche mince, postérieure à l'étape de retrait d'une épaisseur du substrat donneur, consistant en un traitement de surface de la couche mince par traitement thermique de lissage, par planarisation mécano-chimique (CMP) ou par oxydation sacrificielle. Au cours du procédé, le substrat donneur est le deuxième substrat, et l'étape de finition de la couche mince a lieu entre l'étape de retrait et l'étape d'amorphisation de la couche de matériau poly-cristallin, ou, de façon alternative, le substrat donneur est le premier substrat, et l'étape de finition de la couche mince a lieu après l'étape de cristallisation. Le procédé comprend une étape préliminaire à l'étape de collage, de formation d'une couche d'isolant d'une épaisseur inférieure à 50 nm, en surface du deuxième substrat, de sorte qu'après le collage, la couche d'isolant est située entre l'interface de collage et le deuxième substrat. La couche d'isolant peut alors être réalisée en oxyde de silicium.
L'invention propose également une hétéro structure comprenant au moins une couche mince sur un substrat support, obtenue par le procédé de fabrication selon l'invention, cette structure ne présentant alors pas de défauts de type cloque.
Avantageusement, mais facultativement, l'hétéro structure selon l'invention peut en outre comprendre au moins l'une des caractéristiques suivantes : elle comprend une interface de collage entre la couche mince et le substrat support, et celui-ci présente des défauts de fin de parcours à une distance comprise entre 100 et 500 nm de l'interface de collage. Elle comprend en outre une couche d'isolant disposée entre le substrat support et la couche mince. la couche d'isolant de l'hétéro structure présente une épaisseur inférieure à 50 nm. la couche d'isolant est réalisée en oxyde de silicium. le substrat support et la couche mince sont réalisés en silicium.
DESCRIPTION DES FIGURES D'autres caractéristiques, buts et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui va suivre, au regard des figures annexées, données à titre d'exemples non limitatifs et sur lesquelles : les figures la à le représentent schématiquement les étapes d'un mode de réalisation du procédé de fabrication d'une hétérostructure selon l'invention utilisant le « collage standard » ou « collage direct », les figures 2a à 2f représentent schématiquement les étapes d'un autre mode de réalisation du procédé de fabrication d'une hétéro structure selon l'invention utilisant le « collage inversé ».
DESCRIPTION DETAILLEE DE L'INVENTION Les figures 1 et 2 illustrent deux modes de réalisation du procédé de fabrication d'une hétéro structure selon l'invention. La figure 1 représente un mode de réalisation appelé « collage direct » et la figure 2 représente un mode de réalisation appelé « collage inversé ».
Ces deux modes de réalisation permettent de réduire les défauts de types cloques au niveau de l'interface de collage, ou de réduire le nombre de zones non transférées dans la couche mince transférée.
Préparation des substrats Sur les figures 1 a et 2a on utilise un premier substrat 10. Ce substrat est de préférence un matériau semi-conducteur monocristallin, par exemple en silicium monocristallin. On peut néanmoins envisager d'autres matériaux, tels que par exemple du germanium, du SiGe, GaAs, ou du saphir.
Dans toute la suite, on prendra l'exemple non limitatif d'un premier substrat 10 en silicium monocristallin. On utilise en outre un deuxième substrat 20 cristallin, par exemple en silicium. On peut néanmoins envisager d'autres matériaux, tels que du 15 Germanium, du SiGe, ou du GaAs, le matériau semi-conducteur pouvant être massif ou formé d'un empilement de couches. Les substrats 20 et/ou 10 peuvent en outre comprendre des composants finis ou semi finis, ou des couches additionnelles. 20 Dans toute la suite, on prendra l'exemple non limitatif d'un deuxième substrat 20 en silicium. Optionnellement, on réalise sur le premier substrat 10 et/ou sur le second substrat 20 une couche d'isolant 30 (sur les figures, la couche 25 d'isolant 30 est réalisée sur le deuxième substrat 20). Cet isolant est de préférence un dioxyde de silicium SiO2, mais il peut également s'agir d'autres types d'isolants, par exemple du Si3N4. Cette couche d'isolant 30 peut présenter une épaisseur de l'ordre de quelques dizaines à quelques centaines de nanomètres. Dans le cas des 30 structures de type UTBOX, son épaisseur est inférieure à 50nm, et typiquement égale à 1 Onm.
Elle est réalisée, de manière connue en soi, par oxydation thermique du premier substrat 10 et/ou du deuxième substrat 20 lorsque ceux-ci sont en silicium, ou par dépôt, par exemple par dépôt chimique en phase vapeur (CVD).
En outre, on dépose, sur le premier substrat 10, et avant la formation éventuelle de la couche d'isolant 30, une couche de matériau polycristallin 40. Cette couche est de préférence réalisée dans le même matériau que le substrat sur lequel elle est déposée, mais on peut envisager de former cette couche en un matériau de nature différente. Dans toute la suite, on prendra l'exemple d'une couche 40 en silicium polycristallin. Elle peut être réalisée par dépôt chimique en phase vapeur assistée par plasma (PECVD) ou à basse pression (LPCVD). La couche 40 de silicium polycristallin obtenue à la suite de cette étape présente une épaisseur typiquement comprise entre 100 et 400 nm. Cette couche a pour but de piéger, au niveau des joints de grain et sur les liaisons pendantes, les espèces générées au cours de certaines étapes du procédé, et notamment lors de l'étape de collage.
En outre, pour obtenir finalement une hétéro structure comprenant une couche mince sur un substrat support, l'un des substrats 10, 20 est utilisé comme substrat dit « donneur », dont on prélève une couche mince, et l'autre comme substrat dit « receveur », sur lequel est transférée la couche mince.
L'obtention de la couche mince 12, 22 peut être réalisé par polissage, gravure ou meulage du substrat donneur comme on le décrit ci-après, ou par le procédé de transfert Smart CutTM. Dans ce dernier cas, au cours de l'étape de préparation des substrats en figures 1 a et 2a, on génère dans le substrat donneur 10, 20 une zone de fragilisation 11, 21.
Ceci permet de délimiter l'épaisseur de la couche mince 12, 22 à transférer, et de fracturer ultérieurement le substrat 10, 20 pour séparer la couche mince 12, 22, du reste du substrat 10, 20.
La zone de fragilisation 11, 21 est réalisée par exemple par incorporation d'espèces dans le substrat donneur 10, 20. Cette incorporation peut être une implantation d'espèces ioniques d'hydrogène ou d'hélium, dans une dose totale comprise entre 2.1016 et 7.1016 at/cm2. L'implantation permet de réaliser la fracturation (« split ») du substrat donneur le long la cette zone de fragilisation, pour détacher la couche mince 12 du reste du substrat. La dose d'implantation est typiquement comprise entre 2.1016 et 7.1016 atomes par centimètre carré.
Dans le cas de la figure la, le substrat donneur est le deuxième substrat 20, et donc la zone de fragilisation 21 est réalisée dans ce deuxième substrat 20. Elle permet de délimiter la couche mince 22. En revanche dans la figure 2a, la zone de fragilisation 11 est réalisée dans le premier substrat 10, qui est alors le substrat donneur, et permet de délimiter la couche mince 12. Dans ce cas la couche mince 12, non encore détachée du substrat donneur 10, est enterrée sous la couche en silicium polycristallin 40 et adjacente à celle-ci. Collage des substrats Puis, comme illustré en figures 1 b et 2b, on colle le premier substrat 10 et le deuxième substrat 20, de façon à obtenir une hétéro structure 1 dans laquelle la couche d'oxyde 30 et la couche en silicium polycristallin 40 sont adjacentes, et à proximité d'une interface de collage 50 (i.e. elles peuvent en particulier être situées de part et d'autre de l'interface, comme dans les figures), et intercalées entre les deux substrats 10 et 20.
En particulier dans le cas où une couche d'isolant (par exemple d'oxyde de silicium) a été formée sur le deuxième substrat 20 seulement, la couche en silicium polycristallin 40 est disposée entre l'interface de collage 50, là où les espèces dégazées sont susceptibles d'être générés, et le premier substrat 10. En effet, la couche 40 en silicium polycristallin est de préférence adjacente à l'interface de collage 50, pour pouvoir absorber les espèces dégazées à ce niveau. Le collage est réalisé de manière connue de l'homme du métier, par 10 exemple par adhésion moléculaire entre les deux substrats 10 et 20. En outre le collage peut être suivi d'une étape de renforcement partiel du collage, par exemple par recuit de stabilisation à une température comprise entre 500 et 800°C, par exemple de l'ordre de 800°C, pendant deux heures environ. Dans le cas d'un transfert de couche selon la 15 technologie Smart CutTM, le recuit de stabilisation et de fragilisation est typiquement compris entre 200° et 500°C pendant quelques heures. Ce recuit peut entraîner un dégazage d'hydrogène, par une réaction d'oxydation, par exemple dans le cas du silicium selon la réaction 2H2O+Si-Mi02+4H. 20 La couche 40 en matériau polycristallin, adjacente à l'interface de collage 50, absorbe les dégazages et empêche à cette étape l'apparition des défauts (par exemple cloques) évoqués ci-avant. On obtient à cette étape, comme illustré en figures 1 b et 2b, une hétéro 25 structure comprenant successivement : le premier substrat 10, la couche de silicium polycristallin 40, d'une épaisseur comprise entre 100 et 400 nm, par exemple 240 nm, l'interface de collage 50, 30 une couche optionnelle d'oxyde 30, d'une épaisseur qui peut être inférieure à 50 nm, par exemple de 80 Â, - et le deuxième substrat 20. Après le collage, en référence aux figures 1c et 2c, on effectue le transfert de la couche mince du substrat donneur vers le substrat récepteur.
Pour ce faire, on retire, au niveau de la face libre du substrat donneur, sur sa partie arrière, (c'est-à-dire du côté de la face opposée à celle qui est collée au substrat récepteur) une épaisseur de celui-ci, pour ne garder que l'épaisseur de la couche mince. Typiquement, cette épaisseur de la couche mince est comprise entre 50 et plusieurs milliers d'angstrôms.
Plusieurs modes de réalisations sont possibles. Si le substrat donneur 10 ou 20 présente une zone de fragilisation 11 ou 21 réalisée lors de la phase de préparation des substrats, on procède à un recuit de fragilisation et de fracturation (« split ») du substrat implanté au niveau de la zone de fragilisation 11, 21 selon la méthode Smart CutTM Alternativement, on retire la partie arrière du substrat donneur par amincissement chimique et/ou mécanique (meulage, polissage). Dans l'exemple en figure 1c du collage direct, le deuxième substrat 20 20 a été aminci pour fournir la couche mince 22. Le premier substrat 10 forme donc le substrat support de l'hétéro structure. En revanche dans la figure 2c, correspondant au collage inversé, le premier substrat 10 est aminci pour fournir une couche mince 12, et le substrat 20 forme le substrat support de l'hétéro structure. 25 Après ces premières étapes, on obtient une hétéro structure comprenant successivement dans le cas du collage direct en figure lc: le premier substrat receveur 10, la couche en silicium polycristallin 40, d'une épaisseur 30 comprise entre 100 et 400 nm, par exemple 240 nm, l'interface de collage 50, la couche optionnelle d'oxyde ou d'isolant enterré 30, d'une épaisseur inférieure à 50nm, par exemple de 80 À, la couche transférée 22, d'une épaisseur comprise entre 50 À et quelques micromètres, par exemple de 120 À.
Dans le cas du collage inversé représenté en figure 2c, on obtient une structure présentant successivement : le deuxième substrat receveur 20, la couche optionnelle d'oxyde ou d'isolant enterré 30, d'une épaisseur inférieure à 50nm, par exemple de 80 À, l'interface de collage 50, la couche en silicium polycristallin 40, d'une épaisseur comprise entre 100 et 400 nm, par exemple 240 nm, la couche transférée 12, d'une épaisseur comprise entre 50 À et quelques micromètres, par exemple de 120 À. La structure obtenue, et particulièrement l'interface de collage doit ensuite être stabilisée à une température comprise entre 500 et 800°C.
Que le collage soit direct ou indirect, le recuit de consolidation et/ou les éventuels recuits intervenant pendant les étapes d'amincissement et de finition permettent aussi de chasser les espèces gazeuses, par diffusion, hors de la couche poly cristalline (par exemple l'hydrogène formé au cours du collage et piégé dans cette couche poly cristalline).
De préférence, on limite la température lors de ces étapes à 800°C, afin de ne pas altérer les propriétés de la couche polycristalline, par exemple pour ne pas modifier la microstructure de la couche poly cristalline, A titre d'exemple, une élévation en température au-delà de 800°C, pourrait entraîner la modification de la taille des grains, ce qui pourrait conduire à altérer l'intégrité de l'oxyde enterré fin.
Génération d'une couche amorphe Après fabrication de l'hétéro structure, qui peut comprendre le cas échéant des étapes additionnelles telles qu'une étape de renforcement du collage des substrats par traitement thermique, a lieu une étape consistant à transformer la couche de silicium poly cristallin 40 en une couche de matériau amorphe 41. Cette étape de génération de la couche amorphe 41 est représentée sur les figures 1d et 2d. Pour ce faire, on réalise l'amorphisation de la couche en silicium polycristallin 40 sur toute son épaisseur. On peut également amorphiser une partie superficielle, par exemple d'une épaisseur de 100 nm, du premier substrat 10 ou de la couche mince 12, adjacent à la couche 40 en silicium polycristallin. La zone amorphe peut donc s'étendre sur une épaisseur comprise entre 100 à 500 nm L'amorphisation peut être réalisée par implantation d'espèces atomiques ou ioniques à haute énergie, au travers des couches superficielles, pour atteindre la couche en silicium polycristallin 40. La profondeur d'implantation des espèces atomiques, et donc la 25 profondeur de la couche amorphe 41, sont déterminées en fonction de la nature des espèces implantées, de l'énergie donnée aux espèces, et de la dose d'implantation. L'espèce choisie de préférence pour l'implantation est du silicium, si la 30 couche à amorphiser est en silicium, afin de conserver l'homogénéité de celle-ci. Il peut néanmoins aussi s'agir d'espèces lourdes telles que du Xenon ou du Germanium. On pourra également choisir une implantation d'espèce dopante seule (par exemple une implantation de bore, Arsenic, ou de phosphore) ou en combinaison de l'espèce lourde (par exemple du BF2). Ce dopage peut permettre de constituer un plan de masse, (« Ground plane ») ou une électrode enterrée (« Back gate »).
En outre, la profondeur à laquelle l'espèce est implantée est déterminée grâce à l'énergie que l'on donne à l'espèce : plus on confère de l'énergie à l'espèce à implanter, et plus celle-ci est implantée profondément. Enfin, la dose d'implantation des espèces est adaptée en fonction de la nature de la couche que l'on souhaite amorphiser.
Par ailleurs, dans le cas du collage direct réalisé en figure 1, on réalise de préférence entre l'étape de transfert de couche mince et l'étape d'amorphisation une étape intermédiaire de finition et d'amincissement de la couche mince, par exemple par un traitement thermique de lissage, ou par planarisation mécano-chimique (CMP) ou encore par oxydation sacrificielle, recuit. Ceci permet de minimiser l'énergie nécessaire lors de l'implantation d'amorphisation : l'épaisseur à traverser par l'espèce d'implantation étant plus faible, l'énergie nécessaire est moindre.
En résumé, on procède de manière préférée dans le cas du collage direct de la façon suivante : collage, recuit de consolidation, et formation de la couche mince (Smart Cut, Smart Stacking) Amincissement et finition de la couche mince (oxidation sacrificielle, polissage, gravure, recuit ...) Amorphisation. Par ailleurs, l'amincissement préalable dans le cas du collage direct permet d'utiliser approximativement les mêmes paramètres pour l'amorphisation que dans le cas du collage inversé. En effet, dans le premier cas, l'implantation est réalisée au travers de la couche mince amincie et de la couche d'oxyde, tandis que dans le second cas elle est réalisée au travers de la couche mince seulement. A titre d'exemple, pour les épaisseurs des couches décrites ci-10 avant on implante des atomes de silicium à une énergie de l'ordre de 50keV, et à une dose de 2.1015 atomes/cm'. Cristallisation de la couche amorphe Une fois la couche amorphe 41 générée, on la recristallise, comme 15 illustré en figures le et 2e, pour obtenir une couche de silicium monocristallin 42. Pour réaliser cette étape, on fait recroitre un cristal de matériau semiconducteur monocristallin, de la même nature que le matériau constitutif du premier substrat 10. 20 Par exemple, on fait croitre un cristal de silicium 42 à partir de la surface du premier substrat 10 adjacente à la couche amorphe 41, par épitaxie en phase solide (SPE), selon le plan cristallin du premier substrat 10. On assimile alors pour la suite l'ensemble constitué de la couche de silicium 42 et du premier substrat 10 comme le premier substrat 10 lui-même. 25 Le budget thermique de l'épitaxie, c'est-à-dire le couple température/temps de recuit, est calibré de manière à assurer la recristallisation totale de la couche amorphe 41 à partir de l'interface amorphe/cristal. Par exemple, pour une couche amorphe 41 de 240 nm, on effectue 30 une épitaxie en phase solide, par recuit à 550°C pendant une à deux heures. La durée du recuit est diminuée pour des températures plus élevées.
De manière plus générale, les paramètres de temps et de température dépendant de l'énergie d'activation de la recristallisation qui suit une loi d'Arhennius. L'énergie d'activation a été déterminée expérimentalement et peur être impactée par différents paramètres tels que le dopage de la couche ou la quantité d'hydrogène qu'elle contient. Après la phase de recristallisation de la couche amorphe, des boucles de dislocations, connues en soi de l'Homme du métier et également nommées « défauts de fin de parcours » 43 (ou EOR pour « end of range ») peuvent apparaître à l'interface originale entre la couche amorphe 41 et le premier substrat 10 ou ce qu'il en reste dans le cas où le premier substrat est le substrat donneur, après l'étape de transfert de la couche mince, c'est-à-dire la couche mince 12 elle-même. Or le procédé selon l'invention permet aussi de s'affranchir aisément de ces défauts ou des inconvénients liés à ceux-ci. En effet, dans la configuration du collage direct, en figure 1, dans laquelle le substrat 10 forme le substrat support de l'hétéro structure, on peut choisir les paramètres d'amorphisation et de recristallisation pour que l'interface originale entre la couche amorphe 41 et le premier substrat 10 se trouve à une distance importante de la couche d'isolant 30, et de l'interface de collage 50, cette distance étant comprise par exemple entre 100 nm et 500 nm. Ceci permet d'éloigner les défauts EOR 43 de la couche d'isolant 30 pour empêcher toute perturbation de celle-ci par ces défauts, notamment des éventuelles perturbations électriques sur le fonctionnement de dispositifs formés dans ou sur la couche mince 12. Dans la configuration du collage inversé en figure 2 où le substrat 20 a été aminci et a fourni la couche mince 22, on peut amincir la partie de cette couche mince afin d'éliminer les défauts au cours d'une étape illustrée en figure 2f.
De la sorte, et contrairement au procédé de collage direct, on préfère réaliser une étape d'amincissement de la couche mince après l'étape de recristallisation par épitaxie. Ceci permet en outre de conserver, avant l'étape de recristallisation, une épaisseur suffisante de couche mince monocristalline comme empreinte à l'épitaxie en phase solide. Enfin, des étapes classiques de finition, comme des recuits à haute température, polissage, etc. peuvent être mises en oeuvre sur la structure finale.
On obtient une hétéro structure dans laquelle une éventuelle couche d'isolant 30, typiquement d'oxyde tel que du SiO2, est intercalée entre une couche mince 12, 22 et un substrat support 10, 20 en silicium monocristallin. Cette structure présente l'avantage que les défauts de type cloques ont complétement disparu.

Claims (22)

  1. REVENDICATIONS1. Procédé de fabrication d'une hétéro structure comprenant au moins une couche mince (12, 22) et un substrat support (10, 20) en matériau semi- conducteur, le procédé comprenant les étapes consistant à : coller un premier substrat (10) en un premier matériau, monocristallin, ledit premier substrat comprenant en surface une couche en un deuxième matériau, polycristallin (40), à un deuxième substrat (20) de sorte qu'il existe entre la couche de matériau polycristallin (40) et le deuxième substrat (20) une interface de collage (50), retirer sur la surface libre de l'un des substrats (10, 20), dit substrat donneur, une épaisseur de celui-ci afin de ne conserver qu'une couche mince (12, 22), générer une couche de matériau semi-conducteur amorphe (41) entre le premier substrat (10) et l'interface de collage (50) par amorphisation de la couche de matériau polycristallin, et cristalliser la couche de matériau semi-conducteur amorphe (41) suivant le plan cristallin du premier substrat (10) adjacent.
  2. 2. Procédé de fabrication d'une hétéro structure selon la revendication 1, dans lequel l'étape de collage comprend un renforcement du collage par recuit de stabilisation susceptible de générer des dégazages absorbés par la couche en deuxième matériau polycristallin (40).
  3. 3. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, dans lequel on forme la couche en deuxième matériau polycristallin (40), sur le premier substrat (10) par dépôt chimique en phase vapeur assistée par plasma (PECVD) ou à basse pression (LPCVD).
  4. 4. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, dans lequel l'étape de génération de la couche amorphe (41) comprend en outre l'amorphisation d'une partie du premier substrat (10).
  5. 5. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, dans lequel l'amorphisation est réalisée par implantation d'atomes de silicium à une énergie de 50keV et à une dose de 2.1015at/cm.
  6. 6. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, dans lequel l'étape de cristallisation de la couche amorphe (41) est réalisée par épitaxie en phase solide à partir du premier substrat (10).
  7. 7. Procédé de fabrication d'une hétéro structure selon la revendication précédente, dans lequel l'épitaxie en phase solide est réalisée par recuit à au moins 550°C pendant au moins une heure.
  8. 8. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, dans lequel le matériau constitutif des premier et deuxième substrats (10, 20) et de la couche de matériau polycristallin (40) est du silicium.
  9. 9. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, comprenant en outre une étape préliminaire d'implantation d'espèces au substrat donneur (10, 20), de façon à y former une zone de fragilisation (11, 21), l'étape de retrait d'une épaisseur du substrat donneur (10, 20) consistant à détacher ladite épaisseur du substrat donneur (10, 20) le long de la zone de fragilisation (11, 21).
  10. 10. Procédé de fabrication d'une hétéro structure selon l'une des revendications 1 à 9, dans lequel l'étape de retrait de l'épaisseur du substrat donneur est réalisée par amincissement mécanique et/ou chimique.
  11. 11. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, comprenant en outre une étape de finition de la couche mince, postérieure à l'étape de retrait d'une épaisseur du substrat donneur (10, 20), consistant en un traitement de surface de la couche mince (12, 22) par traitement thermique de lissage, par planarisation mécano- chimique (CMP) ou par oxydation sacrificielle.
  12. 12. Procédé de fabrication d'une hétéro structure selon la revendication précédente, dans lequel le substrat donneur est le deuxième substrat (20), et l'étape de finition de la couche mince (22) a lieu entre l'étape de retrait et l'étape d'amorphisation de la couche de matériau poly-cristallin (40).
  13. 13. Procédé de fabrication d'une hétéro structure selon la revendication 11, dans lequel le substrat donneur est le premier substrat (10), et l'étape de finition de la couche mince (12) a lieu après l'étape de cristallisation.
  14. 14. Procédé de fabrication d'une hétéro structure selon l'une des revendications précédentes, comprenant une étape préliminaire à l'étape de collage, de formation d'une couche d'isolant (30) d'une épaisseur inférieure à 50 nm, en surface du deuxième substrat (20), et dans lequel, après le collage, la couche d'isolant (30) est située entre l'interface de collage (50) et le deuxième substrat (20).
  15. 15. Procédé de fabrication d'une héréro structure selon la revendication précédente, dans lequel la couche d'isolant (30) est réalisée en oxyde de silicium.
  16. 16. Hétéro structure comprenant au moins une couche mince (12, 22) sur un substrat support (10, 20) ladite hétéro structure étant caractérisée en ce qu'elle est obtenue par le procédé de fabrication selon l'une des revendications précédentes, et qu'elle ne présente pas de défauts de type cloque.
  17. 17. Hétéro structure selon la revendication précédente comprenant une interface de collage (50) entre la couche mince (12, 22) et le substrat support (10, 20), le substrat support présentant des défauts de fin de parcours à une distance comprise entre 100 et 500 nm de l'interface de collage (50).
  18. 18. Hétéro structure selon la revendication 16, comprenant en outre une couche d'isolant (30) disposée entre le substrat support (10, 20) et la couche mince (12, 22).
  19. 19. Hétéro structure selon la revendication 18, dans laquelle la couche d'isolant (30) présente une épaisseur inférieure à 50 nm.
  20. 20. Hétéro structure selon l'une des revendications 18 ou 19, dans laquelle la couche d'isolant est réalisée en oxyde de silicium.
  21. 21. Hétéro structure selon la revendication 16, dans laquelle le substrat support (10, 20) et la couche mince (12,
  22. 22) sont réalisés en silicium.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
JP6061251B2 (ja) * 2013-07-05 2017-01-18 株式会社豊田自動織機 半導体基板の製造方法
SG11201610455TA (en) 2014-06-24 2017-01-27 Ev Group E Thallner Gmbh Method and device for surface treatment of substrates
CN105845548A (zh) * 2015-01-16 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种硅衬底及其制造方法
JP2016171307A (ja) * 2015-03-10 2016-09-23 株式会社デンソー 基板接合方法
CN105140107B (zh) * 2015-08-25 2019-03-29 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN107346746B (zh) * 2016-05-05 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
FR3051979B1 (fr) * 2016-05-25 2018-05-18 Soitec Procede de guerison de defauts dans une couche obtenue par implantation puis detachement d'un substrat
FR3051968B1 (fr) * 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
CN107958839B (zh) * 2016-10-18 2020-09-29 上海新昇半导体科技有限公司 晶圆键合方法及其键合装置
EP3586356B1 (fr) * 2017-02-21 2023-11-08 EV Group E. Thallner GmbH Procédé de liaison de substrats
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
FR3079346B1 (fr) * 2018-03-26 2020-05-29 Soitec Procede de fabrication d'un substrat donneur pour le transfert d'une couche piezoelectrique, et procede de transfert d'une telle couche piezoelectrique
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
FR3091000B1 (fr) 2018-12-24 2020-12-04 Soitec Silicon On Insulator Procede de fabrication d’un substrat pour un capteur d’image de type face avant
CN113629182A (zh) * 2020-05-08 2021-11-09 济南晶正电子科技有限公司 一种tc-saw复合衬底及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2810448A1 (fr) * 2000-06-16 2001-12-21 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
US20040166650A1 (en) * 2003-02-26 2004-08-26 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
JP2007318097A (ja) * 2006-04-27 2007-12-06 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
EP1873823A1 (fr) * 2006-06-26 2008-01-02 SUMCO Corporation Procédé de production de plaquettes collée
US7387947B2 (en) * 2004-10-04 2008-06-17 S.O.I.Tec Silicon On Insulator Technologies Method for transferring a thin layer including a controlled disturbance of a crystalline structure
US20090321873A1 (en) * 2008-06-30 2009-12-31 Bich-Yen Nguyen Low-cost substrates having high-resistivity properties and methods for their manufacture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5051949B2 (ja) 2001-05-31 2012-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP5185284B2 (ja) * 2006-12-26 2013-04-17 ソイテック 半導体オンインシュレータ構造体を製造する方法
CN101620983B (zh) * 2008-06-20 2011-05-25 李天锡 薄膜制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2810448A1 (fr) * 2000-06-16 2001-12-21 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
US20040166650A1 (en) * 2003-02-26 2004-08-26 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
US7387947B2 (en) * 2004-10-04 2008-06-17 S.O.I.Tec Silicon On Insulator Technologies Method for transferring a thin layer including a controlled disturbance of a crystalline structure
JP2007318097A (ja) * 2006-04-27 2007-12-06 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
EP1873823A1 (fr) * 2006-06-26 2008-01-02 SUMCO Corporation Procédé de production de plaquettes collée
US20090321873A1 (en) * 2008-06-30 2009-12-31 Bich-Yen Nguyen Low-cost substrates having high-resistivity properties and methods for their manufacture

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