FR2965658A1 - Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer - Google Patents
Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer Download PDFInfo
- Publication number
- FR2965658A1 FR2965658A1 FR1058011A FR1058011A FR2965658A1 FR 2965658 A1 FR2965658 A1 FR 2965658A1 FR 1058011 A FR1058011 A FR 1058011A FR 1058011 A FR1058011 A FR 1058011A FR 2965658 A1 FR2965658 A1 FR 2965658A1
- Authority
- FR
- France
- Prior art keywords
- layer
- semiconductor
- piezoelectric material
- insulating stack
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 10
- 239000004020 conductor Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/798—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being provided in or under the channel regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0188—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
B10532 - 10-GR3-166 1 COUCHE SEMICONDUCTRICE SUR ISOLANT SUSCEPTIBLE D'ÊTRE CONTRAINTE, ET SON PROCÉDÉ DE FABRICATION B10532 - 10-GR3-166 1 SEMICONDUCTOR LAYER ON INSULATOR WHICH CAN BE STRESSED, AND METHOD FOR MANUFACTURING SAME
Domaine de l'invention La présente invention concerne un dispositif intégré comprenant une couche semiconductrice formée sur un substrat semiconducteur avec interposition d'une couche isolante, la couche semiconductrice étant contrainte de façon localisée. Plus particulièrement, la présente invention concerne un tel dispositif dans lequel la contrainte peut varier dans le temps. Exposé de l'art antérieur De nombreux composants électroniques intégrés fonc- tionnent grâce au déplacement de porteurs, électrons et/ou trous, dans un matériau semiconducteur. Pour améliorer la mobilité des porteurs dans le matériau semiconducteur, plusieurs techniques ont été développées. Ces techniques consistent pour l'ensemble, dans le cas de transistors MOS, à appliquer une contrainte sur la région de canal. La figure 1 illustre un dispositif comprenant un transistor MOS mettant en oeuvre l'une de ces techniques. Le transistor MOS M comprend un substrat semi-conducteur 10 en surface duquel est formée une grille isolée 12 constituée d'un matériau conducteur 14 s'étendant en surface d'une couche isolante 16. Des espaceurs 18 sont formés autour de B10532 - 10-GR3-166 Field of the Invention The present invention relates to an integrated device comprising a semiconductor layer formed on a semiconductor substrate with the interposition of an insulating layer, the semiconductor layer being constrained in a localized manner. More particularly, the present invention relates to such a device wherein the stress can vary over time. BACKGROUND OF THE PRIOR ART Many integrated electronic components operate by moving carriers, electrons and / or holes in a semiconductor material. To improve carrier mobility in the semiconductor material, several techniques have been developed. These techniques consist for all, in the case of MOS transistors, to apply a constraint on the channel region. FIG. 1 illustrates a device comprising a MOS transistor implementing one of these techniques. The MOS transistor M comprises a semiconductor substrate 10 on the surface of which is formed an insulated gate 12 made of a conductive material 14 extending on the surface of an insulating layer 16. Spacers 18 are formed around B10532 - 10- GR3-166
2 la grille 12, et des régions dopées de source et de drain 20 sont formées de part et d'autre de la grille 12 dans le substrat de silicium 10. Dans le transistor M, les régions de source et de drain 20 sont en silicium-germanium. Le paramètre de maille du silicium-germanium étant supérieur au paramètre de maille du silicium, les régions 20 en silicium-germanium appliquent une contrainte en compression sur la région de canal du transistor M (illustrée en figure 1 par des flèches). Il est connu que la mobilité des porteurs de type N ou de type P varie selon le type de contrainte appliquée sur le canal du transistor, entre les régions de source et de drain, en tension ou en compression. Il a également été proposé de former une couche de nitrure de silicium sur le transistor pour appliquer une contrainte sur le canal par l'intermédiaire de cette grille. Les proportions stoechiométriques de la couche de nitrure de silicium sont alors prévues en fonction du type de contrainte que l'on souhaite appliquer au canal du transistor MOS. Il est également connu de former un transistor sur une couche de silicium s'étendant sur un substrat de silicium-germanium. La différence entre les paramètres de maille du silicium-germanium et du silicium procure à la couche de silicium un état contraint en tension. Outre les procédés permettant d'appliquer une contrainte, directe ou indirecte, sur le canal du transistor, il est également connu de modifier la mobilité des porteurs en jouant sur l'orientation cristalline du substrat semiconducteur au niveau du canal. La figure 2 illustre un tel dispositif. Dans un substrat de silicium 30 d'orientation cristallographique (100) sont formées des zones actives délimitées par des murs isolants 32. Dans certaines zones actives, une portion supérieure du substrat de silicium 30 est éliminée et est remplacée par des portions 34 d'orientation cristallographique (110). En surface des zones actives constituées du substrat 30 sont formées des B10532 - 10-GR3-166 2 the gate 12, and doped source and drain regions 20 are formed on either side of the gate 12 in the silicon substrate 10. In the transistor M, the source and drain regions 20 are in silicon -germanium. Since the silicon-germanium mesh parameter is greater than the silicon mesh parameter, the silicon-germanium regions apply a compressive stress to the channel region of the M transistor (illustrated in Fig. 1 by arrows). It is known that the mobility of the N-type or P-type carriers varies according to the type of stress applied to the transistor channel, between the source and drain regions, in voltage or in compression. It has also been proposed to form a silicon nitride layer on the transistor to apply a stress on the channel via this gate. The stoichiometric proportions of the silicon nitride layer are then predicted as a function of the type of constraint that it is desired to apply to the channel of the MOS transistor. It is also known to form a transistor on a silicon layer extending on a silicon-germanium substrate. The difference between the silicon-germanium and silicon mesh parameters gives the silicon layer a voltage-strained state. In addition to the methods making it possible to apply a stress, direct or indirect, on the channel of the transistor, it is also known to modify the mobility of the carriers by varying the crystalline orientation of the semiconductor substrate at the level of the channel. Figure 2 illustrates such a device. In a crystallographic orientation silicon substrate (100) are formed active areas delimited by insulating walls 32. In some active areas, an upper portion of the silicon substrate 30 is removed and is replaced by orientation portions 34. crystallographic (110). At the surface of the active areas formed of the substrate 30 are formed B10532 - 10-GR3-166
3 grilles 36 de transistors MOS à canal N tandis que, en surface des portions 34, des grilles 38 de transistors MOS à canal P sont prévues. La mobilité des porteurs dans un matériau semi- conducteur peut également être améliorée en utilisant d'autres matériaux semiconducteurs tels que le silicium-germanium, le germanium, ou des composés III-V. Les procédés présentés ci-dessus permettent de former des transistors MOS dans un substrat massif. Ces différentes solutions ne sont par contre pas envisageables dans le cas de composants formés dans une couche semiconductrice reposant sur un substrat semiconducteur avec interposition d'une couche isolante (une telle couche sera appelée "couche SOI" par la suite, de l'anglais Silicon On Insulator). 3 grids 36 of N-channel MOS transistors while, on the surface of the portions 34, grids 38 of P-channel MOS transistors are provided. Carrier mobility in a semiconductor material can also be improved by using other semiconductor materials such as silicon-germanium, germanium, or III-V compounds. The methods presented above make it possible to form MOS transistors in a solid substrate. These different solutions are not however possible in the case of components formed in a semiconductor layer based on a semiconductor substrate with interposition of an insulating layer (such a layer will be called "SOI layer" later, English Silicon On Insulator).
On cherche généralement à former des transistors MOS de plus en plus petits. Pour limiter les effets parasites entre transistors, on forme fréquemment ces transistors dans une couche semiconductrice de type SOI dans laquelle des zones actives sont délimitées par des murs d'isolement. Ainsi, les zones actives sont complètement entourées de matériau isolant, ce qui limite fortement les effets parasites entre transistors. Cependant, pour qu'une telle structure soit efficace, et avec des transistors de plus en plus petits, l'épaisseur de la couche SOI est réduite au maximum. On utilise actuellement des couches SOI présentant une épaisseur inférieure à 70 nm et, dans le cas de couches complètement déplétées (FDSOI), des couches d'épaisseur inférieure à 10 nm. Dans de telles structures, la formation de zones de source et de drain en silicium-germanium telles que représentées en figure 1 est moins efficace. En effet, pour que le silicium- germanium applique une contrainte suffisante sur le canal de silicium, il est nécessaire que les régions de silicium- germanium 20 présentent une épaisseur relativement importante. De plus, la formation d'une couche de type SOI présentant des B10532 - 10-GR3-166 We generally seek to form smaller and smaller MOS transistors. To limit the parasitic effects between transistors, these transistors are frequently formed in an SOI type semiconductor layer in which active zones are delimited by isolation walls. Thus, the active areas are completely surrounded by insulating material, which greatly limits the parasitic effects between transistors. However, for such a structure to be effective, and with smaller and smaller transistors, the thickness of the SOI layer is reduced to a minimum. SOI layers having a thickness of less than 70 nm are currently used and, in the case of completely depleted layers (FDSOI), layers with a thickness of less than 10 nm. In such structures, the formation of silicon-germanium source and drain regions as shown in FIG. 1 is less efficient. Indeed, for the silicon germanium to apply a sufficient stress on the silicon channel, it is necessary that the silicon-germanium regions 20 have a relatively large thickness. In addition, the formation of an SOI layer with B10532 - 10-GR3-166
4 caissons d'orientation cristallographique différente est peu réalisable en pratique. Pour former une couche SOI contrainte, il existe un procédé, connu sous l'acronyme sSOI (de l'anglais "strained SOI"), qui consiste à reporter, sur un substrat semiconducteur recouvert d'une couche isolante, une couche semiconductrice précontrainte. Cette couche précontrainte peut être par exemple une couche de silicium formée sur une couche de silicium-germanium (le silicium est alors contraint en tension). 4 boxes of different crystallographic orientation is impractical in practice. In order to form a constrained SOI layer, there exists a method, known by the acronym sSOI (strained SOI), which consists in transferring, on a semiconductor substrate covered with an insulating layer, a preloaded semiconductor layer. This prestressing layer may for example be a silicon layer formed on a silicon-germanium layer (the silicon is then stressed in tension).
Ce procédé permet de former une couche SOI contrainte sur l'ensemble de sa surface. Cependant, il ne permet pas de former une couche SOI comprenant des portions contraintes localisées. Un besoin existe donc d'un dispositif et d'un procédé permettant d'appliquer une contrainte localisée dans des zones actives définies dans une couche de type SOI, ce procédé étant adapté à la formation des transistors MOS de petite taille. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir une couche de type SOI comprenant des zones actives dans lesquelles la couche semiconductrice peut être contrainte. Un objet d'un mode de réalisation de la présente invention est de prévoir en outre une couche SOI dans laquelle la contrainte localisée peut être modifiée au fil du temps. Ainsi, un mode de réalisation de la présente invention prévoit un dispositif intégré comprenant une couche semi-conductrice formée sur un substrat semiconducteur avec interposition d'un empilement isolant, l'empilement isolant comprenant au moins une couche de matériau piézoélectrique. Selon un mode de réalisation de la présente invention, le dispositif comprend en outre des moyens d'application d'une différence de potentiel de part et d'autre de portions de la couche de matériau piézoélectrique. This method makes it possible to form an SOI layer constrained on its entire surface. However, it does not make it possible to form an SOI layer comprising localized constrained portions. A need therefore exists for a device and a method for applying a localized constraint in active zones defined in an SOI type layer, this method being adapted to the formation of small-sized MOS transistors. SUMMARY An object of an embodiment of the present invention is to provide an SOI type layer comprising active areas in which the semiconductor layer can be constrained. An object of an embodiment of the present invention is to further provide an SOI layer in which the localized stress can be changed over time. Thus, an embodiment of the present invention provides an integrated device comprising a semiconductor layer formed on a semiconductor substrate with the interposition of an insulating stack, the insulating stack comprising at least one layer of piezoelectric material. According to one embodiment of the present invention, the device further comprises means for applying a potential difference across portions of the layer of piezoelectric material.
B10532 - 10-GR3-166 B10532 - 10-GR3-166
Selon un mode de réalisation de la présente invention, l'empilement isolant comprend une première couche de matériau diélectrique formée entre la couche de matériau piézoélectrique et la couche semiconductrice. 5 Selon un mode de réalisation de la présente invention, l'empilement isolant comprend en outre une deuxième couche de matériau diélectrique entre la couche de matériau piézo-électrique et le substrat semiconducteur. Selon un mode de réalisation de la présente invention, des zones actives adaptées à recevoir des composants intégrés sont délimitées dans la couche semiconductrice par des murs d'isolement formés dans la couche semiconductrice, dans l'empilement isolant et dans le substrat semiconducteur. Selon un mode de réalisation de la présente invention, les moyens d'application d'une différence de potentiel de part et d'autre de la couche de matériau piézoélectrique comprennent une tranchée formée au travers de la couche semiconductrice, de l'empilement isolant et du substrat semiconducteur, et une région fortement dopée formée dans le substrat semiconducteur entre la tranchée et l'interface entre la couche de matériau piézoélectrique et le substrat semiconducteur, en regard d'une ou de plusieurs zones actives. Selon un mode de réalisation de la présente invention, les composants intégrés sont des transistors MOS comprenant une grille isolée, une portion de matériau piézoélectrique étant formée dans la grille isolée. Un mode de réalisation de la présente invention prévoit en outre un procédé d'optimisation du fonctionnement d'un ensemble de transistors MOS formés dans la couche semiconductrice d'un dispositif intégré tel que décrit ci- dessus, consistant à appliquer une première différence de potentiel de part et d'autre d'une première portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal N et à appliquer une deuxième différence de potentiel de part et B10532 - 10-GR3-166 According to an embodiment of the present invention, the insulating stack comprises a first layer of dielectric material formed between the layer of piezoelectric material and the semiconductor layer. According to an embodiment of the present invention, the insulating stack further comprises a second layer of dielectric material between the piezoelectric material layer and the semiconductor substrate. According to one embodiment of the present invention, active zones adapted to receive integrated components are delimited in the semiconductor layer by isolation walls formed in the semiconductor layer, in the insulating stack and in the semiconductor substrate. According to one embodiment of the present invention, the means for applying a potential difference on either side of the layer of piezoelectric material comprise a trench formed through the semiconductor layer, the insulating stack and of the semiconductor substrate, and a highly doped region formed in the semiconductor substrate between the trench and the interface between the piezoelectric material layer and the semiconductor substrate, facing one or more active areas. According to an embodiment of the present invention, the integrated components are MOS transistors comprising an insulated gate, a portion of piezoelectric material being formed in the insulated gate. An embodiment of the present invention further provides a method of optimizing the operation of a set of MOS transistors formed in the semiconductor layer of an integrated device as described above, comprising applying a first potential difference on either side of a first portion of the layer of piezoelectric material facing N-channel MOS transistors and applying a second potential difference on the part of B10532 - 10-GR3-166
6 d'autre d'une deuxième portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal P. Selon un mode de réalisation de la présente invention, la première et la deuxième différence de potentiel sont appliquées lors de phases de fonctionnement des transistors de l'ensemble de transistors. Selon un mode de réalisation de la présente invention, la première et la deuxième différence de potentiel sont de valeurs opposées. 6 of a second portion of the layer of piezoelectric material facing P-channel MOS transistors. According to an embodiment of the present invention, the first and second potential differences are applied during phases of operation of the transistors of the set of transistors. According to one embodiment of the present invention, the first and second potential differences are of opposite values.
Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un transistor MOS à canal contraint ; la figure 2, précédemment décrite, illustre un dispositif comprenant des transistors MOS formés dans des zones actives d'orientations différentes ; la figure 3 est une vue en coupe d'un dispositif selon un mode de réalisation de la présente invention ; la figure 4 est une vue en coupe illustrant des connexions permettant de faire fonctionner la structure de la figure 3 ; la figure 5 illustre une variante de la structure de la figure 4 ; et la figure 6 illustre un dispositif selon un autre mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. BRIEF DESCRIPTION OF THE DRAWINGS These and other objects, features, and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying drawings, in which: FIG. , illustrates a constrained channel MOS transistor; FIG. 2, previously described, illustrates a device comprising MOS transistors formed in active zones of different orientations; Fig. 3 is a sectional view of a device according to an embodiment of the present invention; Figure 4 is a sectional view illustrating connections for operating the structure of Figure 3; Figure 5 illustrates a variant of the structure of Figure 4; and Figure 6 illustrates a device according to another embodiment of the present invention. For the sake of clarity, the same elements have been designated by the same references in the various figures and, moreover, as is customary in the representation of the integrated circuits, the various figures are not drawn to scale.
B10532 - 10-GR3-166 B10532 - 10-GR3-166
7 Description détaillée Pour former une couche de type SOI comprenant des zones actives dans lesquelles la couche est contrainte, les inventeurs prévoient une nouvelle structure permettant d'appliquer une contrainte locale, cette contrainte pouvant être modifiée dans le temps si désiré. La figure 3 illustre cette structure. Un substrat semiconducteur 40 est surmonté d'une couche semiconductrice 42 (appelée "couche SOI" par la suite) avec interposition d'un empilement isolant 44. L'empilement isolant 44 comprend, dans l'exemple représenté, une couche de matériau piézoélectrique 46 en sandwich entre une couche supérieure 48 et une couche inférieure 50 de matériau diélectrique. Des régions d'isolement 52, formées au travers de la couche 42 et de l'empilement 44, permettent de définir des zones actives 54 dans la couche 42. Lorsqu'une différence de potentiel est appliquée de part et d'autre de la couche de matériau piézoélectrique 46, ce matériau se déforme selon une première direction parallèle au champ électrique appliqué. Si une différence de potentiel de signe opposé est appliquée sur la couche de matériau piézoélectrique, ce matériau se déforme en sens opposé. Ainsi, en polarisant correctement la couche de matériau piézoélectrique 46, en regard d'une zone active 54, on obtient une variation de l'épaisseur de cette couche 46 (comme cela est représenté par des flèches en figure 3). La déformation de la couche 46 permet d'appliquer une contrainte au niveau du matériau semiconducteur 42 de la zone active 54 située en regard de la portion déformée de la couche 46. La figure 4 illustre plus en détail le dispositif de la figure 3 et une solution permettant de polariser la couche de matériau piézoélectrique 46 de façon adaptée à ce que cette couche applique une contrainte sur la zone active 54 adjacente. Dans l'exemple de la figure 4, deux zones actives 54-1 et 54-2 sont représentées dans la couche semiconductrice 42. Un transistor M1, respectivement M2, est formé en surface de la B10532 - 10-GR3-166 DETAILED DESCRIPTION In order to form an SOI type layer comprising active zones in which the layer is constrained, the inventors provide a new structure for applying a local stress, this constraint being able to be modified in time if desired. Figure 3 illustrates this structure. A semiconductor substrate 40 is surmounted by a semiconductor layer 42 (hereinafter referred to as the "SOI layer") with the interposition of an insulating stack 44. The insulating stack 44 comprises, in the example represented, a layer of piezoelectric material 46 sandwiched between an upper layer 48 and a lower layer 50 of dielectric material. Isolation regions 52, formed through the layer 42 and the stack 44, define active areas 54 in the layer 42. When a potential difference is applied on both sides of the layer of piezoelectric material 46, this material deforms in a first direction parallel to the applied electric field. If a potential difference of opposite sign is applied to the layer of piezoelectric material, this material deforms in the opposite direction. Thus, by correctly polarizing the piezoelectric material layer 46, opposite an active zone 54, a variation in the thickness of this layer 46 is obtained (as represented by arrows in FIG. 3). The deformation of the layer 46 makes it possible to apply a stress on the semiconductor material 42 of the active zone 54 facing the deformed portion of the layer 46. FIG. 4 illustrates in more detail the device of FIG. solution for polarizing the layer of piezoelectric material 46 so that the layer applies a stress on the active zone 54 adjacent. In the example of FIG. 4, two active zones 54-1 and 54-2 are represented in the semiconductor layer 42. A transistor M1, respectively M2, is formed on the surface of the B10532 - 10-GR3-166
8 zone active 54-1, respectivement 54-2. De façon classique, des régions de source et de drain, représentées en pointillés, sont définies de part et d'autre des grilles de transistors M1 et M2, dans les zones actives correspondantes. 8 active zone 54-1, respectively 54-2. In a conventional manner, source and drain regions, represented in dotted lines, are defined on either side of the transistor gates M1 and M2, in the corresponding active zones.
Pour polariser la couche de matériau piézoélectrique 46, un contact 60-1, respectivement 60-2, est pris en surface de la zone active 54-1, respectivement 54-2. Dans l'exemple représenté, ce contact est pris en surface d'une des régions de source ou de drain. Ce contact pourra également être pris sur l'autre des régions de source et de drain, ou encore sur la grille isolée des transistors M1 et M2. On notera que la différence de potentiel appliquée de part et d'autre de la couche de matériau piézoélectrique 46 est contrôlée dans ce dispositif par l'application d'un potentiel du côté de la face inférieure de la couche de matériau piézoélectrique, le potentiel dans la zone active étant le potentiel moyen lors du fonctionnement normal des transistors M1 et M2 (au niveau du premier contact). Pour appliquer une différence de potentiel adaptée à provoquer la déformation du matériau piézoélectrique 46, un contact est pris du côté de la face inférieure de la couche de matériau piézoélectrique 46. Pour cela, on forme, dans des portions adjacentes aux zones actives 54-1 et 54-2, des tranchées d'accès au substrat 40, ces tranchées traversant la couche semiconductrice 42 et l'empilement isolant 44. Les tranchées sont remplies d'un matériau conducteur 64-1, 64-2 et un contact 62-1, 62-2 est formé en surface du matériau conducteur. A titre d'exemple, le matériau conducteur 64-1, 64-2 peut être un matériau semiconducteur dopé ou polycristallin formé par exemple par épitaxie, ou encore tout autre matériau conducteur compatible avec la formation de circuits intégrés. On notera que les tranchées pourront également ne pas être remplies, le contact 62-1, 62-2 étant alors formé dans le fond des tranchées. To polarize the layer of piezoelectric material 46, a contact 60-1, respectively 60-2, is taken on the surface of the active zone 54-1, respectively 54-2. In the example shown, this contact is taken on the surface of one of the source or drain regions. This contact may also be taken on the other of the source and drain regions, or on the isolated gate of the transistors M1 and M2. It will be noted that the potential difference applied on either side of the layer of piezoelectric material 46 is controlled in this device by the application of a potential on the lower face side of the layer of piezoelectric material, the potential in the active area being the average potential during normal operation of the transistors M1 and M2 (at the first contact). To apply a potential difference adapted to cause the deformation of the piezoelectric material 46, contact is made on the side of the lower face of the layer of piezoelectric material 46. For this, it forms, in portions adjacent to the active areas 54-1 and 54-2, trenches for accessing the substrate 40, these trenches passing through the semiconductor layer 42 and the insulating stack 44. The trenches are filled with a conductive material 64-1, 64-2 and a contact 62-1. , 62-2 is formed on the surface of the conductive material. For example, the conductive material 64-1, 64-2 may be a doped or polycrystalline semiconductor material formed for example by epitaxy, or any other conductive material compatible with the formation of integrated circuits. It will be noted that the trenches may also not be filled, the contact 62-1, 62-2 then being formed in the bottom of the trenches.
B10532 - 10-GR3-166 B10532 - 10-GR3-166
9 Le contact 62-1, respectivement 62-2, est formé à côté de la zone active 54-1 du transistor M1, respectivement 54-2 du transistor M2. On forme ainsi un point d'accès à la face arrière de la couche de matériau piézoélectrique 46. The contact 62-1, respectively 62-2, is formed next to the active zone 54-1 of the transistor M1, respectively 54-2 of the transistor M2. An access point is thus formed at the rear face of the layer of piezoelectric material 46.
Pour appliquer un potentiel du côté de la face inférieure de la couche de matériau piézoélectrique 46, localisé en regard d'une zone active désirée, une portion 66-1, respectivement 66-2, du substrat 40 située entre le matériau 64-1, respectivement 64-2, et la face inférieure de la couche de matériau piézoélectrique en regard de la zone active 54-1, respectivement 54-2, est fortement dopée (régions 66-1 et 66-2 délimitées en pointillés en figure 4). On notera que, si le matériau 64-1, 64-2 est un matériau semiconducteur, il sera également fortement dopé. Les régions 66-1 et 66-2 sont disjointes sous l'empilement isolant 44 de façon à dissocier les polarisations des faces inférieures de la couche piézoélectrique 46 en regard des zones actives 54-1 et 54-2. A titre d'exemple, les régions 66-1 et 66-2 sont fortement dopées de type N et le substrat 40 est faiblement dopé de type P. On peut également prévoir des dopages différents, notamment un fort dopage de type P des régions 66-1 et 66-2, tant que l'isolement entre ces deux régions est assuré (par exemple par des caissons de dopages adaptés). Ainsi, le substrat 40 situé sous les empilements isolants 42 en regard des zones actives 54-1 et 54-2 est polarisé, par l'intermédiaire des contacts 62-1 et 62-2. On peut ainsi appliquer une différence de potentiel variable (en fonction du potentiel en fonctionnement appliqué au niveau des contacts 62-1 et 62-2 et dans la zone active 54-1, 54-2) entre les deux faces des portions de la couche de matériau piézo-électrique 46 formées en regard des zones actives, et donc de déformer cette couche pour appliquer la contrainte désirée sur le canal des transistors concernés. En figure 5, deux ensembles de transistors MOS, N1 à 35 N3 et P1 à P2, sont représentés dans des zones actives de la B10532 - 10-GR3-166 To apply a potential on the side of the lower face of the layer of piezoelectric material 46, located opposite a desired active area, a portion 66-1, respectively 66-2, of the substrate 40 located between the material 64-1, respectively 64-2, and the lower face of the layer of piezoelectric material facing the active zone 54-1, respectively 54-2, is strongly doped (regions 66-1 and 66-2 delimited in dotted lines in Figure 4). Note that if the material 64-1, 64-2 is a semiconductor material, it will also be heavily doped. The regions 66-1 and 66-2 are disjointed under the insulating stack 44 so as to dissociate the polarizations of the lower faces of the piezoelectric layer 46 opposite the active zones 54-1 and 54-2. For example, the regions 66-1 and 66-2 are strongly N-type doped and the substrate 40 is P-type weakly doped. It is also possible to provide different dopings, in particular high P-type doping of the regions. -1 and 66-2, as long as the isolation between these two regions is ensured (for example by suitable doping boxes). Thus, the substrate 40 located under the insulating stacks 42 facing the active areas 54-1 and 54-2 is biased through the contacts 62-1 and 62-2. It is thus possible to apply a variable potential difference (as a function of the operating potential applied at the level of the contacts 62-1 and 62-2 and in the active zone 54-1, 54-2) between the two faces of the portions of the layer. of piezoelectric material 46 formed opposite the active areas, and thus to deform this layer to apply the desired stress on the channel of the transistors concerned. In FIG. 5, two sets of MOS transistors, N1 to N3 and P1 to P2, are represented in active areas of the B10532 - 10-GR3-166
10 couche SOI 42. Dans l'exemple représenté, les transistors du premier ensemble de transistors, N1 à N3, sont des transistors à canal N, et les transistors du second ensemble de transistors, P1 et P2, sont des transistors à canal P. SOI layer 42. In the example shown, the transistors of the first set of transistors, N1 to N3, are N-channel transistors, and the transistors of the second set of transistors, P1 and P2, are P-channel transistors.
Un contact 62-N, respectivement 62-P, formé en surface d'un matériau conducteur 64-N, respectivement 64-P, formé dans une tranchée traversant l'empilement isolant 44, permet de polariser le substrat semiconducteur 40. Une région fortement dopée 66-N, respectivement 66-P, s'étend dans le substrat semiconducteur 40 depuis le contact de 62-N, respectivement 62-P, jusqu'à la face inférieure de l'empilement 44 au niveau des zones actives correspondant aux transistors du premier ensemble N1 à N3, respectivement du second ensemble P1 et P2. A titre d'exemple, les régions 66-N et 66-P pourront être fortement dopées de type N et le substrat 40 faiblement dopé de type P. On peut également prévoir des dopages différents, notamment un fort dopage de type P des régions 66-N et 66-P, tant que l'isolement (par exemple par des caissons entre ces deux régions est assuré de dopages adaptés). La structure de la figure 5 permet de polariser la surface inférieure de l'empilement 44 situé en regard de plusieurs zones actives à un même potentiel. On peut ainsi déformer la couche de matériau piézoélectrique 46 située en regard de plusieurs transistors MOS en même temps, et donc 25 contraindre la couche semiconductrice SOI de plusieurs zones actives/régions de canal de la même façon en même temps. Dans l'exemple représenté, le premier groupe de transistors (N1, N2 et N3) comprend des transistors à canal N dans lesquels des électrons se déplacent. Pour améliorer la 30 mobilité des électrons lorsque la couche SOI 42 est en silicium, il est nécessaire qu'une contrainte en tension soit appliquée sur le canal des transistors selon l'axe source-drain. Pour obtenir cette contrainte, on applique sur le contact 62-N une tension adaptée à ce que la différence de potentiel entre le 35 potentiel moyen dans des zones actives des transistors N et le20 B10532 - 10-GR3-166 A contact 62-N, respectively 62-P, formed on the surface of a conducting material 64-N, respectively 64-P, formed in a trench passing through the insulating stack 44, makes it possible to polarize the semiconductor substrate 40. 66-N, respectively 66-P, extends in the semiconductor substrate 40 from the contact of 62-N, respectively 62-P, to the lower face of the stack 44 at the active areas corresponding to the transistors from the first set N1 to N3, respectively of the second set P1 and P2. By way of example, the regions 66-N and 66-P may be strongly N-type doped and the P-type weakly doped substrate 40. It is also possible to provide different dopings, in particular high P type doping of the regions 66. -N and 66-P, as long as the isolation (for example by boxes between these two regions is assured of suitable doping). The structure of FIG. 5 makes it possible to polarize the lower surface of the stack 44 situated opposite several active zones at the same potential. It is thus possible to deform the layer of piezoelectric material 46 situated opposite several MOS transistors at the same time, and thus to constrain the semiconductor layer SOI of several active zones / channel regions in the same way at the same time. In the example shown, the first group of transistors (N1, N2 and N3) comprises N-channel transistors in which electrons move. In order to improve the mobility of the electrons when the SOI layer 42 is made of silicon, it is necessary that a voltage stress be applied to the channel of the transistors along the source-drain axis. To obtain this stress, a voltage is applied to contact 62-N so that the potential difference between the average potential in active regions of transistors N and B10532 - 10-GR3-166
11 potentiel sur le contact 62-N déforme la couche de matériau piézoélectrique 46 et que son épaisseur, par exemple, augmente. Le deuxième groupe de transistors (P1, P2) comprend des transistors à canal P utilisant le déplacement de trous pour fonctionner. Pour améliorer la mobilité des trous lorsque la couche SOI 42 est en silicium, une contrainte en compression doit être appliquée sur le canal des transistors selon l'axe source-drain. Pour obtenir cette contrainte en compression, on applique au contact 62-P une tension adaptée à ce que la différence de potentiel entre le potentiel moyen dans des zones actives des transistors N et le potentiel sur le contact 62-P déforme la couche de matériau piézoélectrique 46 et que son épaisseur, par exemple, diminue. Il est ainsi possible de modifier la mobilité des porteurs dans le canal en fonction du type de transistor formé en surface de la couche SOI, pour des transistors isolés ou pour des groupes de transistors identiques, en prévoyant plus ou moins d'accès au substrat semiconducteur 40. A titre d'exemple, la différence de potentiel appliquée de part et d'autre des portions de la couche de matériau piézoélectrique 46 formées en regard de transistors MOS à canal N pourra être opposée à la différence de potentiel appliquée de part et d'autre des portions de la couche de matériau piézoélectrique formées en regard de transistors MOS à canal P. La figure 6 illustre une variante de réalisation des dispositifs décrits ci-dessus. Dans cette figure sont représentés deux transistors M1' et M2' formé chacun en surface d'une zone active 54, délimitée par des murs isolants 52 et un empilement isolant 44, comme précédemment. Des contacts, non représentés, permettent d'appliquer une différence de potentiel entre les deux faces des régions piézoélectriques 46. Dans cette structure, les grilles isolées des 35 transistors M1' et M2' sont modifiées par rapport aux grilles B10532 - 10-GR3-166 The potential on the 62-N contact deforms the layer of piezoelectric material 46 and increases its thickness, for example. The second group of transistors (P1, P2) comprises P-channel transistors using the displacement of holes to operate. To improve the mobility of the holes when the SOI layer 42 is silicon, a compressive stress must be applied to the channel of the transistors along the source-drain axis. To obtain this compressive stress, a voltage is applied to the contact 62-P so that the potential difference between the average potential in active regions of the transistors N and the potential on the contact 62 -P deforms the layer of piezoelectric material. 46 and its thickness, for example, decreases. It is thus possible to modify the carrier mobility in the channel according to the type of transistor formed at the surface of the SOI layer, for isolated transistors or for groups of identical transistors, providing more or less access to the semiconductor substrate. 40. By way of example, the potential difference applied on either side of the portions of the layer of piezoelectric material 46 formed opposite N-channel MOS transistors can be contrasted with the potential difference applied on both sides. Other portions of the layer of piezoelectric material formed opposite P-channel MOS transistors. FIG. 6 illustrates an alternative embodiment of the devices described above. In this figure are represented two transistors M1 'and M2' each formed on the surface of an active zone 54, delimited by insulating walls 52 and an insulating stack 44, as before. Contacts, not shown, make it possible to apply a potential difference between the two faces of the piezoelectric regions 46. In this structure, the isolated grids of the transistors M1 'and M2' are modified with respect to the grids B10532 - 10 - GR3 - 166
12 isolées classiques pour inclure une couche de matériau piézoélectrique. Dans l'exemple représenté, la grille M1', respectivement M2', est constituée d'un empilement comprenant une couche de matériau conducteur 68-1, respectivement 68-2, une couche de matériau piézoélectrique 70-1, respectivement 70-2, et une couche de matériau conducteur 72-1, respectivement 72-2. D'autres empilements comprenant une portion de matériau piézoélectrique pourront bien sûr être prévus. Dans cette variante, le canal des transistors M1' et M2' est sensiblement en sandwich entre deux régions de matériau piézoélectrique. Ainsi, en jouant sur la différence de potentiel entre la tension appliquée sur les grilles M1' et M2' et la tension sur la face inférieure de la couche piézoélectrique 46, on peut déformer le matériau piézoélectrique 46 et 70-1/70-2 et ainsi appliquer une contrainte importante sur le canal des transistors M1' et M2'. Pour obtenir la structure de la figure 3, on pourra par exemple réaliser les étapes successives suivantes : - former une couche de matériau isolant en surface d'un premier substrat semiconducteur ; - former, sur un second substrat semiconducteur, une couche de matériau isolant sur laquelle est formée une couche de matériau piézoélectrique ; - coller la surface supérieure de la couche de 25 matériau piézoélectrique sur la face supérieure de la couche de matériau isolant formé sur le premier substrat ; - séparer et amincir le second substrat pour former une couche semiconductrice SOI ; - former des régions d'isolement traversant la couche 30 semiconductrice SOI et l'empilement isolant-piézoélectriqueisolant jusqu'à atteindre le premier substrat, de façon à définir des zones actives dans la couche SOI ; et - former des transistors MOS en surface de la couche SOI et les régions dopées 66. 12 isolated conventional to include a layer of piezoelectric material. In the example shown, the gate M1 ', respectively M2', consists of a stack comprising a layer of conductive material 68-1, respectively 68-2, a layer of piezoelectric material 70-1, respectively 70-2, and a layer of conductive material 72-1, respectively 72-2. Other stacks including a portion of piezoelectric material may of course be provided. In this variant, the channel of the transistors M1 'and M2' is substantially sandwiched between two regions of piezoelectric material. Thus, by varying the potential difference between the voltage applied to the grids M1 'and M2' and the voltage on the lower face of the piezoelectric layer 46, it is possible to deform the piezoelectric material 46 and 70-1 / 70-2 and thus apply a significant constraint on the channel of the transistors M1 'and M2'. To obtain the structure of FIG. 3, it is possible for example to carry out the following successive steps: - forming a layer of insulating material on the surface of a first semiconductor substrate; forming, on a second semiconductor substrate, a layer of insulating material on which a layer of piezoelectric material is formed; bonding the upper surface of the layer of piezoelectric material to the upper face of the layer of insulating material formed on the first substrate; separating and thinning the second substrate to form an SOI semiconductor layer; forming isolation regions crossing the SOI semiconductor layer and the isolating-piezoelectric isolating stack until reaching the first substrate, so as to define active zones in the SOI layer; and forming MOS transistors at the surface of the SOI layer and the doped regions 66.
B10532 - 10-GR3-166 B10532 - 10-GR3-166
13 Avantageusement, en jouant sur les tensions de polarisation des régions 66 fortement dopées du substrat 40, on peut obtenir une contrainte plus ou moins importante sur les différentes régions de canal des transistors. Advantageously, by playing on the bias voltages of the highly doped regions 66 of the substrate 40, a more or less significant constraint can be obtained on the different channel regions of the transistors.
Ainsi, on peut prévoir de contraindre le canal du transistor en fonction des porteurs qu'il met en oeuvre. On peut également prévoir de contraindre ou de ne pas contraindre un même canal de transistor au cours du temps, par exemple en fonction de l'utilisation du transistor. En effet, si un ensemble de transistors n'est pas utilisé à un certain moment, une économie d'énergie peut être faite en cessant de polariser les régions fortement dopées 66 du substrat 40. Lorsqu'une reprise de l'activité des transistors apparaît, il suffit de polariser les régions fortement dopées du substrat 40 de façon adaptée à améliorer la mobilité des porteurs et donc la rapidité des transistors. On obtient alors un système dynamique permet-tant d'augmenter la rapidité d'un ensemble de transistors MOS tout en optimisant leur consommation lors de phases de veille. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que l'empilement isolant 44 pourra être formé de différentes façons, par exemple en ne comportant pas de couche isolante inférieure 50. De préférence, seule la couche de matériau isolant supérieure 48 est prévue pour obtenir une interface entre le matériau semiconducteur 42 et l'empilement isolant 44 de bonne qualité. On pourra cependant prévoir de ne pas former de couche inférieure et/ou supérieure de matériau isolant, ou encore de former un empilement isolant comprenant plus de couches que celui décrit ici. On notera que le matériau piézoélectrique de la couche 46 sera choisi en fonction de la déformation souhaitée de cette couche. Tout matériau piézoélectrique connu pourra être utilisé pour former cette couche, et notamment du quartz, du BaTiO3, du PbTiO3, du PZT... Thus, it is possible to constrain the transistor channel according to the carriers it implements. It is also possible to constrain or not to constrain the same transistor channel over time, for example depending on the use of the transistor. Indeed, if a set of transistors is not used at a certain moment, a saving of energy can be made by ceasing to polarize the highly doped regions 66 of the substrate 40. When a resumption of the activity of the transistors appears it is sufficient to polarize the highly doped regions of the substrate 40 in a manner adapted to improve the mobility of the carriers and therefore the speed of the transistors. A dynamic system is thus obtained that makes it possible to increase the speed of a set of MOS transistors while optimizing their consumption during idle phases. Particular embodiments of the present invention have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, it will be noted that the insulating stack 44 may be formed in different ways, for example by not having a lower insulating layer 50. Preferably, only the layer of upper insulating material 48 is provided to obtain an interface between the material semiconductor 42 and the insulating stack 44 of good quality. However, provision can be made not to form a lower and / or higher layer of insulating material, or to form an insulating stack comprising more layers than that described here. It will be noted that the piezoelectric material of the layer 46 will be chosen as a function of the desired deformation of this layer. Any known piezoelectric material may be used to form this layer, and in particular quartz, BaTiO 3, PbTiO 3, PZT, etc.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1058011A FR2965658A1 (en) | 2010-10-04 | 2010-10-04 | Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1058011A FR2965658A1 (en) | 2010-10-04 | 2010-10-04 | Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2965658A1 true FR2965658A1 (en) | 2012-04-06 |
Family
ID=43501159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1058011A Pending FR2965658A1 (en) | 2010-10-04 | 2010-10-04 | Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2965658A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117249600A (en) * | 2023-09-28 | 2023-12-19 | 西北工业大学宁波研究院 | A piezoelectric semiconductor pyramid-shaped refrigeration device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018328A1 (en) * | 2005-07-07 | 2007-01-25 | Matthias Hierlemann | Piezoelectric stress liner for bulk and SOI |
| US20100219719A1 (en) * | 2009-02-27 | 2010-09-02 | Stephan Kronholz | Strain engineering in semiconductor devices by using a piezoelectric material |
-
2010
- 2010-10-04 FR FR1058011A patent/FR2965658A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018328A1 (en) * | 2005-07-07 | 2007-01-25 | Matthias Hierlemann | Piezoelectric stress liner for bulk and SOI |
| US20100219719A1 (en) * | 2009-02-27 | 2010-09-02 | Stephan Kronholz | Strain engineering in semiconductor devices by using a piezoelectric material |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117249600A (en) * | 2023-09-28 | 2023-12-19 | 西北工业大学宁波研究院 | A piezoelectric semiconductor pyramid-shaped refrigeration device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3847693B1 (en) | Method for manufacturing a cfet device | |
| FR2986370A1 (en) | 3D INTEGRATED CIRCUIT | |
| EP2562802B1 (en) | Method for producing a three-dimensional integrated circuit | |
| WO2007010029A1 (en) | Microelectronic device provided with transistors coated with a piezoelectric layer | |
| FR3060838A1 (en) | METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE WITH A COMPRESSION-CONSTANT CHANNEL | |
| FR2944139A1 (en) | INTEGRATED INTEGRATED CIRCUIT HAVING SEPARATE THRESHOLD VOLTAGE TRANSISTORS | |
| FR2916305A1 (en) | TRANSISTOR DEVICE WITH CONSTANT CHANNEL. | |
| FR2957193A1 (en) | SEOI SUBSTRATE DATA PATH CELL WITH REAR CONTROL GRID BURED UNDER THE INSULATING LAYER | |
| EP3026711B1 (en) | Improved method for inducing strain in a transistor channel using sacrificial source/drain regions and a gate replacement | |
| FR3003691A1 (en) | FINFET WITH REAR GRILLE | |
| EP3503175A1 (en) | Method for producing a semiconductor substrate comprising at least one portion of semiconductor subjected to compressive strain | |
| FR3089343A1 (en) | PROCESS FOR PRODUCING A FET TRANSISTOR | |
| FR3067516A1 (en) | IMPLEMENTING SEMICONDUCTOR REGIONS IN AN ELECTRONIC CHIP | |
| FR3068507A1 (en) | IMPLEMENTING SEMICONDUCTOR REGIONS IN AN ELECTRONIC CHIP | |
| FR2991502A1 (en) | METHOD FOR MANUFACTURING INTEGRATED CIRCUIT HAVING INSULATION TRENCHES WITH SEPARATE DEPTHS | |
| FR2806833A1 (en) | Fabrication of MOS transistor having two gates, one being buried, includes forming semiconductor channel region transversely mounting a first gate, and forming second gate on channel region | |
| EP2620984B1 (en) | Method for straining a thin pattern and method for manufacturing a transistor including said method | |
| EP2757590B1 (en) | Transistor with a gate coupeld to the ground plane | |
| FR3114686A1 (en) | Triple-gate MOS transistor and method of manufacturing such a transistor | |
| WO2014057112A1 (en) | Integrated circuit comprising transistors with different threshold voltages | |
| FR2965658A1 (en) | Integrated device, has semiconductor layer formed on semiconductor substrate with interposition of insulating stack, where insulating stack has dielectric layer formed between piezoelectric layer and semiconductor layer | |
| FR3035265A1 (en) | METHOD FOR MANUFACTURING SOI TRANSISTORS FOR INCREASED INTEGRATION DENSITY | |
| FR3054374A1 (en) | INTEGRATED CIRCUIT COMPRISING SEPARATE THRESHOLD VOLTAGE TRANSISTORS | |
| FR2995139A1 (en) | TRANSISTOR MOS | |
| EP1615271B1 (en) | Method of straining a thin film pattern |