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FR2931586A1 - Procede de fabrication et de test d'un circuit electronique integre - Google Patents

Procede de fabrication et de test d'un circuit electronique integre Download PDF

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FR2931586A1
FR2931586A1 FR0853337A FR0853337A FR2931586A1 FR 2931586 A1 FR2931586 A1 FR 2931586A1 FR 0853337 A FR0853337 A FR 0853337A FR 0853337 A FR0853337 A FR 0853337A FR 2931586 A1 FR2931586 A1 FR 2931586A1
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pads
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conductive
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stack
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Romain Coffy
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STMicroelectronics Grenoble 2 SAS
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Priority to CN2009801183492A priority patent/CN102037370A/zh
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Abstract

L'invention concerne un procédé de fabrication et de test d'un circuit intégré, comprenant les étapes suivantes : former, sur la partie supérieure du circuit intégré (1), une couche de passivation (19) comprenant des ouvertures au niveau de pistes métalliques (17) du dernier empilement d'interconnexion du circuit intégré ; former, dans les ouvertures, des premiers plots (11) connectés à des seconds plots (13) formés sur la couche de passivation par des tronçons de piste conducteurs, les premiers plots étant destinés à la connexion du circuit intégré ; réaliser un test du circuit intégré en amenant des pointes de test au contact des seconds plots ; et éliminer au moins une partie d'au moins un des tronçons de piste conducteurs.

Description

B8854 - 08-GR2-020 1 PROCÉDÉ DE FABRICATION ET DE TEST D'UN CIRCUIT ÉLECTRONIQUE INTÉGRÉ
Domaine de l'invention La présente invention concerne un procédé de fabrication et de test de circuits intégrés et, plus particulièrement, un procédé de test de circuits intégrés directement sur une pla- guette semiconductrice et de préparation de ces circuits intégrés pour leur encapsulation. Exposé de l'art antérieur De façon générale, les circuits intégrés formés sur une plaquette semiconductrice sont testés une première fois directement sur la plaquette. Ce test est réalisé à l'aide de pointes de test que l'on positionne sur des plots de contact des circuits intégrés et qui permettent le test électrique des circuits. On forme ensuite, sur les plots de contact, des éléments de connexion, par exemple des couches d'accrochage conductrices sur lesquelles sont formés des bossages conducteurs. Après cela, les circuits intégrés sont découpés en puces et les puces défaillantes sont éliminées. On procède enfin au placement sur un support et à la mise en boîtier des puces de circuit intégré. Un second test est généralement réalisé après cette étape d'encapsulation.
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2 On considérera ici des circuits intégrés appartenant à la catégorie des composants montés en surface (SMC pour "Surface Mounted Component") et, plus particulièrement, des montages de puces de circuit intégré de type puces retournées ("flip chip").
Lors du test réalisé sur la plaquette non encore découpée, des pointes de test sont appuyées sur les plots de contact formés sur une face des circuits intégrés. Cet appui a l'inconvénient de former, sur les plots de contact, des rayures qui peuvent poser des problèmes de fiabilité des éléments de connexion formés sur les plots de contact. Ceci est particulièrement critique lorsque l'on diminue la taille des circuits intégrés, et donc la taille allouée aux plots de contact. Pour pallier cette difficulté, il a été proposé d'utiliser des plots de contact en deux parties. La première partie, appelée ici plot de test, sert de région d'appui de la pointe de test et l'autre partie, appelée ici plot de connexion, est prévue pour le montage des éléments de connexion destinés à la fixation de la puce de circuit intégré sur un support. Ainsi, les rayures formées par l'appui des pointes de test sont situées au niveau des plots de test, ces plots ne servant plus par la suite. Le contact entre la puce et les éléments de connexion est alors assuré au niveau des plots de connexion. Cependant, l'utilisation de plots de contact constitués de deux plots élémentaires, ayant donc une surface relativement étendue, pose problème lorsque l'on considère des circuits radio-fréquence, c'est-à-dire des circuits fonctionnant à des fréquences supérieures à 800 MHz, ou des circuits ayant des fréquences de commutation élevées. En effet, les plots de test, qui restent polarisés au même potentiel que les plots de connexion, forment des antennes ou à tout le moins forment des capacités et des inductances parasites avec des éléments présents dans le circuit intégré à côté des plots de contact ou bien dans des couches inférieures à ceux-ci.
B8854 - 08-GR2-020 Résumé Ainsi, il existe un besoin d'un procédé de fabrication et de test d'un circuit intégré permettant d'éviter les problèmes susmentionnés.
Pour cela, un mode de réalisation de la présente invention propose de déconnecter les plots de test des plots de connexion une fois que le test sur plaquette du circuit intégré est réalisé. Plus particulièrement, un mode de réalisation de la présente invention propose un procédé particulier de déconnexion des plots de test et des plots de connexion, ce procédé n'impliquant pas d'augmentation du nombre d'étapes à réaliser par rapport aux procédés connus, ce procédé étant particulièrement adapté au cas de puces de circuit intégré fixées sur des sup- ports par des bossages conducteurs. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication et de test d'un circuit intégré, comprenant les étapes suivantes : former, sur la partie supérieure du circuit intégré, une couche de passivation comprenant des ouvertures au niveau de pistes métalliques du dernier empilement d'interconnexion du circuit intégré ; former, dans les ouvertures, des premiers plots connectés à des seconds plots formés sur la couche de passivation par des tronçons de piste conducteurs, les premiers plots étant destinés à la connexion du circuit intégré ; réaliser un test du circuit intégré en amenant des pointes de test au contact des seconds plots ; et éliminer au moins une partie d'au moins un des tronçons de piste conducteurs. Selon un mode de réalisation, l'élimination d'au moins une partie d'au moins un des tronçons de piste conducteurs comprend les étapes suivantes : déposer un empilement conducteur multicouche sur la structure ; et réaliser une gravure de l'empi- lement multicouche, excepté au-dessus des premiers plots, ladite gravure ôtant également le matériau de tronçons de piste conduc- 3 B8854 - 08-GR2-020
4 teurs, d'où il résulte que les premiers et seconds plots sont déconnectés. Selon un mode de réalisation, le procédé comprend en outre, après l'étape de gravure de l'empilement conducteur multi- couche, une étape de formation de bossages conducteurs sur les portions restantes de l'empilement multicouche puis une étape de découpe du circuit intégré en puces. Selon un mode de réalisation, les premiers et seconds plots sont formés de plusieurs couches, l'une au moins desdites couches des seconds plots n'étant pas ôtée en même temps que le matériau des tronçons de piste conducteurs. Selon un mode de réalisation, les tronçons de piste conducteurs et une première couche de l'empilement multicouche, en contact avec les plots de connexion sont en aluminium.
Selon un mode de réalisation, l'empilement multicouche comprend trois couches. Selon un mode de réalisation, une première couche de l'empilement multicouche, en contact avec les premiers plots, est en un matériau compris dans le groupe comprenant l'alumi- nium, le titane, les alliages de titane et de tungstène, le chrome, le tantale, l'argent et l'or, une deuxième couche de l'empile-ment multicouche est en un matériau choisi dans le groupe comprenant le vanadium/nickel, le nitrure de titane, le nitrure de tantale, le nickel, le vanadium, le chrome et le cuivre, et une troisième couche de l'empilement multicouche est en un matériau choisi dans le groupe comprenant le cuivre, le palladium, l'or et l'argent. Selon un mode de réalisation, les premiers plots ont une forme hexagonale.
Selon un mode de réalisation, le matériau de la couche de passivation est compris dans le groupe comprenant le BCB (benzocyclobutène), le nitrure de silicium et le PI (polyimide). Un mode de réalisation de la présente invention prévoit en outre un circuit intégré comprenant une portion supérieure 35 dans laquelle sont formées des pistes métalliques et sur laquelle B8854 - 08-GR2-020
est formée une couche de passivation comportant des ouvertures au-dessus des pistes métalliques, et comprenant des premiers plots formés sur les pistes métalliques dans les ouvertures et des seconds plots formés sur la couche de passivation, les 5 premiers et seconds plots étant connectés par des tronçons de piste conducteurs, caractérisé en ce qu'une partie au moins d'au moins un des tronçons de piste conducteurs est absente. Un autre mode de réalisation prévoit un système comprenant au moins un circuit intégré tel que défini ci-dessus et au moins un autre élément électronique. Selon un mode de réalisation, le système est intégré dans un téléphone portable. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe d'un exemple de connexion entre une puce d'un circuit intégré et un support ; la figure 2 est une vue de dessus d'un exemple de puce de circuit intégré telle que celle de la figure 1, avant retournement de celle-ci ; la figure 3 est une vue de dessus d'un plot de contact en deux parties ; la figure 4 est une vue en coupe illustrant le résultat obtenu après la formation d'éléments de connexion sur le plot de contact de la figure 3 ; les figures 5A à 5G sont des vues en coupe illustrant des étapes de test d'un circuit intégré et de fabrication d'éléments de connexion sur un plot de connexion du circuit intégré selon un mode de réalisation de la présente invention, la figure 5B étant un agrandissement d'une partie de la figure 5A ; et la figure 6 illustre un système selon un mode de réalisation de la présente invention.
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6 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, cottutte cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle.
Description détaillée La figure 1 est une vue en coupe d'un exemple de connexion entre une puce d'un circuit intégré et un support d'encapsulation. Sur une puce de circuit intégré 1 de type "puce retournée" sont formés de nombreux éléments de connexion 3 sur des plots de contact de la puce, des billes dans l'exemple représenté. La puce 1 est fixée sur un support 5 par l'intermédiaire des éléments de connexion 3 que l'on positionne sur des plots de contact du support 5. Entre la puce de circuit intégré 1 et le support 5 est formée une couche d'encapsulation 7 qui entoure les différents éléments de connexion 3, qui permet l'isolation entre ces éléments et qui permet également d'éviter que l'humidité atteigne les éléments de connexion 3. La figure 2 est une vue de dessus d'un exemple de puce 20 de circuit intégré telle que celle de la figure 1, avant retournement de celle-ci sur le substrat 5. En figure 2, on a représenté une disposition possible des éléments de connexion en surface de la puce. Sur la puce 1 sont formés de nombreux plots de contact destinés à recevoir des 25 éléments de connexion 3 permettant le contact de la puce sur un support. Dans l'exemple de la figure 2, deux lignes de plots de contact sont formées en périphérie de la puce. De nombreuses dispositions de plots de contact sont possibles. Par exemple, on peut prévoir de former des plots de contact sur toute la surface 30 de la puce de circuit intégré 1 ou sur une seule ligne en périphérie de la surface de la puce. La figure 3 est une vue de dessus d'un exemple de plot de contact en deux parties. Le plot de contact formé sur le circuit intégré 1 35 comprend deux parties, un plot de connexion 11 sur lequel seront B8854 - 08-GR2-020
7 formés des éléments de connexion et un plot de test 13 sur lequel une pointe sera appuyée lors d'un test électrique. Les plots de connexion et de test sont connectés par l'intermédiaire d'un tronçon de piste conducteur 15. Dans l'exemple représenté en figure 3, le plot de connexion 11 a une forme hexagonale et le plot de test 13 a une forme rectangulaire. On comprendra que les plots de connexion et de test pourront avoir toute forme adaptée et que l'exemple représenté ici ne l'est qu'à titre illustratif. On comprendra également que le plot de connexion 11 est connecté de façon adaptée à des pistes métalliques formées dans des niveaux d'interconnexion inférieurs. La figure 4 est une vue en coupe illustrant le résultat obtenu après la formation d'éléments de connexion sur le plot de contact de la figure 3.
Dans la partie supérieure du circuit intégré 1 est formée une piste métallique 17 sur laquelle on désire prendre contact. Sur le dessus du circuit et de la piste métallique 17 est formée une couche de passivation isolante 19. La couche de passivation 19 comprend une ouverture 21 située au-dessus de la piste métallique 17, au niveau de laquelle seront formés les éléments de connexion. Un plot de contact comprenant un plot de connexion 11, un plot de test 13 et un tronçon de piste conducteur 15 reliant les plots 11 et 13 est formé au-dessus de la couche de passivation 19 et dans l'ouverture 21. Le plot de connexion 11 s'étend sur la piste 17 dans l'ouverture 21 et le plot de test 13 et le tronçon de piste 15 s'étendent sur la couche de passivation 19. Les plots de test 13 et de connexion 11 et le tronçon de piste conducteur 15 ont des structures identiques.
Sur le fond et les parois du plot de connexion 11, dans l'ouverture 21 est formé un empilement conducteur multicouche 23 sur lequel s'étend un bossage conducteur 31. L'empilement multicouche 23 permet un bon accrochage et un bon contact électrique entre le plot de connexion 11 et le bossage B8854 - 08-GR2-020
8 conducteur 31. A titre d'exemple, l'empilement multicouche 23 peut comprendre trois couches 25, 27 et 29. Un mode de réalisation de la présente invention prévoit un procédé de formation d'éléments de connexion sur des plots de contact d'un circuit intégré comprenant des étapes permettant de déconnecter les plots de connexion et de test une fois que le test sur plaquette est réalisé. Ceci permet d'éviter les interférences entre les plots de test et des éléments formés dans le circuit intégré, notamment lorsque le circuit intégré fonctionne en radiofréquences. Les figures 5A à 5G sont des vues en coupe illustrant des étapes de test d'un circuit intégré et de fabrication d'éléments de connexion sur un plot de connexion du circuit intégré selon un mode de réalisation de la présente invention, la figure 5B étant un agrandissement d'une partie de la figure 5A. En figure 5A, on a représenté la partie supérieure 1 d'une plaquette de circuit intégré dans laquelle sont formés de nombreux composants électroniques. Une piste métallique 17 est formée dans cette partie supérieure 1, dans le dernier niveau d'interconnexion du circuit. Sur le dessus de la partie supérieure 1 s'étend une couche de passivation 19. A titre d'exemple, la couche de passivation 19 peut être en nitrure de silicium, en BCB (benzocyclobutène) ou en PI (polyimide). A l'aide d'un masque adapté, une ouverture 21 est formée dans la couche de passivation 19, au niveau du contact que l'on veut prendre sur la piste métallique 17. Sur la couche de passivation 19 et dans l'ouverture 21 s'étend un plot de contact ayant la même forme, en vue de dessus, que le plot de contact de la figure 3. Le plot de contact est constitué d'un plot de connexion 11 destiné à recevoir des éléments de connexion et formé au niveau de l'ouverture 21, d'un plot de test 13, sur lequel des pointes de test seront positionnées, qui s'étend sur la couche de passivation 19, et d'un tronçon de piste conducteur 33 qui relie les plots 11 et 13.
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9 La figure 5B est un agrandissement d'une partie de la figure 5A au niveau du tronçon de piste conducteur 33. Selon un mode de réalisation de la présente invention, le tronçon de piste conducteur 33 a une structure différente de celle des plots de connexion 11 et de test 13. Les plots de connexion 11 et de test 13 sont formés d'un empilement de plu-sieurs couches conductrices tandis que le tronçon de piste conducteur est constitué d'une ou de quelques unes seulement de ces couches conductrices.
A titre d'exemple, et comme cela est représenté en figure 5B, les plots de connexion 11 et de test 13 peuvent être formés d'un empilement de quatre couches conductrices et le tronçon de piste conducteur 33 peut être formé d'une seule de ces couches conductrices. Par exemple, les couches formant les plots de test et de connexion peuvent être des couches de protection de la couche de passivation 19 et des couches permettant un bon contact électrique avec les pointes de test et avec les éléments de connexion. Le tronçon de piste conducteur 33 est formé d'une ou de plusieurs couches présentes dans l'empilement formant les plots de connexion et de test. Dans l'exemple représenté, la couche formant le tronçon de piste conducteur 33 est la dernière couche conductrice de l'empilement formant les plots de test et de connexion. On notera que l'exemple de la figure 5B est une des nombreuses variantes possibles pour former le tronçon de piste conducteur 33. Le tronçon de piste conducteur 33 pourra être constitué de n'importe quelle couche adaptée de l'empilement formant les plots de connexion et de test. Pour obtenir cette structure, on utilise un premier masque pour former les couches des plots de connexion et de test qui ne se retrouvent pas dans le tronçon de piste conducteur et on utilise un second masque pour former le tronçon de piste conducteur et les couches restantes des plots de connexion et de test. A titre d'exemple non limitatif, le tronçon de piste conducteur peut être en aluminium, en cuivre ou en titane.
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10 A l'étape illustrée en figure 5C, on réalise le test du circuit intégré formé dans la plaquette. Pour cela, une pointe de test 35 est mise en contact avec le plot de test 13. A l'étape illustrée en figure 5D, on a formé, sur la structure de la figure 5C, un empilement conducteur multicouche 37 (appelé empilement UBM, "Under Bump Metallurgy"). A titre d'exemple, cet empilement peut comprendre trois couches conductrices 39, 41 et 43. La couche 39 est appelée couche d'accrochage, la couche 41 couche barrière et la couche 43 couche mouillable.
A titre d'exemple, la couche d'accrochage 39 peut être en aluminium, en titane, en un alliage de titane et de tungstène, en chrome, en tantale, en argent ou encore en or. La couche barrière 41 peut être en vanadium/nickel, en nitrure de titane, en nitrure de tantale, en nickel, en vanadium, en chrome ou en cuivre et la couche mouillable 43 peut être en cuivre, en palladium, en or ou en argent On comprendra que diverses structures d'empilement conducteur 37 pourront être utilisées. Par exemple, l'empilement conducteur 37 pourra comprendre moins ou plus de trois couches.
De plus, si le matériau du tronçon de piste conducteur 33 est de l'aluminium, on préférera, coztme matériau pour la couche d'accrochage 39, de l'aluminium. A l'étape illustrée en figure 5E, un masque 45 a été formé sur l'empilement conducteur 37, au-dessus du plot de 25 connexion 11. A l'étape illustrée en figure 5F, on a réalisé une ou plusieurs gravures de la partie de l'empilement conducteur 37 qui n'est pas protégée par le masque 45. Ces gravures sont réalisées de façon à enlever les couches 39, 41 et 43 au-dessus 30 du plot de test et du tronçon de piste 33. Ces gravures sont poursuivies pour enlever également le tronçon de piste conduc- teur 33. Dans le cas où le tronçon de piste conducteur 33 et la couche d'accrochage 39 sont en aluminium, ou dans le cas où le tronçon de piste conducteur 33 et l'une des couches de l'empi- 35 lement conducteur 37 sont en deux matériaux que l'on peut graver B8854 - 08-GR2-020
11 simultanément, une même gravure permettra de graver le tronçon de piste et la couche correspondante de l'empilement conducteur. Dans le cas où le tronçon de piste conducteur 33 et les couches de l'empilement d'interconnexion 37 sont en des matériaux non gravables simultanément, on prévoira une gravure supplémentaire pour enlever le métal du tronçon de piste conducteur 33. Dans le cas où le tronçon de piste conducteur 33 est formé de la couche supérieure de l'empilement formant les plots de test et de connexion, on notera que les différentes gravures élimineront également la partie supérieure du plot de test 13. Le masque 45 est ensuite enlevé. On obtient ainsi une structure dans laquelle le plot de connexion 11 et le plot de test 13 sont déconnectés, le tronçon de piste conducteur 33 étant éliminé. Ainsi, le plot de test 13 n'est plus polarisé au potentiel du plot de connexion 11. Lorsque l'on travaille en radiofréquence, ceci permet d'éviter la création de capacités ou d'inductances parasites dues à la polarisation du plot de test 13. A l'étape illustrée en figure 5G, on a formé un bossage conducteur 47 sur la portion restante de l'empilement 37, au-dessus du plot de connexion 11. Ce bossage conducteur 47 est formé par tout procédé connu de l'homme de l'art. A titre d'exemple, le bossage conducteur 47 pourra être en un alliage étain/cuivre, étain/argent ou étain/plomb.
Ainsi, le procédé décrit permet de déconnecter le plot de test 13 du plot de connexion 11 une fois le test sur plaquette réalisé. Ce procédé a l'avantage de ne pas augmenter le nombre d'étapes à réaliser par rapport aux procédés connus. En effet, on prévoit, de préférence, que le tronçon de piste conducteur 33 est en un ou des matériaux qui sont gravés en même temps que l'une des couches de l'empilement conducteur 37. De plus, puisque le tronçon de piste conducteur 37 est constitué d'une ou de plusieurs couches que l'on retrouve dans les plots de connexion 11 et de test 13, la formation du tronçon de piste B8854 - 08-GR2-020
12 ne nécessite pas d'étapes de dépôt supplémentaires par rapport aux procédés connus. On comprendra que les étapes présentées en relation avec les figures 5A à 5G sont réalisées simultanément sur plu- sieurs plots de contact de la plaquette de circuit intégré, ou sur tous, avant découpe de la plaquette en puces. La figure 6 illustre un mode de réalisation d'un système incluant un circuit dans lequel au moins un des tronçons de piste conducteurs des plots de contact est absent.
Ce système comprend un circuit intégré ICA (51) dont les plots de contact ont été formés selon le procédé décrit ci-dessus, c'est-à-dire qu'ils sont constitués d'un plot de connexion, d'un plot de test, et d'un tronçon de piste conducteur dont une partie au moins a été éliminée. Le système comprend également un autre élément électronique ICB (53) qui peut être tout élément électronique connu et qui interagit avec le circuit intégré par l'intermédiaire d'une liaison 55. L'élément ICB peut lui-même être un circuit dans lequel au moins un des tronçons de piste conducteurs des plots de contact est absent. Un tel système est par exemple inclus dans un téléphone portable. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que le plot de test 13 pourra avoir la même structure que le tronçon de piste 33. Ainsi, on pourra éliminer totalement le métal du plot de test 13 lors de la gravure de l'étape de la figure 5F. De plus, le procédé décrit pourra également être appliqué au cas de circuits intégrés destinés à être connectés sur un support par des éléments de connexion différents de ceux présentés ici. Par exemple, on pourra adapter le procédé décrit ici au cas où la liaison entre les plots de contact de la puce de circuit intégré et les plots du support de la puce est assurée par un fil ("wire bonding"). Dans ce cas, on réalisera les étapes suivantes : 10 15 B8854 - 08-GR2-020
13 former, sur les circuits intégrés, une couche de passivation comprenant des ouvertures au niveau des connexion désirées ; - former des plots de contact constitués de plots de 5 connexion dans les ouvertures et de plots de test sur la couche de passivation, les plots de connexion et de test étant connectés par des tronçons de piste conducteurs ; - réaliser un test électrique des circuits en appuyant des pointes de test sur les plots de test ; - former un masque au moins au-dessus des plots de connexion ; - éliminer les tronçons de piste conducteurs ; - enlever le masque ; - découper les puces de circuit intégré ; et - connecter des fils de connexion sur les plots de connexion et sur des plots prévus en surface des supports des puces.

Claims (11)

  1. REVENDICATIONS1. Procédé de fabrication et de test d'un circuit intégré, comprenant les étapes suivantes : former, sur la partie supérieure du circuit intégré (1), une couche de passivation (19) comprenant des ouvertures (21) au niveau de pistes métalliques (17) du dernier empilement d'interconnexion du circuit intégré ; former, dans les ouvertures, des premiers plots (11) connectés à des seconds plots (13) formés sur la couche de passivation par des tronçons de piste conducteurs (33), les pre- miers plots étant destinés à la connexion du circuit intégré ; réaliser un test du circuit intégré en amenant des pointes de test (35) au contact des seconds plots ; et éliminer au moins une partie d'au moins un des tronçons de piste conducteurs.
  2. 2. Procédé selon la revendication 1, dans lequel l'élimination d'au moins une partie d'au moins un des tronçons de piste conducteurs comprend les étapes suivantes : déposer un empilement conducteur multicouche (37) sur la structure ; et réaliser une gravure de l'empilement multicouche, excepté au-dessus des premiers plots, ladite gravure ôtant également le matériau de tronçons de piste conducteurs, d'où il résulte que les premiers et seconds plots sont déconnectés.
  3. 3. Procédé selon la revendication 2, comprenant en outre, après l'étape de gravure de l'empilement conducteur multicouche, une étape de formation de bossages conducteurs (47) sur les portions restantes de l'empilement multicouche puis une étape de découpe du circuit intégré en puces.
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel les premiers et seconds plots sont formés de plusieurs couches, l'une au moins desdites couches des seconds plots n'étant pas ôtée en même temps que le matériau des tronçons de piste conducteurs (33). 2931586 B8854 - 08-GR2-020 15
  5. 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel les tronçons de piste conducteurs (33) et une première couche (39) de l'empilement multicouche (37), en contact avec les plots de connexion (11), sont en aluminium. 5
  6. 6. Procédé selon l'une quelconque des revendications 2 à 5, dans lequel une première couche (39) de l'empilement multicouche (37), en contact avec les premiers plots (11), est en un matériau compris dans le groupe comprenant l'aluminium, le titane, les alliages de titane et de tungstène, le chrome, le 10 tantale, l'argent et l'or, une deuxième couche (41) de l'empilement multicouche est en un matériau choisi dans le groupe comprenant le vanadium/nickel, le nitrure de titane, le nitrure de tantale, le nickel, le vanadium, le chrome et le cuivre, et une troisième couche (43) de l'empilement multicouche 15 est en un matériau choisi dans le groupe comprenant le cuivre, le palladium, l'or et l'argent.
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel les premiers plots (11) ont une forme hexagonale. 20
  8. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le matériau de la couche de passivation (19) est compris dans le groupe comprenant le BCB (benzocyclobutène), le nitrure de silicium et le PI (polyimide).
  9. 9. Circuit intégré comprenant une portion supérieure 25 (1) dans laquelle sont formées des pistes métalliques (17) et sur laquelle est formée une couche de passivation (19) comportant des ouvertures (21) au-dessus des pistes métalliques, et comprenant des premiers plots (11) formés sur les pistes métalliques dans les ouvertures et des seconds plots (13) formés sur 30 la couche de passivation, les premiers et seconds plots étant connectés par des tronçons de piste conducteurs (33), caractérisé en ce qu'une partie au moins d'au moins un des tronçons de piste conducteurs est absente. 2931586 B8854 - 08-GR2-020 16
  10. 10. Système comprenant au moins un circuit intégré (51) selon la revendication 9 et au moins un autre élément électronique (53).
  11. 11. Système selon la revendication 10, caractérisé en 5 ce qu'il est intégré dans un téléphone portable.
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