FR2815470A1 - PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS - Google Patents
PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS Download PDFInfo
- Publication number
- FR2815470A1 FR2815470A1 FR0013075A FR0013075A FR2815470A1 FR 2815470 A1 FR2815470 A1 FR 2815470A1 FR 0013075 A FR0013075 A FR 0013075A FR 0013075 A FR0013075 A FR 0013075A FR 2815470 A1 FR2815470 A1 FR 2815470A1
- Authority
- FR
- France
- Prior art keywords
- wafer
- substrate
- power component
- type
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000002844 melting Methods 0.000 claims abstract description 3
- 230000008018 melting Effects 0.000 claims abstract description 3
- 238000009413 insulation Methods 0.000 claims description 6
- 230000004927 fusion Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 17
- 239000010931 gold Substances 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000007499 fusion processing Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 208000035397 Ring chromosome 7 syndrome Diseases 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
- H01L21/244—Alloying of electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
Abstract
L'invention concerne un procédé de fabrication d'un composant de puissance vertical sur une plaquette de silicium comprenant les étapes consistant à faire croître une couche épitaxiale faiblement dopée (11) d'un second type de conductivité sur la surface supérieure d'un substrat (10) fortement dopé du premier type de conductivité, la couche épitaxiale ayant une épaisseur adaptée à supporter la tension maximale susceptible d'être appliquée au composant de puissance lors de son fonctionnement; former dans le substrat les diverses couches du composant visé; et délimiter dans la plaquette au moins une zone correspondant au moins audit composant de puissance par un mur d'isolement formé en déposant sur une face de la plaquette une région d'aluminium correspondant au contour du mur d'isolement souhaité, et en soumettant la plaquette à un gradient de température, cette plaquette étant portée à une température supérieure à la température de fusion de l'aluminium.A method of fabricating a vertical power component on a silicon wafer comprising the steps of growing a lightly doped epitaxial layer (11) of a second conductivity type on the top surface of a substrate is disclosed. (10) heavily doped with the first conductivity type, the epitaxial layer having a thickness adapted to withstand the maximum voltage likely to be applied to the power component during its operation; forming in the substrate the various layers of the target component; and delimiting in the wafer at least one area corresponding to at least said power component by an isolation wall formed by depositing on one face of the wafer a region of aluminum corresponding to the contour of the desired isolation wall, and subjecting the wafer at a temperature gradient, this wafer being brought to a temperature above the melting temperature of aluminum.
Description
<Desc/Clms Page number 1> <Desc / Clms Page number 1>
1 PROCÉDÉ DE FABRICATION DE COMPOSANTS DE PUISSANCE VERTICAUX
La présente invention concerne les composants de puissance de type vertical susceptibles de supporter des tensions élevées. 1 METHOD FOR MANUFACTURING VERTICAL POWER COMPONENTS
The present invention relates to vertical type power components capable of withstanding high voltages.
La figure 1 est une vue en coupe très schématique et partielle illustrant l'allure générale d'un composant de puissance vertical classique. Ce composant est formé dans une plaquette de silicium de grande dimension et est entouré à sa périphérie externe d'un mur d'isolement du type de conductivité opposé à celui du substrat. Ce mur d'isolement est destiné à séparer le composant d'autres composants de la même puce, ou à créer une zone de protection électriquement inactive à la frontière d'une puce, là où est effectuée une découpe par rapport à une puce voisine. Plus particulièrement, si l'on considère la figure 1, en partant d'un substrat 1 de type N, une première opération de fabrication consiste à former à partir des faces supérieure et inférieure de ce substrat des régions de diffusion profondes 2 et 3 qui se rejoignent pour former le mur d'isolement. Figure 1 is a very schematic and partial sectional view illustrating the general appearance of a conventional vertical power component. This component is formed in a large silicon wafer and is surrounded at its outer periphery by an insulating wall of the conductivity type opposite to that of the substrate. This isolation wall is intended to separate the component from other components of the same chip, or to create an electrically inactive protection zone at the border of a chip, where a cut is made relative to a neighboring chip. More particularly, if we consider FIG. 1, starting from an N-type substrate 1, a first manufacturing operation consists in forming from the upper and lower faces of this substrate deep diffusion regions 2 and 3 which meet to form the isolation wall.
Pour des raisons pratiques, les plaquettes ne peuvent pas avoir des épaisseurs inférieures à 200 im. En dessous de ce seuil, elles seraient susceptibles de se briser trop facilement lors des manipulations liées à la fabrication. Ainsi, chacune des For practical reasons, the inserts cannot have thicknesses less than 200 im. Below this threshold, they would be likely to break too easily during handling linked to manufacturing. So each of the
<Desc/Clms Page number 2> <Desc / Clms Page number 2>
diffusions 2 et 3 doit pénétrer dans la plaquette d'une centaine de leim, par exemple 125 m pour une plaquette d'une épaisseur de 210 à 240 m, de façon à s'assurer de la formation d'un mur d'isolement continu et suffisamment dopé au niveau de sa partie médiane. Ceci implique des diffusions très longues à des températures élevées, par exemple plusieurs centaines d'heures à des températures supérieures à 12500C. Il est clair que cette opération doit être réalisée sur une plaquette de silicium avant toute autre opération de dopage de cette plaquette. Sinon, pendant cette longue durée de traitement thermique, les implantations préalablement réalisées dans le substrat diffuseraient et les jonctions se dégraderaient.
diffusions 2 and 3 must penetrate the plate of a hundred leim, for example 125 m for a plate with a thickness of 210 to 240 m, so as to ensure the formation of a continuous isolation wall and sufficiently doped at the level of its middle part. This implies very long diffusions at high temperatures, for example several hundred hours at temperatures above 12500C. It is clear that this operation must be carried out on a silicon wafer before any other doping operation on this wafer. Otherwise, during this long heat treatment period, the implantations previously carried out in the substrate would diffuse and the junctions would degrade.
Après formation des murs d'isolement, on forme des régions dopées destinées à former le composant vertical souhaité, par exemple, comme cela est représenté en figure 1, un thyristor. After forming the isolation walls, doped regions are formed intended to form the desired vertical component, for example, as shown in FIG. 1, a thyristor.
Pour cela, on pourra réaliser simultanément, sur toute la face inférieure du substrat, une région 4 de type P correspondant à l'anode du thyristor et, sur une partie de la face supérieure du substrat, une région 5 de type P correspondant à la région de gâchette de cathode de ce thyristor. Ensuite, du côté de la face supérieure, on réalise une diffusion N+ pour former dans la région 5 une région de cathode 6 et éventuellement entre la région 5 et le mur d'isolement 2 un anneau périphérique 7 d'arrêt de canal. For this, it will be possible to simultaneously produce, on the entire underside of the substrate, a P-type region 4 corresponding to the anode of the thyristor and, on part of the upper face of the substrate, a P-type region 5 corresponding to the cathode trigger region of this thyristor. Then, on the side of the upper face, an N + diffusion is carried out to form in region 5 a cathode region 6 and optionally between region 5 and the isolation wall 2 a peripheral ring 7 for stopping the channel.
Comme on l'a vu précédemment, l'épaisseur totale de la plaquette est fixée par des considérations de fabrication, essentiellement mécaniques. Par ailleurs, les caractéristiques des régions de type P 4 et 5 sont fixées par les caractéristiques électriques souhaitées du thyristor qui déterminent le niveau de dopage et la profondeur de diffusion. En effet, on souhaite par exemple que le front de dopage entre chacune des régions 4 et 5 et le substrat 1 soit suffisamment raide pour améliorer les caractéristiques des jonctions correspondantes, et notamment pour obtenir une bonne caractéristique d'injection du transistor PNP au niveau de la jonction entre le substrat 1 et la région 4. As we have seen previously, the total thickness of the wafer is fixed by manufacturing considerations, which are essentially mechanical. Furthermore, the characteristics of the P type regions 4 and 5 are fixed by the desired electrical characteristics of the thyristor which determine the doping level and the diffusion depth. Indeed, it is desired for example that the doping front between each of regions 4 and 5 and the substrate 1 is sufficiently stiff to improve the characteristics of the corresponding junctions, and in particular to obtain a good injection characteristic of the PNP transistor at the junction between substrate 1 and region 4.
<Desc/Clms Page number 3> <Desc / Clms Page number 3>
Ainsi, dans le cas du thyristor représenté, si chacune des diffusions 4 et 5 a une profondeur de l'ordre de 40 Mm, et si la plaquette a une épaisseur de 210 im, il restera entre les deux jonctions PN 5-1 et 4-1 une zone du substrat 1 d'une épaisseur de 130 gm. Comme cela est bien connu, c'est cette zone du substrat qui permet de conférer au dispositif de puissance ses caractéristiques de tenue en tension à l'état bloqué. Il faut donc que cette zone soit suffisamment épaisse. Par contre, le fait que cette zone soit trop épaisse entraîne que les pertes à l'état conducteur du dispositif de puissance augmentent. Si l'on veut réaliser un dispositif de puissance ayant une tenue en tension de l'ordre de 600 volts, il suffirait que l'épaisseur de la région de substrat 1 soit de l'ordre de 80 im alors que, avec le procédé de fabrication décrit, on arrive inévitablement à une épaisseur de l'ordre de 130 gm. on ne connaît pas actuellement de façon simple de résoudre ce problème. En effet, augmenter par exemple l'épaisseur de la couche 4 en augmentant sa durée de diffusion entraîne que le profil de jonction de cette couche risque de ne pas satisfaire aux conditions électriques souhaitées. Thus, in the case of the thyristor shown, if each of the diffusions 4 and 5 has a depth of the order of 40 Mm, and if the plate has a thickness of 210 im, it will remain between the two PN junctions 5-1 and 4 -1 an area of substrate 1 with a thickness of 130 gm. As is well known, it is this area of the substrate which makes it possible to give the power device its voltage withstand characteristics in the blocked state. This area must therefore be sufficiently thick. On the other hand, the fact that this zone is too thick means that the losses in the conductive state of the power device increase. If it is desired to produce a power device having a voltage withstand of the order of 600 volts, it would suffice that the thickness of the region of substrate 1 is of the order of 80 im whereas, with the method of manufacturing described, we inevitably arrive at a thickness of about 130 gm. there is currently no simple way to solve this problem. Indeed, increasing for example the thickness of layer 4 by increasing its diffusion time results in the junction profile of this layer being liable to not satisfy the desired electrical conditions.
Un autre inconvénient de la réalisation de murs d'isolement par des diffusions profondes réside dans le fait que, en vue de dessus, les murs ont une largeur au moins deux fois égale à leur profondeur et occupent une surface de silicium importante. Another drawback of producing isolation walls by deep diffusions lies in the fact that, when viewed from above, the walls have a width at least twice their depth and occupy a large surface area of silicon.
De façon plus générale, les mêmes problèmes se posent avec tout dispositif de puissance vertical devant être entouré d'un mur d'isolement dont la face arrière est d'un type de dopage opposé à celui d'un substrat de tenue en tension, par exemple un transistor de puissance ou un transistor IGBT. More generally, the same problems arise with any vertical power device having to be surrounded by an isolation wall whose rear face is of a doping type opposite to that of a voltage withstand substrate, by example a power transistor or an IGBT transistor.
Ainsi, un objet de la présente invention est de prévoir un nouveau procédé de fabrication de composants de puissance destiné à optimiser l'épaisseur de la couche la plus faiblement dopée de tenue en tension. Thus, an object of the present invention is to provide a new method of manufacturing power components intended to optimize the thickness of the most lightly doped layer of voltage withstand.
La présente invention vise aussi un composant obtenu par le procédé décrit. The present invention also relates to a component obtained by the process described.
<Desc/Clms Page number 4> <Desc / Clms Page number 4>
Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'un composant de puissance verti- cal sur une plaquette de silicium comprenant les étapes consistant à faire croître une couche épitaxiale faiblement dopée d'un second type de conductivité sur la surface supérieure d'un substrat fortement dopé du premier type de conductivité, la couche épitaxiale ayant une épaisseur adaptée à supporter la tension maximale susceptible d'être appliquée au composant de puissance lors de son fonctionnement ; former dans le substrat les diverses couches du composant visé ; et délimiter dans la plaquette au moins une zone correspondant au moins audit composant de puissance par un mur d'isolement formé en déposant sur une face de la plaquette une région d'aluminium correspondant au contour du mur d'isolement souhaité, et en soumettant la plaquette à un gradient de température, cette plaquette étant portée à une température supérieure à la température de fusion de l'aluminium. To achieve these objects, the present invention provides a method of manufacturing a vertical power component on a silicon wafer comprising the steps of growing a lightly doped epitaxial layer of a second type of conductivity on the upper surface. a highly doped substrate of the first type of conductivity, the epitaxial layer having a thickness adapted to withstand the maximum voltage capable of being applied to the power component during its operation; forming in the substrate the various layers of the targeted component; and delimit in the plate at least one zone corresponding at least to said power component by an insulation wall formed by depositing on one side of the plate an aluminum region corresponding to the outline of the desired insulation wall, and by subjecting the wafer at a temperature gradient, this wafer being brought to a temperature higher than the melting temperature of aluminum.
Selon un mode de réalisation de la présente invention, ladite face est la face supérieure de la plaquette
Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à roder la face inférieure de la plaquette, du côté du substrat, après avoir formé le mur d'isolement par fusion de zone à gradient de température. According to an embodiment of the present invention, said face is the upper face of the wafer
According to an embodiment of the present invention, the method further comprises the step of lapping the underside of the wafer, on the side of the substrate, after having formed the isolation wall by fusion of zone with temperature gradient.
La présente invention prévoit aussi un composant de puissance vertical formé sur une plaquette de silicium comprenant une couche épitaxiale du deuxième type de conductivité à faible niveau de dopage formée sur un substrat du premier type de conductivité à fort niveau de dopage, dans lequel un mur d'isolement dopé à l'aluminium est réalisé à la périphérie du composant de puissance par fusion de zones à gradient de température. The present invention also provides a vertical power component formed on a silicon wafer comprising an epitaxial layer of the second type of conductivity at low doping level formed on a substrate of the first type of conductivity at high doping level, in which a wall of he insulation doped with aluminum is produced at the periphery of the power component by fusion of zones with temperature gradient.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers These objects, characteristics and advantages, as well as others of the present invention will be explained in detail in the following description of particular embodiments
<Desc/Clms Page number 5> <Desc / Clms Page number 5>
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe schématique d'un compo- sant de puissance vertical de structure classique ; et la figure 2 est une vue en coupe schématique d'un composant de puissance vertical obtenu par le procédé selon la présente invention.
made without limitation in relation to the appended figures in which: FIG. 1 is a schematic sectional view of a vertical power component of conventional structure; and Figure 2 is a schematic sectional view of a vertical power component obtained by the method according to the present invention.
Conformément à l'usage dans le domaine de la représentation des semiconducteurs, les diverses couches des diverses figures ne sont pas tracées à l'échelle, ni dans leurs dimensions horizontales, ni dans leurs dimensions verticales. In accordance with the practice in the field of the representation of semiconductors, the various layers of the various figures are not drawn to scale, neither in their horizontal dimensions, nor in their vertical dimensions.
La figure 2 est une vue en coupe schématique d'un composant vertical obtenu par le procédé selon la présente invention. Ce composant est délimité par des murs d'isolement qui
le séparent de composants voisins et/ou correspondent à des limites à partir desquelles le composant est découpé dans une plaquette dans laquelle on a réalisé un grand nombre de composants (généralement identiques). Figure 2 is a schematic sectional view of a vertical component obtained by the method according to the present invention. This component is delimited by isolation walls which
separate it from neighboring components and / or correspond to limits from which the component is cut from a wafer in which a large number of components (generally identical) have been produced.
Selon la présente invention, pour réaliser un composant de puissance vertical, on part d'un substrat 10 d'un premier type de conductivité, par exemple, le type P, relativement fortement dopé sur lequel est formée par épitaxie une couche 11 de type opposé, par exemple N, faiblement dopée destinée à constituer la couche de tenue en tension d'un composant de puissance vertical dont le substrat P constitue l'anode. According to the present invention, to produce a vertical power component, one starts from a substrate 10 of a first type of conductivity, for example, type P, relatively strongly doped on which is formed by epitaxy a layer 11 of opposite type , for example N, lightly doped intended to constitute the voltage withstand layer of a vertical power component whose substrate P constitutes the anode.
Ensuite, contrairement au procédé de l'art antérieur décrit en relation avec la figure 1, au lieu de former d'abord le mur d'isolement par diffusion profonde à partir des faces inférieure et supérieure, on commence par former toutes les couches constitutives du composant que l'on veut créer, et éventuellement des autres composants à former dans la même plaquette et on ne forme les murs d'isolement que dans une étape ultérieure. On notera qu'il serait impossible de former le mur d'isolement par diffusion profonde à une étape finale car cela entraînerait une rediffusion du dopant du substrat 10 dans la Then, unlike the process of the prior art described in connection with FIG. 1, instead of first forming the isolation wall by deep diffusion from the lower and upper faces, one begins by forming all the constituent layers of the component that we want to create, and possibly other components to form in the same wafer and we only form the isolation walls in a later step. It will be noted that it would be impossible to form the isolation wall by deep diffusion at a final stage because this would cause a re-diffusion of the dopant from the substrate 10 in the
<Desc/Clms Page number 6><Desc / Clms Page number 6>
couche épitaxiée 11. Il en résulterait, d'une part, que l'épaisseur restante de la couche N serait mal déterminée et, d'autre part, que le front de la jonction entre la couche épitaxiale 11 de type N et le substrat 10 de type P serait très peu raide et donc que cette jonction présenterait de mauvaises caractéristiques d'injection. epitaxial layer 11. It would result, on the one hand, that the remaining thickness of the layer N would be poorly determined and, on the other hand, that the front of the junction between the epitaxial layer 11 of type N and the substrate 10 P type would be very stiff and therefore that this junction would have poor injection characteristics.
Dans le cadre d'une application de l'invention à un thyristor, on forme le caisson 5 de type P et la région 6 de type N+ correspondant à la cathode du thyristor ainsi que les régions d'arrêt de canal 7 décrites précédemment. On peut aussi former pour améliorer la tenue en tension une zone 11 faiblement dopée de type P à la périphérie du composant, au voisinage de la région où sera formé le mur d'isolement. On a également représenté en figure 2 diverses métallisations, G correspondant à la gâchette du thyristor en contact avec la caisson 5, K correspondant à la cathode du thyristor en contact avec la région 6 fortement dopée du type N, Pl constituant une plaque de champ en contact avec la région d'arrêt de canal, et P2 constituant une plaque de champ en contact avec la région périphérique 11. Éventuellement, d'autres métallisations telle que P3 constituant des plaques de champ peuvent être utilisées. On a également représenté des régions d'oxyde 14 entre les métallisations. Ces régions 14 résultent d'une couche d'oxyde formée avant les métallisations et ouverte aux emplacements de contact souhaités. Une éventuelle couche d'encapsulation 15 en polyimide ou autre matériau de passivation recouvre la surface supérieure. In the context of an application of the invention to a thyristor, the box 5 of type P and the region 6 of type N + corresponding to the cathode of the thyristor are formed, as well as the channel stop regions 7 described above. It is also possible to form, to improve the voltage withstand, a lightly doped P-type zone 11 at the periphery of the component, in the vicinity of the region where the isolation wall will be formed. FIG. 2 also shows various metallizations, G corresponding to the trigger of the thyristor in contact with the well 5, K corresponding to the cathode of the thyristor in contact with the heavily doped region 6 of type N, Pl constituting a field plate in contact with the channel stop region, and P2 constituting a field plate in contact with the peripheral region 11. Optionally, other metallizations such as P3 constituting field plates. Oxide regions 14 have also been shown between the metallizations. These regions 14 result from an oxide layer formed before the metallizations and open at the desired contact locations. A possible encapsulation layer 15 of polyimide or other passivation material covers the upper surface.
Après la formation des divers éléments du composant, mais avant la réalisation des métallisations et de la couche d'encapsulation 15, la présente invention prévoit de réaliser des murs d'isolement périphériques 20 par une technique de fusion de zone à gradient de température. Cette technique consiste à former sur une face d'une plaquette de silicium des anneaux d'aluminium aux emplacements où l'on souhaite réaliser des murs traversants. After the formation of the various elements of the component, but before the metallizations and the encapsulation layer 15 have been produced, the present invention provides for producing peripheral insulation walls 20 by a zone temperature gradient fusion technique. This technique consists in forming on one side of a silicon wafer aluminum rings at the locations where it is desired to make through walls.
La plaquette est mise dans un four conçu pour que cette plaquette soit soumise à un gradient thermique, de l'ordre de 50 à The wafer is placed in an oven designed so that this wafer is subjected to a thermal gradient, of the order of 50 to
<Desc/Clms Page number 7> <Desc / Clms Page number 7>
100 C/cm, c'est-à-dire une différence de température de l'ordre de 2, 5 à 5 C pour une plaquette d'une épaisseur de l'ordre de 500 leim. Par exemple, la plaquette est chauffée d'un côté et disposée de l'autre côté en face d'un corps noir. La face chaude est portée à une température de l'ordre de 1300 C de sorte que l'aluminium se liquéfie du côté de la face"froide"et qu'une zone d'alliage AlSi traverse la plaquette sous l'effet du gradient thermique depuis la face froide vers la face chaude. A la suite de sa migration, la zone fondue d'AlSi laisse derrière elle une traînée de silicium recristallisé contenant de l'aluminium à la limite maximale de solubilité de 2. 1019 atomes/cm3. Comme ce procédé fait intervenir le phénomène de diffusion à l'état liquide la migration est extrêmement rapide.
100 C / cm, that is to say a temperature difference of the order of 2.5 to 5 C for a wafer with a thickness of the order of 500 leim. For example, the wafer is heated on one side and placed on the other side in front of a black body. The hot side is brought to a temperature of the order of 1300 C so that the aluminum liquefies on the side of the "cold" side and a zone of AlSi alloy crosses the wafer under the effect of the thermal gradient from the cold side to the hot side. Following its migration, the molten zone of AlSi leaves behind a trail of recrystallized silicon containing aluminum at the maximum solubility limit of 2.1019 atoms / cm3. As this process involves the phenomenon of diffusion in the liquid state, migration is extremely rapid.
On peut par exemple traverser une plaquette de 700 im en moins de 10 minutes à 1300 C avec une différence de température inférieure
à 100C entre les deux faces. Du fait de la rapidité de ce processus, les diverses jonctions formées au préalable dans le substrat, notamment la jonction entre le substrat 10 de type P+ et la couche épitaxiée 11 de type N, ne se dégradent pas et restent abruptes. We can for example cross a 700 im plate in less than 10 minutes at 1300 C with a lower temperature difference
at 100C between the two faces. Due to the speed of this process, the various junctions formed beforehand in the substrate, in particular the junction between the P + type substrate 10 and the N type epitaxial layer 11, do not degrade and remain abrupt.
De préférence, le procédé de fusion de zone à gradient de température est réalisé en déposant l'aluminium du côté de la face supérieure de la structure représentée en figure 2 puis l'aluminium est amené à diffuser vers la face inférieure qui, pendant la mise en oeuvre du procédé, sera la face chaude. Preferably, the temperature gradient zone fusion process is carried out by depositing the aluminum on the side of the upper face of the structure shown in FIG. 2 then the aluminum is caused to diffuse towards the lower face which, during the setting in the process, will be the hot side.
On notera que la face arrière est ensuite uniformément métallisée, par exemple par une première métallisation 21 d'aluminium et une deuxième métallisation 22 de Ti/Ni/Au. Étant donné le revêtement de la face arrière par une couche d'aluminium, les inégalités d'aluminium apparaissant sur cette face à l'endroit où débouche la zone d'aluminium fondue ayant traversé la plaquette constituent un inconvénient mineur. It will be noted that the rear face is then uniformly metallized, for example by a first metallization 21 of aluminum and a second metallization 22 of Ti / Ni / Au. Given the coating of the rear face with a layer of aluminum, the unevenness of aluminum appearing on this face at the point where the zone of molten aluminum having passed through the plate opens is a minor drawback.
Toutefois, comme cela est d'ailleurs classique lors de la réalisation de composants sur une plaquette épitaxiée, on pourra prévoir une étape de rodage de la face arrière de la plaquette However, as is moreover conventional when producing components on an epitaxial plate, provision may be made for a running-in step on the rear face of the plate.
<Desc/Clms Page number 8> <Desc / Clms Page number 8>
après formation des murs d'isolement pour s'affranchir de ces inégalités.
after forming isolation walls to overcome these inequalities.
Ainsi, la présente invention permet de réaliser un composant vertical présentant une couche de tenue en tension fortement résistive (11) d'une épaisseur optimisée pour le composant visé. Thus, the present invention makes it possible to produce a vertical component having a highly resistive voltage withstand layer (11) of a thickness optimized for the targeted component.
Selon un autre avantage de la présente invention, on notera que les murs d'isolement obtenu par le procédé décrit cidessus auront une étendue latérale beaucoup plus faible que quand ils sont réalisés à partir de diffusions profondes. According to another advantage of the present invention, it will be noted that the isolation walls obtained by the process described above will have a much smaller lateral extent than when they are made from deep diffusions.
On a représenté à titre d'exemple et par souci de simplification un thyristor en figures 1 et 2. Bien entendu, l'invention s'appliquera également à toute autre structure de composant de puissance de type vertical dont la face arrière est de type opposé à celui d'une couche de tenue en tension et notamment à des structures de type transistors de puissance et transistors bipolaires à grille isolée (IGBT). Dans de telles structures, la présente invention permet d'obtenir une couche de tenue en tension ayant exactement l'épaisseur souhaitée, ne dépendant pas de contraintes technologiques. Ainsi, de façon générale, la présente invention vise la séparation entre composants réalisés dans une même plaquette de silicium par des murs d'isolement dopés à l'aluminium formés par le procédé de fusion de zone à gradient de température. An thyristor is shown by way of example and for the sake of simplification in FIGS. 1 and 2. Of course, the invention will also apply to any other structure of a power component of vertical type, the rear face of which is of opposite type. to that of a voltage withstand layer and in particular to structures of the power transistors and bipolar insulated gate transistors (IGBT) type. In such structures, the present invention makes it possible to obtain a tensile strength layer having exactly the desired thickness, not depending on technological constraints. Thus, in general, the present invention aims at the separation between components produced in the same silicon wafer by isolation walls doped with aluminum formed by the zone fusion process with temperature gradient.
Le procédé décrit est particulièrement adapté à des techniques d'optimisation de la durée de vie de porteurs impliquant des diffusions d'atomes métalliques tels que de l'or. qui introduisent un niveau profond dans la bande interdite de silicium ce qui en fait des centres recombinant des porteurs minoritaires. L'or permet de diminuer la durée de vie dans la zone faiblement dopée de type N et donc d'augmenter le courant de gâchette de déclenchement du thyristor, c'est-à-dire de désensibiliser la structure. Lors d'un procédé standard, l'or est diffusé à la fin du processus donc après la diffusion profonde des murs d'isolement de type P et il a tendance à se piéger dans The method described is particularly suitable for techniques for optimizing the lifetime of carriers involving the diffusion of metallic atoms such as gold. which introduce a deep level into the forbidden band of silicon which makes them recombinant centers of the minority carriers. Gold makes it possible to reduce the lifetime in the lightly doped N-type zone and therefore to increase the trigger current of the thyristor triggering, that is to say to desensitize the structure. In a standard process, gold is diffused at the end of the process, therefore after the deep diffusion of P-type isolation walls and it tends to trap in
<Desc/Clms Page number 9><Desc / Clms Page number 9>
ces diffusions profondes du fait de leur dopage élevé et donc à déserter la zone N dans laquelle il est efficace. Avec le procédé selon l'invention, la diffusion d'or peut se faire avant la formation des murs d'isolement résultant d'une migration par gradient thermique. L'or peut donc aller dans la zone utile. Le recuit de migration thermique n'est pas assez long pour redistribuer l'or dans les zones fortement dopées. L'or reste donc dans les zones utiles. these deep diffusions due to their high doping and therefore to desert the zone N in which it is effective. With the process according to the invention, the diffusion of gold can take place before the formation of the isolation walls resulting from migration by thermal gradient. Gold can therefore go into the useful zone. The thermal migration annealing is not long enough to redistribute the gold in the heavily doped areas. Gold therefore remains in the useful zones.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0013075A FR2815470A1 (en) | 2000-10-12 | 2000-10-12 | PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0013075A FR2815470A1 (en) | 2000-10-12 | 2000-10-12 | PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2815470A1 true FR2815470A1 (en) | 2002-04-19 |
Family
ID=8855278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0013075A Pending FR2815470A1 (en) | 2000-10-12 | 2000-10-12 | PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2815470A1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042448A (en) * | 1975-11-26 | 1977-08-16 | General Electric Company | Post TGZM surface etch |
-
2000
- 2000-10-12 FR FR0013075A patent/FR2815470A1/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042448A (en) * | 1975-11-26 | 1977-08-16 | General Electric Company | Post TGZM surface etch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1330836B1 (en) | Method for producing a schottky diode in silicon carbide | |
| FR2572220A1 (en) | SEMICONDUCTOR DEVICE WITH FIELD EFFECT | |
| FR2797094A1 (en) | PROCESS FOR MANUFACTURING SINGLE POLE COMPONENTS | |
| FR2832547A1 (en) | PROCESS FOR PRODUCING A SCHOTTKY DIODE ON A SILICON CARBIDE SUBSTRATE | |
| EP1111688A1 (en) | Schottky diode on silicon carbide substrate | |
| FR2756103A1 (en) | FABRICATION OF BIPOLAR / CMOS INTEGRATED CIRCUITS AND A CAPACITOR | |
| EP0624943B1 (en) | Serial current limiting device | |
| EP1111684A1 (en) | Process for making vertical power components | |
| EP1146561A1 (en) | Method of manufacturing a bipolar transistor | |
| FR2815470A1 (en) | PROCESS FOR MANUFACTURING VERTICAL POWER COMPONENTS | |
| FR2742583A1 (en) | FIELD EFFECT TRANSISTOR WITH INSULATED GRID AND DIFFUSED CHANNEL | |
| FR2764112A1 (en) | INSULATION WALL BETWEEN POWER COMPONENTS | |
| FR2813707A1 (en) | Fabrication of a bipolar transistor incorporating carbon implantation and annealing stages prior to the formation of a multi-layer monocrystalline semiconductor base by epitaxy | |
| EP1098364B1 (en) | Fabrication method for vertical power components | |
| EP0949666B1 (en) | Base emitter region of a submicron bipolar transistor | |
| EP0037764B1 (en) | Unipolar functioning semiconductor device structure with guard ring | |
| FR2762139A1 (en) | LATERAL PNP TRANSISTOR IN BICMOS TECHNOLOGY | |
| EP0164292B1 (en) | Turn-off thyristor with an anode-sided gate | |
| EP0228748A1 (en) | Method of producing an integrated lateral transistor, and integrated circuit containing it | |
| FR2815174A1 (en) | MINIATURIZED LD M-TYPE TRANSISTORS | |
| EP0032069B1 (en) | Method to adjust the temperature coefficient of a reference diode and a reference diode so adjusted | |
| FR2760130A1 (en) | LOW DRAIN RESISTANCE MOS TRANSISTOR | |
| EP0987751A1 (en) | Isolation wall between power devices | |
| EP0004238A1 (en) | Integrated circuit and method of manufacturing it | |
| FR2557367A1 (en) | Semiconductor structure having high voltage retention with implanted peripheral grooves and its method of manufacture. |