FR2798769A1

FR2798769A1 - Circuit for programming or deleting data on a memory cell, comprises voltage generation and selection circuits and control unit with timing circuits to fix programming/deletion time to preset value

Info

Publication number: FR2798769A1
Application number: FR9911858A
Authority: FR
Inventors: Mohamad Chehadi
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-03-23
Anticipated expiration: 2019-09-20
Also published as: FR2798769B1

Abstract

The programming or deletion of data on a memory cell is effected by circuits which generate a programming/deletion voltage and select write or delete connections to a memory cell under the direction of a control unit (240). The control unit has a timing circuit (310) which produces a stop signal (END) to fix the duration of a programming or deletion operation to a predetermined value

Description

Circuit de programmation ou d'effacement d'une cellule mémoire

Circuit programming or erasing of a cell memory

L'invention <SEP> a <SEP> pour <SEP> objet <SEP> un <SEP> circuit <SEP> de
<tb> programmation <SEP> ou <SEP> d'effacement <SEP> d'une <SEP> cellule <SEP> mémoire.
<tb> L'invention <SEP> s'applique <SEP> tout <SEP> particulièrement <SEP> aux <SEP> mémoires
<tb> non <SEP> volatiles <SEP> programmables <SEP> et <SEP> effaçables <SEP> électriquement,
<tb> par <SEP> exemple <SEP> de <SEP> type <SEP> EEPROM.
<tb> Le <SEP> plus <SEP> souvent, <SEP> le <SEP> composant <SEP> principal <SEP> d'une
<tb> cellule <SEP> mémoire <SEP> de <SEP> ces <SEP> mémoires <SEP> est <SEP> un <SEP> transistor <SEP> de
<tb> mémorisation <SEP> de <SEP> type <SEP> à <SEP> grille <SEP> flottante <SEP> comprenant <SEP> un
<tb> drain, <SEP> une <SEP> source, <SEP> une <SEP> grille <SEP> de <SEP> commande <SEP> et <SEP> une <SEP> grille
<tb> flottante <SEP> qui <SEP> mémorise <SEP> une <SEP> information. <SEP> La <SEP> programmation
<tb> d'une <SEP> cellule <SEP> mémoire <SEP> est <SEP> le <SEP> plus <SEP> souvent <SEP> réalisée <SEP> en
<tb> deux <SEP> étapes <SEP> une <SEP> étape <SEP> d'effacement <SEP> et <SEP> une <SEP> étape
<tb> d'écriture.
<tb> Pour <SEP> réaliser <SEP> une <SEP> étape <SEP> d'effacement <SEP> de <SEP> la <SEP> cellule
<tb> mémoire, <SEP> on <SEP> applique <SEP> une <SEP> haute <SEP> tension <SEP> sur <SEP> la <SEP> grille <SEP> de
<tb> commande <SEP> du <SEP> transistor <SEP> de <SEP> mémorisation <SEP> et <SEP> une <SEP> tension
<tb> nulle <SEP> sur <SEP> son <SEP> drain <SEP> et <SEP> sur <SEP> sa <SEP> source. <SEP> Ainsi, <SEP> la
<tb> différence <SEP> de <SEP> potentiel <SEP> entre <SEP> la <SEP> grille <SEP> de <SEP> commande <SEP> et <SEP> le
<tb> drain <SEP> du <SEP> transistor <SEP> de <SEP> mémorisation <SEP> entraîne <SEP> la <SEP> création
<tb> d'un <SEP> champ <SEP> électrique <SEP> entre <SEP> la <SEP> grille <SEP> de <SEP> commande <SEP> et <SEP> le
<tb> drain, <SEP> qui <SEP> a <SEP> pour <SEP> conséquence <SEP> la <SEP> migration <SEP> d'électrons
<tb> depuis <SEP> la <SEP> source <SEP> et <SEP> le <SEP> drain <SEP> vers <SEP> la <SEP> grille <SEP> flottante <SEP> et
<tb> donc <SEP> la <SEP> décharge <SEP> de <SEP> la <SEP> grille <SEP> flottante.
<tb> Inversement, <SEP> pour <SEP> réaliser <SEP> une <SEP> étape <SEP> d'écriture <SEP> de
<tb> la <SEP> cellule <SEP> mémoire, <SEP> on <SEP> applique <SEP> une <SEP> tension <SEP> nulle <SEP> sur <SEP> la
<tb> grille <SEP> de <SEP> commande <SEP> du <SEP> transistor <SEP> de <SEP> mémorisation <SEP> et <SEP> une
<tb> haute <SEP> tension <SEP> sur <SEP> son <SEP> drain, <SEP> sa <SEP> source <SEP> étant <SEP> portée <SEP> à <SEP> un
<tb> potentiel <SEP> flottant. <SEP> La <SEP> différence <SEP> de <SEP> potentiel <SEP> entre <SEP> la
<tb> grille <SEP> de <SEP> commande <SEP> et <SEP> le <SEP> drain <SEP> du <SEP> transistor <SEP> de
<tb> mémorisation <SEP> entraîne <SEP> la <SEP> création <SEP> d'un <SEP> champ <SEP> électrique
<tb> de <SEP> polarité <SEP> opposée, <SEP> qui <SEP> a <SEP> pour <SEP> conséquence <SEP> la <SEP> migration
<tb> d'électrons <SEP> en <SEP> sens <SEP> inverse, <SEP> depuis <SEP> la <SEP> grille <SEP> flottante
<tb> du <SEP> transistor <SEP> de <SEP> mémorisation <SEP> vers <SEP> son <SEP> drain.

The invention <SEP> has <SEP> for <SEP> object <SEP> a <SEP> circuit <SEP> of
<tb><SEP> or <SEP> programming of <SEP> deletion of a <SEP><SEP> cell.
<tb> The invention <SEP> applies <SEP> any <SEP> particularly <SEP> to <SEP> memories
<tb> no <SEP> volatile <SEP> programmable <SEP> and <SEP> erasable <SEP> electrically,
<tb> by <SEP> example <SEP> of <SEP> type <SEP> EEPROM.
<tb> The <SEP> more <SEP> often, <SEP> the <SEP> component <SEP> main <SEP> of a
<tb> cell <SEP> memory <SEP> of <SEP> these <SEP> memories <SEP> is <SEP> a <SEP> transistor <SEP> of
<tb> storage <SEP> of <SEP> type <SEP> to <SEP> floating <SEP> grid <SEP> including <SEP> a
<tb> drain, <SEP> a <SEP> source, <SEP> a <SEP> grid <SEP> of <SEP> command <SEP> and <SEP> a <SEP> grid
<tb> floating <SEP> which <SEP> stores <SEP> a <SEP> information. <SEP> The <SEP> programming
<tb> of a <SEP> cell <SEP> memory <SEP> is <SEP> the <SEP> more <SEP> often <SEP> performed <SEP> in
<tb> two <SEP> steps <SEP> a <SEP> step <SEP> deletion <SEP> and <SEP> a <SEP> step
<tb> writing.
<tb> To <SEP> perform <SEP> a <SEP><SEP> delete <SEP> step <SEP> the <SEP> cell
<tb> memory, <SEP> on <SEP> applies <SEP> a <SEP> high <SEP> voltage <SEP> on <SEP> the <SEP> grid <SEP> of
<tb><SEP> command of the <SEP> transistor <SEP> of <SEP> storage <SEP> and <SEP> a <SEP> voltage
<tb> null <SEP> on <SEP> its <SEP> drain <SEP> and <SEP> on <SEP> its <SEP> source. <SEP> So, <SEP> the
<tb> difference <SEP> of <SEP> potential <SEP> between <SEP><SEP> grid <SEP> of <SEP> command <SEP> and <SEP>
<tb> drain <SEP> of the <SEP> transistor <SEP> of <SEP> storage <SEP> causes <SEP> the <SEP> creation
<tb> of a <SEP><SEP> Electrical <SEP> field between <SEP><SEP><SEP> Grid <SEP><SEP> command and <SEP><SEP>
<tb> drain, <SEP> which <SEP> has <SEP> for <SEP> consequence <SEP> the <SEP> migration <SEP> of electrons
<tb> from <SEP> the <SEP> source <SEP> and <SEP> the <SEP> drain <SEP> to <SEP> the <SEP><SEP> floating <SEP> and
<tb> so <SEP> the <SEP> dumps <SEP> of <SEP> the <SEP> floating <SEP> grid.
<tb> Conversely, <SEP> for <SEP> perform <SEP> a <SEP> step <SEP> write <SEP> of
<tb> the <SEP> cell <SEP> memory, <SEP> on <SEP> applies <SEP> a <SEP> voltage <SEP> null <SEP> on <SEP>
<tb> SEP <SEP> Grid <SEP><SEP><SEP> Transaction <SEP>SEP> SEP <SEP> Command and <SEP>
<tb> high <SEP> voltage <SEP> on <SEP> its <SEP> drain, <SEP> its <SEP> source <SEP> being <SEP> range <SEP> to <SEP> a
<tb> potential <SEP> floating. <SEP> The <SEP> difference <SEP> of <SEP> potential <SEP> between <SEP> the
<tb><SEP><SEP><SEP> and <SEP><SEP><SEP><SEP><SEP> Grid <SEP> Grid
<tb> storage <SEP> causes <SEP> the <SEP> creation <SEP> of a <SEP> electric <SEP> field
<tb> of <SEP> opposite polarity <SEP>, <SEP> which <SEP> has <SEP> for <SEP> consequence <SEP><SEP> migration
<tb> of electrons <SEP> in <SEP> sense <SEP> inverse, <SEP> from <SEP> the <SEP> grid <SEP> floating
<tb> of the <SEP> transistor <SEP> of <SEP> storage <SEP> to <SEP> its <SEP> drain.

Pour <SEP> réaliser <SEP> une <SEP> étape <SEP> d'écriture <SEP> ou <SEP> d'effacement
<tb> de <SEP> la <SEP> cellule <SEP> mémoire, <SEP> il <SEP> est <SEP> ainsi <SEP> nécessaire <SEP> de
<tb> disposer <SEP> d'une <SEP> haute <SEP> tension <SEP> de <SEP> programmation <SEP> ou
<tb> d'effacement, <SEP> de <SEP> l'ordre <SEP> de <SEP> 15 <SEP> à <SEP> 20 <SEP> V, <SEP> qui <SEP> est <SEP> appliquée
<tb> sur <SEP> l'une <SEP> ou <SEP> l'autre <SEP> des <SEP> électrodes <SEP> du <SEP> transistor <SEP> de
<tb> mémorisation <SEP> de <SEP> la <SEP> cellule <SEP> mémoire, <SEP> selon <SEP> l'opération <SEP> à
<tb> effectuer.
<tb> Cependant, <SEP> la <SEP> couche <SEP> d'oxyde <SEP> comprise <SEP> entre <SEP> la
<tb> grille <SEP> flottante <SEP> et <SEP> le <SEP> drain <SEP> du <SEP> transistor <SEP> de
<tb> mémorisation <SEP> est <SEP> peu <SEP> épaisse <SEP> et <SEP> fragile. <SEP> Aussi, <SEP> lorsque
<tb> la <SEP> tension <SEP> appliquée <SEP> sur <SEP> les <SEP> électrodes <SEP> du <SEP> transistor <SEP> de
<tb> mémorisation <SEP> est <SEP> supérieure <SEP> à <SEP> une <SEP> tension <SEP> dite <SEP> tunnel,
<tb> elle <SEP> ne <SEP> doit <SEP> pas <SEP> varier <SEP> brutalement <SEP> afin <SEP> de <SEP> ne <SEP> pas
<tb> fragiliser, <SEP> voire <SEP> détériorer <SEP> la <SEP> couche <SEP> d'oxyde.
<tb> On <SEP> rappelle <SEP> que <SEP> la <SEP> tension <SEP> tunnel <SEP> est <SEP> la <SEP> tension
<tb> minimale <SEP> nécessaire <SEP> pour <SEP> qu'une <SEP> charge <SEP> transite <SEP> par <SEP> effet
<tb> tunnel <SEP> à <SEP> travers <SEP> la <SEP> couche <SEP> d'oxyde, <SEP> entre <SEP> la <SEP> grille
<tb> flottante <SEP> et <SEP> le <SEP> drain <SEP> d'un <SEP> transistor <SEP> à <SEP> grille <SEP> flottante.
<tb> Typiquement, <SEP> la <SEP> valeur <SEP> de <SEP> la <SEP> tension <SEP> tunnel <SEP> est <SEP> de
<tb> l'ordre <SEP> de <SEP> 10 <SEP> V.
<tb> Pour <SEP> obtenir <SEP> une <SEP> tension <SEP> variant <SEP> progressivement <SEP> et
<tb> lentement, <SEP> on <SEP> utilise <SEP> classiquement <SEP> un <SEP> circuit <SEP> de
<tb> programmation <SEP> ou <SEP> d'effacement <SEP> dont <SEP> un <SEP> exemple <SEP> simple <SEP> est
<tb> présenté <SEP> schématiquement <SEP> sur <SEP> la <SEP> figure <SEP> la <SEP> ; <SEP> il <SEP> comprend
<tb> un <SEP> circuit <SEP> élévateur <SEP> de <SEP> tension <SEP> 101, <SEP> un <SEP> circuit <SEP> de
<tb> génération <SEP> de <SEP> rampe <SEP> 102, <SEP> un <SEP> circuit <SEP> de <SEP> mise <SEP> en <SEP> forme <SEP> 105
<tb> et <SEP> une <SEP> cellule <SEP> mémoire <SEP> 106, <SEP> tous <SEP> quatre <SEP> alimentés <SEP> par <SEP> une
<tb> basse <SEP> tension <SEP> d'alimentation <SEP> Vdd <SEP> (non <SEP> représentée <SEP> sur <SEP> la
<tb> figure <SEP> la), <SEP> de <SEP> l'ordre <SEP> de <SEP> 2 <SEP> à <SEP> 3 <SEP> V.
<tb> Le <SEP> circuit <SEP> élévateur <SEP> de <SEP> tension <SEP> 101 <SEP> est <SEP> par <SEP> exemple
<tb> de <SEP> type <SEP> pompe <SEP> de <SEP> charge <SEP> ; <SEP> il <SEP> produit <SEP> une <SEP> haute <SEP> tension <SEP> HV
<tb> de <SEP> l'ordre <SEP> de <SEP> 15 <SEP> à <SEP> 20 <SEP> V <SEP> à <SEP> partir <SEP> de <SEP> la <SEP> basse <SEP> tension
<tb> d'alimentation <SEP> Vdd.
<tb> Le <SEP> circuit <SEP> de <SEP> génération <SEP> de <SEP> rampe <SEP> 102 <SEP> reçoit <SEP> la
<tb> haute <SEP> tension <SEP> HV <SEP> et <SEP> produit <SEP> une <SEP> tension <SEP> RAMP <SEP> qui <SEP> a <SEP> par
<tb> exemple <SEP> la <SEP> forme <SEP> représentée <SEP> en <SEP> trait <SEP> continu <SEP> sur <SEP> la figure 1b. Elle comprend - une phase ascendante 110 au cours de laquelle la tension RAMP augmente de façon continue jusqu'à sa valeur maximale Vmax, qui est par exemple égale à la haute tension HV, - un plateau de tension 111 pendant lequel la tension RAMP est constante, égale à la valeur Vmax, - une chute de tension 112. For <SEP> to realize <SEP> a <SEP> step <SEP> of writing <SEP> or <SEP> of deletion
<tb> of <SEP> the <SEP> cell <SEP> memory, <SEP> it <SEP> is <SEP> so <SEP> necessary <SEP> of
<tb> arrange <SEP> a <SEP> high <SEP><SEP> voltage of <SEP> programming <SEP> or
<tb> deletion, <SEP> of <SEP> the <SEP> order from <SEP> 15 <SEP> to <SEP> 20 <SEP> V, <SEP> which <SEP> is <SEP> applied
<tb> on <SEP> one <SEP> or <SEP> the other <SEP> of <SEP> electrodes <SEP> of the <SEP> transistor <SEP> of
<tb> storage <SEP> of <SEP> the <SEP> cell <SEP> memory, <SEP> according to <SEP> operation <SEP> to
<tb> perform.
<tb> However, <SEP> the <SEP><SEP> oxide <SEP> layer <SEP> between <SEP>
<tb> floating <SEP> grid <SEP> and <SEP> the <SEP> drain <SEP> of the <SEP> transistor <SEP> of
<tb> storage <SEP> is <SEP> little <SEP> thick <SEP> and <SEP> fragile. <SEP> Also, <SEP> when
<tb><SEP><SEP> voltage applied <SEP> on <SEP><SEP><SEP><SEP> electrodes <SEP>
<tb> storage <SEP> is <SEP> greater <SEP> than <SEP> a <SEP> voltage <SEP> called <SEP> tunnel,
<tb> it <SEP> ne <SEP> must <SEP> not <SEP> vary <SEP> abruptly <SEP> so <SEP> from <SEP> do <SEP> not
<tb> weaken, <SEP> or <SEP> damage <SEP> the <SEP> oxide <SEP> layer.
<tb> On <SEP> recalls <SEP> that <SEP> the <SEP> voltage <SEP> tunnel <SEP> is <SEP> the <SEP> voltage
<tb> minimal <SEP> required <SEP> for <SEP><SEP> load <SEP> transits <SEP> with <SEP> effect
<tb> tunnel <SEP> to <SEP> through <SEP> the <SEP> oxide <SEP> layer, <SEP> between <SEP> the <SEP> grid
<tb> floating <SEP> and <SEP> the <SEP> drain <SEP> of a <SEP> floating <SEP> to <SEP> floating <SEP> grid.
<tb> Typically, <SEP> the <SEP> value <SEP> of <SEP> the <SEP> voltage <SEP> tunnel <SEP> is <SEP> of
<tb> the order <SEP> of <SEP> 10 <SEP> V.
<tb> To <SEP> get <SEP> a <SEP><SEP> voltage varying <SEP> gradually <SEP> and
<tb> slowly, <SEP> on <SEP> uses <SEP> conventionally <SEP> a <SEP> circuit <SEP> of
<tb><SEP> or <SEP> erasure <SEP> setup of which <SEP> a <SEP> example <SEP> simple <SEP> is
<tb> presented <SEP> schematically <SEP> on <SEP> the <SEP> figure <SEP><SEP>;<SEP> it <SEP> understands
<tb> a <SEP> circuit <SEP><SEP> lift <SEP> voltage <SEP> 101, <SEP> a <SEP> circuit <SEP> of
<tb> generation <SEP> of <SEP> ramp <SEP> 102, <SEP> a <SEP> circuit <SEP> of <SEP> setting <SEP> in <SEP> form <SEP> 105
<tb> and <SEP> one <SEP> cell <SEP> memory <SEP> 106, <SEP> all <SEP> four <SEP> powered <SEP> by <SEP> one
<tb> low <SEP> power <SEP> power <SEP> Vdd <SEP> (not <SEP> represented <SEP> on <SEP>
<tb> figure <SEP> la), <SEP> from <SEP> the order <SEP> from <SEP> 2 <SEP> to <SEP> 3 <SEP> V.
<tb> The <SEP><SEP> Lift <SEP> circuit of <SEP><SEP> 101 <SEP> is <SEP> by <SEP> Example
<tb> of <SEP> type <SEP> pump <SEP> of <SEP> load <SEP>;<SEP> it <SEP> product <SEP> a <SEP> high <SEP> voltage <SEP> HV
<tb> of <SEP> the <SEP> command from <SEP> 15 <SEP> to <SEP> 20 <SEP> V <SEP> to <SEP> from <SEP> of <SEP> the <SEP> low <SEP> voltage
<tb> supply <SEP> Vdd.
<tb> The <SEP> circuit <SEP> of <SEP> generation <SEP> of <SEP> ramp <SEP> 102 <SEP> receives <SEP> the
<tb> high <SEP> voltage <SEP> HV <SEP> and <SEP> product <SEP> a <SEP> voltage <SEP> RAMP <SEP> which <SEP> a <SEP> by
<tb> example <SEP> the <SEP> form <SEP> represented <SEP> in <SEP> line <SEP> continuous <SEP> on <SEP> in Figure 1b. It comprises - an ascending phase 110 during which the voltage RAMP increases continuously up to its maximum value Vmax, which is for example equal to the high voltage HV, - a voltage plateau 111 during which the voltage RAMP is constant , equal to the value Vmax, - a voltage drop 112.

Le circuit de génération de rampe 102 comprend classiquement un circuit de charge et de décharge d'un condensateur 103, alimenté par une source de courant 104 qui fournit un courant de référence Iref. The ramp generation circuit 102 conventionally comprises a charge and discharge circuit of a capacitor 103, powered by a current source 104 which supplies a reference current Iref.

Le composant principal du circuit 103 est un condensateur de puissance. La phase ascendante 110 de la tension RAMP est obtenue en chargeant le condensateur avec un courant de charge Ich, proportionnel au courant de référence Iref. Le plateau de tension 111 est quant à lui obtenu par la décharge de ce même condensateur avec un courant de décharge Idech, également proportionnel au courant de référence Iref. Le courant de décharge Idech est souvent, mais pas nécessairement, plus important que le courant de charge Ich. En conséquence, la phase ascendante 110 est souvent plus longue que le plateau de tension 111. La phase ascendante 110 et le plateau de tension 111 ont une durée totale TRAmP qui correspond à la durée d'une opération d'effacement (ou de programmation), encore appelée temps d'effacement TER (ou temps de programmation TWR) . The main component of circuit 103 is a power capacitor. The rising phase 110 of the RAMP voltage is obtained by charging the capacitor with a charge current Ich, proportional to the reference current Iref. The voltage plateau 111 is itself obtained by discharging the same capacitor with an Idech discharge current, also proportional to the reference current Iref. The Idech discharge current is often, but not necessarily, more important than the charge current Ich. As a result, the ascending phase 110 is often longer than the voltage plateau 111. The up phase 110 and the voltage plateau 111 have a total duration TRAmP which corresponds to the duration of an erase (or programming) operation. , also called TER erase time (or TWR programming time).

Un choix convenable de la capacité du condensateur ainsi que du courant de référence Iref permet d'optimiser la pente de la phase ascendante ainsi que la durée totale TRAmP. Ce choix est en général un compromis fait à partir des critères suivants - lorsque la tension appliquée sur les électrodes du transistor de mémorisation est supérieure à la tension tunnel, elle ne doit pas varier brutalement afin de ne pas fragiliser, voire détériorer la couche d'oxyde. Pour cela, la pente de la phase ascendante ne doit pas dépasser une valeur limite. A suitable choice of the capacity of the capacitor as well as the reference current Iref makes it possible to optimize the slope of the ascending phase as well as the total duration TRAmP. This choice is in general a compromise made from the following criteria - when the voltage applied to the electrodes of the storage transistor is greater than the tunnel voltage, it must not vary abruptly so as not to weaken or even deteriorate the oxide. For this, the slope of the ascending phase must not exceed a limit value.

- sachant qu'une étape d'effacement ou de programmation est réalisée à environ 90 % pendant la phase ascendante, il est préférable d'avoir une phase ascendante dont la durée est beaucoup plus importante que le plateau de tension qui la suit. Pour cela, la pente de la phase ascendante doit être de préférence la plus faible possible, - la durée totale TOP doit être suffisamment longue pour que la tension RAMP ait le temps d'atteindre sa valeur maximale Vmax, - le plateau de tension doit durer suffisamment longtemps pour assurer la réalisation complète d'une étape d'effacement ou de programmation, - la durée totale TOP doit être la plus faible possible. . knowing that an erase or programming step is performed at approximately 90% during the ascending phase, it is preferable to have an ascending phase whose duration is much greater than the voltage plateau which follows it. For this, the slope of the ascending phase must preferably be as low as possible, - the total duration TOP must be long enough for the voltage RAMP to have the time to reach its maximum value Vmax, - the voltage plateau must last long enough to ensure the complete realization of an erasure or programming step, - the total duration TOP must be as small as possible. .

Le circuit de mise en forme 105 reçoit la tension RAMP et produit une haute tension de programmation ou d'effacement Vpp qui est appliquée sur les électrodes de la cellule mémoire 106. The shaping circuit 105 receives the voltage RAMP and produces a high programming or erasing voltage Vpp which is applied to the electrodes of the memory cell 106.

Le circuit de mise en forme peut comprendre un transistor de type N recevant sur son drain la tension RAMP et qui fournit la haute tension de programmation ou d'effacement Vpp sur sa source. Sur la grille de ce transistor de type N, on applique un signal dont la tension croît régulièrement avec le temps de manière à contrôler la tension Vpp disponible sur sa source. The shaping circuit may comprise an N-type transistor receiving on its drain the RAMP voltage and providing the high programming or erasing voltage Vpp on its source. On the gate of this type N transistor, a signal is applied whose voltage increases regularly with time so as to control the voltage Vpp available on its source.

La haute tension de programmation ou d'effacement Vpp a par exemple la forme représentée en tirets sur la figure 1b ; elle comprend - un premier plateau de tension 115, pendant lequel la tension vpp est égale à la basse tension d'alimentation Vdd, - une phase ascendante 116 suivie d'un second plateau de tension 117, la tension Vpp est ici égale à la tension RAMP, à une chute de tension VTN près, - une chute de tension 118, au cours de laquelle la tension Vpp redescend à la valeur Vdd. The programming or erasing high voltage Vpp has, for example, the form shown in dashed lines in FIG. 1b; it comprises - a first voltage plateau 115, during which the voltage vpp is equal to the low supply voltage Vdd, - an ascending phase 116 followed by a second voltage plateau 117, the voltage Vpp is here equal to the voltage RAMP, at a voltage drop VTN near, - a voltage drop 118, during which the voltage Vpp goes down to the value Vdd.

I1 apparaît ainsi que la tension Vpp suit les variations de la tension RAMP, à une chute de tension VTN près, de l'ordre de 2 V, qui correspond approximativement à la tension de seuil de conduction d'un transistor de type N. Aussi, on ne peut disposer en fin de rampe que d'une tension Vppmâx égale à Vmax - VTN, c'est-à-dire environ 16 V. Si on veut pouvoir disposer d'une haute tension de programmation ou d'effacement plus importante, il est nécessaire augmenter la haute tension HV. It thus appears that the voltage Vpp follows the variations of the voltage RAMP at a voltage drop VTN of about 2 V, which corresponds approximately to the conduction threshold voltage of an N-type transistor. at the end of the ramp, one can only have a voltage Vppmax equal to Vmax-VTN, that is to say about 16 V. If it is desired to have a high programming or erasing voltage greater it is necessary to increase the HV high voltage.

Pour réduire le temps d'effacement TER (ou de programmation TWR), il est possible d'utiliser une tension RAMP dont la phase ascendante est réalisée en deux étapes - une première phase ascendante au cours de laquelle la tension RAMP augmente très rapidement avec une première pente importante, jusqu'à un seuil de tension Vs, - une seconde phase ascendante, au cours de laquelle la tension RAMP augmente beaucoup plus lentement, avec une pente beaucoup plus faible, depuis la valeur VS jusqu'à la valeur maximale Vmax. Une telle tension RAMP est représentée en pointillés sur la figure lb. To reduce the TER erase time (or TWR programming time), it is possible to use a RAMP voltage whose ascending phase is achieved in two stages - a first ascending phase during which the RAMP voltage increases very rapidly with a first important slope, up to a voltage threshold Vs; a second ascending phase, during which the RAMP voltage increases much more slowly, with a much slower slope, from the value VS up to the maximum value Vmax. Such a RAMP voltage is shown in dashed lines in FIG.

Ce choix permet de réduire la durée de la phase ascendante, sans risque d'endommager le transistor de mémorisation de la cellule mémoire. En effet, la tension appliquée sur les électrodes du transistor de mémorisation peut varier rapidement tant qu'elle reste inférieure à une valeur limite la tension tunnel. Aussi, on choisit de préférence un seuil de tension VS de l'ordre de 10 V, c'est-à-dire légèrement inférieur à la tension tunnel du transistor de mémorisation. Cependant, la pente de la phase ascendante et le temps d'effacement TER (ou de programmation TWR) dépendent fortement de la valeur du courant de référence Iref et il est particulièrement difficile d'obtenir une source de courant parfaitement stable. En particulier, le courant de référence Iref varie avec la basse tension d'alimentation Vdd et avec la température. This choice makes it possible to reduce the duration of the ascending phase, without risk of damaging the storage transistor of the memory cell. Indeed, the voltage applied to the electrodes of the storage transistor can vary rapidly as long as it remains below a limit value the tunnel voltage. Also, a voltage threshold VS of the order of 10 V is preferably chosen, that is to say slightly smaller than the tunneling voltage of the storage transistor. However, the slope of the ascending phase and the cancellation time TER (or of programming TWR) depend strongly on the value of the reference current Iref and it is particularly difficult to obtain a perfectly stable current source. In particular, the reference current Iref varies with the low supply voltage Vdd and with the temperature.

Par exemple, si le circuit de programmation ou d'effacement est utilisé pour une carte à puce sans contact, la température peut varier avec les conditions d'utilisation de la carte. De plus, la stabilité de la source de tension qui produit la basse tension d'alimentation Vdd dépend dans ce cas beaucoup de la puissance reçue par la carte à puce qui varie elle-même entre autre avec la distance entre la carte et le lecteur et avec l'orientation de l'une par rapport à l'autre. On constate ainsi que le temps d'effacement (ou de programmation) réel d'une cellule mémoire peut varier de 1 à 4ms, et il n'est pas possible, actuellement, de connaître sa valeur exacte avant la fin d'une étape d'effacement (ou de programmation). For example, if the programming or erasing circuit is used for a contactless smart card, the temperature may vary with the conditions of use of the card. In addition, the stability of the voltage source which produces the low supply voltage Vdd depends in this case a lot of the power received by the smart card which itself varies among other things with the distance between the card and the reader and with the orientation of one with respect to the other. It can thus be seen that the actual erasure (or programming) time of a memory cell can vary from 1 to 4 ms, and it is not possible at present to know its exact value before the end of a step of erasing (or programming).

La variation du courant de référence Iref a ainsi pour conséquence des variations importantes et mal maîtrisées du temps d'effacement TER (ou de programmation TWR) de la cellule mémoire. Le circuit de programmation ou d'effacement doit alors nécessairement disposer d'un indicateur de fin d'activité pour indiquer aux circuits extérieurs qu'il a terminé une opération d'effacement ou de programmation en cours. Un premier but de l'invention est de fixer de manière précise le temps d'effacement TER (ou de programmation TWR) d'une cellule mémoire à une valeur prédéterminée At. The variation of the reference current Iref thus results in large and poorly controlled variations in the erasing time TER (or programming TWR) of the memory cell. The programming or erasing circuit must then necessarily have an end of activity indicator to indicate to the external circuits that it has completed an erasing or programming operation in progress. A first object of the invention is to set precisely the time of erasure TER (or programming TWR) of a memory cell to a predetermined value At.

Pour cela, l'invention propose un circuit de programmation ou d'effacement d'une cellule mémoire d'une mémoire non volatile, le circuit de programmation ou d'effacement étant alimenté par une basse tension d'alimentation et comprenant - un circuit de production d'une tension de programmation ou d'effacement qui reçoit un signal de commande et qui . fournit une haute tension de programmation ou d'effacement à partir de la basse tension d'alimentation, - un circuit de sélection pour appliquer la haute tension de programmation ou d'effacement à au moins une entrée de la cellule mémoire lorsqu'un signal de commande d'effacement ou un signal de commande d'écriture est reçu, - un circuit de commande qui fournit le signal de commande pour démarrer le circuit de production d'une tension de programmation ou d'effacement et qui fournit soit le signal de commande d'effacement si une opération d'effacement est envisagée ; soit le signal de commande d'écriture si une opération d'écriture est envisagée ; soit le signal de commande d'effacement et le signal de commande d'écriture ,si une opération d'effacement suivie d'une opération d'écriture est envisagée, le circuit de programmation ou d'effacement étant caractérisé en ce que le circuit de commande comporte un circuit de temporisation qui produit un signal d'arrêt pour fixer la durée d'une opératïon de programmation ou d'une opération d'effacement à un temps de programmation ou d'effacement prédéterminé, le circuit de commande maintenant le signal de commande, le signal de commande d'effacement et le signal de commande d'écriture pendant le temps de programmation ou d'effacement prédéterminé. For this purpose, the invention proposes a circuit for programming or erasing a memory cell of a non-volatile memory, the programming or erasing circuit being powered by a low supply voltage and comprising: producing a programming or erasing voltage which receives a control signal and which. provides a high voltage programming or erasing from the low supply voltage, - a selection circuit for applying the high voltage programming or erasure to at least one input of the memory cell when a signal of erase command or a write control signal is received, - a control circuit which provides the control signal for starting the production circuit of a programming or erasing voltage and which provides either the control signal erasure if an erase operation is contemplated; the write control signal if a write operation is envisaged; either the erase control signal and the write control signal, if an erase operation followed by a write operation is envisaged, the programming or erasing circuit being characterized in that the control comprises a delay circuit which produces a stop signal for setting the duration of a programming operation or an erase operation to a predetermined programming or erasing time, the control circuit maintaining the signal of control, the erase control signal and the write control signal during the predetermined programming or erasing time.

De préférence, le circuit de temporisation est un compteur pour compter des impulsions d'un signal d'horloge et fournir le signal d'arrêt lorsque le nombre d'impulsions comptées a atteint une valeur prédéterminée. Preferably, the timing circuit is a counter for counting pulses of a clock signal and providing the stop signal when the number of counted pulses has reached a predetermined value.

L'invention est particulièrement intéressante pour des applications dites sans contact. Pour de telles applications, on utilisera de préférence un signal d'horloge fourni par le lecteur de la carte à puce contenant le circuit de programmation ou d'effacement selon l'invention. Un tel signal d'horloge, extérieur à la carte à puce et donc au circuit de programmation ou d'effacement, a l'avantage d'être parfaitement stable. Le plus souvent, l'énergie est fournie à la carte à puce par l'intermédiaire d'un signal d'une fréquence fo égale à 13,56 MHz; on utilisera dans ce cas un signal d'horloge de fréquence f = 13,56/n MHz, n étant un nombre entier. Par exemple, on pourra choisir n = 128 et ainsi utiliser un signal d'horloge de fréquence 106 kHz. The invention is particularly interesting for so-called non-contact applications. For such applications, a clock signal provided by the reader of the smart card containing the programming or erasing circuit according to the invention will preferably be used. Such a clock signal, external to the smart card and thus to the programming or erasing circuit, has the advantage of being perfectly stable. Most often, energy is supplied to the smart card through a signal of frequency equal to 13.56 MHz; in this case, a clock signal of frequency f = 13.56 / n MHz will be used, n being an integer. For example, we can choose n = 128 and thus use a clock signal of frequency 106 kHz.

Avec le circuit de programmation ou d'effacement selon l'invention, le temps d'effacement TER (ou de programmation TWR) a une valeur fixée, il ne dépend donc plus de la stabilité du circuit de génération de rampe et en particulier de la source de courant qui fournit le courant de référence. La pente de la phase ascendante de la tension RAMP peut alors être choisie indépendamment du temps d'effacement TER (ou de programmation TWR) . Un deuxième but de l'invention est de proposer une solution au problème de la perte de tension entre la tension RAMP et la tension Vpp. Pour cela, l'invention propose d'utiliser un circuit de mise en forme comprenant au moins un transistôr de type P. With the programming or erasing circuit according to the invention, the erasure time TER (or programming TWR) has a fixed value, it no longer depends on the stability of the ramp generation circuit and in particular the current source which supplies the reference current. The slope of the ascending phase of the voltage RAMP can then be chosen independently of the erasure time TER (or of programming TWR). A second object of the invention is to propose a solution to the problem of the voltage loss between the voltage RAMP and the voltage Vpp. For this, the invention proposes to use a shaping circuit comprising at least one type P transistor.

Le transistor de type P ne présentant pas de tension de seuil de conduction, contrairement au transistor de type N, la haute tension de programmation ou d'effacement peut atteindre en fin de compte une valeur supérieure à celle que pouvait atteindre la haute tension de programmation ou d'effacement obtenue selon l'état de la technique, et ce avec une même haute tension HV. Since the P-type transistor does not have a conduction threshold voltage, unlike the N-type transistor, the programming or erasing high voltage can ultimately reach a higher value than the programming high voltage could reach. or erasure obtained according to the state of the art, and with the same HV high voltage.

On peut alors envisager de réduire la haute tension HV, tout en gardant la même valeur maximale Vmax de la haute tension de programmation ou d'effacement Vpp, ce qui permet de réduire la consommation d'énergie globale du circuit. On peut également envisager de conserver la valeur de la haute tension HV et d'augmenter la valeur maximale Vmax de la haute tension de programmation ou d'effacement Vpp. On améliore ainsi la qualité de l'effacement ou de la programmation de la cellule mémoire, sans augmenter la consommation d'énergie globale du circuit. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux dessins annexés dans lesquels - la figure la est un schéma fonctionnel illustrant un circuit de programmation ou d'effacement d'une cellule mémoire, selon l'art antérieur, - la figure lb est un diagramme temporel montrant des signaux à certains points du circuit de programmation ou d'effacement de la figure la, - la figure 2 est un schéma fonctionnel illustrant un circuit de programmation ou d'effacement, selon l'invention, - les figures 3 et 4 sont des schémas électroniques illustrant certains éléments du schéma de la figure 2, - les figures 5a à 5f et 6a à 6e sont des diagrammes temporels des signaux à certains points du circuit de la figure 2. It is then possible to envisage reducing the high voltage HV while keeping the same maximum value Vmax of the high programming or erasing voltage Vpp, which makes it possible to reduce the overall energy consumption of the circuit. It is also possible to consider keeping the value of the HV high voltage and increasing the maximum value Vmax of the programming or erasing high voltage Vpp. This improves the quality of erasure or programming of the memory cell, without increasing the overall energy consumption of the circuit. The invention will be better understood and other features and advantages will appear on reading the following description, the description referring to the appended drawings in which - Figure la is a block diagram illustrating a programming or erasing circuit. of a memory cell, according to the prior art, - Figure lb is a timing diagram showing signals at certain points of the programming or erasing circuit of Figure la, - Figure 2 is a block diagram illustrating a circuit FIG. 3 and 4 are electronic diagrams illustrating certain elements of the diagram of FIG. 2; FIGS. 5a to 5f and 6a to 6e are time diagrams of the signals to certain points of the circuit of Figure 2.

Les figures la et lb correspondent à un état de l'art antérieur et ont été précédemment décrites. Figures la and lb correspond to a state of the prior art and have been previously described.

Le circuit de programmation ou d'effacement 200 comprend, conformément à la figure 2, un circuit de production d'une tension de programmation ou d'effacement 210, un circuit de sélection 220 et un circuit de commande 240. Tous les éléments du circuit de programmation ou d'effacement 200 sont alimentés par une basse tension d'alimentation Vdd, de l'ordre de 2 à 3 V, non représentée sur la figure 2. The programming or erasing circuit 200 comprises, in accordance with FIG. 2, a circuit for producing a programming or erasure voltage 210, a selection circuit 220 and a control circuit 240. All the elements of the circuit programming or erasing 200 are powered by a low supply voltage Vdd, of the order of 2 to 3 V, not shown in Figure 2.

Le circuit de production de la tension de programmation ou d'effacement 210 reçoit, sur une borne d'entrée de commande 212, un signal un signal de commande NOP et il fournit, sur une borne de sortie haute tension 213, une haute tension de programmation ou d'effacement Vpp. Le circuit de production de la tension de programmation ou d'effacement 210 comprend un circuit élévateur de tension 250, un circuit de détection haute tension 260, un circuit de génération de rampe 270 et un circuit de mise en forme 280. The production circuit of the programming or erasing voltage 210 receives, on a control input terminal 212, a signal a control signal NOP and supplies, on a high voltage output terminal 213, a high voltage of programming or erasing Vpp. The production circuit of the programming or erasing voltage 210 comprises a voltage booster circuit 250, a high voltage detection circuit 260, a ramp generation circuit 270 and a shaping circuit 280.

Le circuit élévateur de tension 250 comprend une borne d'entrée d'activation 251 pour recevoir le signal de commande NOP et il produit, sur une borne de sortie haute tension 252, une haute tension HV à partir de la basse tension d'alimentation Vdd. Le circuit élévateur de tension 250 est par exemple de type pompe de charge ; lorsque le signal de commande NOP est dans un état logique égal à "1", la haute tension HV est égale à zéro; lorsque le signal de. commande NOP passe de "1" à "0", la haute tension HV croît rapidement et linéairement jusqu'à sa valeur nominale HVN, de l'ordre de 15 à 20 V ; enfin, lorsque le signal de commande NOP passe de "0" à "1", la haute tension HV chute brutalement à zéro. The voltage booster circuit 250 includes an activation input terminal 251 for receiving the NOP control signal and produces, on a high voltage output terminal 252, a high voltage HV from the low supply voltage Vdd . The voltage booster circuit 250 is for example of the charge pump type; when the control signal NOP is in a logic state equal to "1", the high voltage HV is equal to zero; when the signal from. NOP command goes from "1" to "0", the high voltage HV grows rapidly and linearly to its nominal value HVN, of the order of 15 to 20 V; finally, when the control signal NOP changes from "0" to "1", the high voltage HV drops sharply to zero.

Le circuit de détection haute tension 260 comprend une borne d'entrée haute tension 261 pour recevoir la haute tension HV et une borne de sortie d'état 262 pour fournir un signal d'état ST. Le signal d'état ST est dans un état logique égal à "1" lorsque la haute tension HV est inférieure à un seuil de tension VS, et il est dans un état logique égal à "0", lorsque la haute tension HV est supérieure au seuil de tension VS. Le circuit de détection haute tension 260 est réalisé à partir de diodes, de transistors et de portes logiques, selon un schéma connu. Le circuit de génération de rampe 270 comprend une borne d'entrée haute tension 271 pour recevoir la haute tension HV, une borne d'entrée de commande 272 pour recevoir le signal de commande NOP et une borne d'entrée d'état 273 pour recevoir le signal d'état ST. Le circuit de génération de rampe 270 est inactif lorsque le signal de commande NOP est dans un état logique égal à "1". Le circuit de génération de rampe 270 est activé lorsque le signal de commande NOP passe de "1" à "0" et il fournit alors une tension RAMP sur une borne de sortie haute tension 274, la tension RAMP ayant une valeur maximale Vmax. Des détails complémentaires sur la réalisation et le fonctionnement des circuits élévateurs de tension de type pompe de charge et des circuits de génération de rampe de tension sont décrits dans les demandes de brevet EP-0 762 428, EP-0 913 836, EP-0 678 602 et EP-0 757 427. The high voltage sense circuit 260 includes a high voltage input terminal 261 for receiving the high voltage HV and a state output terminal 262 for providing a state signal ST. The state signal ST is in a logic state equal to "1" when the high voltage HV is below a voltage threshold VS, and it is in a logic state equal to "0", when the high voltage HV is higher at the voltage threshold VS. The high voltage detection circuit 260 is made from diodes, transistors and logic gates, according to a known scheme. The ramp generation circuit 270 includes a high voltage input terminal 271 for receiving the HV high voltage, a control input terminal 272 for receiving the NOP control signal, and a state input terminal 273 for receiving the status signal ST. The ramp generation circuit 270 is inactive when the control signal NOP is in a logical state equal to "1". The ramp generation circuit 270 is activated when the NOP control signal changes from "1" to "0" and then supplies a RAMP voltage to a high voltage output terminal 274, the RAMP voltage having a maximum value Vmax. Further details on the construction and operation of charge pump type booster circuits and voltage ramp generation circuits are described in EP-0 762 428, EP-0 913 836, EP-0 678,602 and EP-0 757 427.

Le circuit de mise en forme 280 comprend une borne d'entrée haute tension 281 pour recevoir la tension RAMP et une borne d'entrée d'état 282 pour recevoir le signal de commande NOP. Le circuit de mise en forme 280 fournit la haute tension de programmation ou d'effacement Vpp sur une borne de sortie haute tension 283. The shaping circuit 280 includes a high voltage input terminal 281 for receiving the RAMP voltage and a state input terminal 282 for receiving the NOP control signal. The shaping circuit 280 provides the high programming or erasing voltage Vpp on a high voltage output terminal 283.

Le circuit de sélection 220 comprend une borne d'entrée haute tension 221 pour recevoir la haute tension de programmation ou d'effacement Vpp et deux bornes d'entrée de validation 222 et 223 pour recevoir respectivement des signaux de commande d'écriture WR et d'effacement ER. Le circuit de sélection 220 produit, en fonction des signaux de commande d'écriture WR et d'effacement ER, trois signaux haute tension BL, WL et CG et un signal basse tension SL qui sont appliqués sur quatre bornes d'entrée d'une cellule mémoire 290. The selection circuit 220 comprises a high voltage input terminal 221 for receiving the high programming or erasing voltage Vpp and two enabling input terminals 222 and 223 for respectively receiving write control signals WR and erase ER. The selection circuit 220 produces, as a function of the write control signal WR and the erase signal ER, three high-voltage signals BL, WL and CG and a low-voltage signal SL which are applied to four input terminals of one input. memory cell 290.

Le circuit de sélection 220 comprend deux inverseurs haute tension 224 et 225, trois inverseurs 226 à 228 et trois transistors 229 à 231. Les inverseurs haute tension 224 et 225 comprennent chacun une borne d'entrée logique IN connectées respectivement, par l'intermédiaire des.inverseurs 226 et 227, aux bornes d'entrée de validation 222 et 223 pour recevoir les signaux de commande d'écriture WR et d'effacement ER, et une borne d'entrée haute tension HTIN connectée à la borne d'entrée 221 pour recevoir la haute tension de programmation ou d'effacement Vpp. L'inverseur haute tension 224 fournit, sur une borne de sortie OUTN, un signal haute tension WRMD. De même, l'inverseur haute tension 225 fournit, sur une borne de sortie OUTN, le signal haute tension CGMD. Les signaux haute tension WRMD et CGMD ont les caractéristiques suivantes Si WR = 1, ER = 0, WRMD = Vpp et CGMD = 0 Si ER = 1, WR = 0, WRMD = 0 et CGMD = Vpp. L'inverseur 228 comprend une borne d'entrée connectée à la borne d'entrée 222 pour recevoir le signal de commande d'écriture WR et il fournit un signal MSDR sur une borne de sortie. The selection circuit 220 comprises two high-voltage inverters 224 and 225, three inverters 226 to 228 and three transistors 229 to 231. The high-voltage inverters 224 and 225 each comprise a logic input terminal IN connected respectively, via the inverters 226 and 227, at the enable input terminals 222 and 223 for receiving the write control signal WR and erase signal ER, and a high voltage input terminal HTIN connected to the input terminal 221 for receive high voltage programming or erasing Vpp. The high voltage inverter 224 supplies an output terminal OUTN with a high voltage signal WRMD. Similarly, the high voltage inverter 225 supplies, on an output terminal OUTN, the high voltage signal CGMD. The WRMD and CGMD high voltage signals have the following characteristics If WR = 1, ER = 0, WRMD = Vpp and CGMD = 0 If ER = 1, WR = 0, WRMD = 0 and CGMD = Vpp. The inverter 228 includes an input terminal connected to the input terminal 222 for receiving the write control signal WR and provides an MSDR signal on an output terminal.

Le drain et la source du transistor 229 sont reliés respectivement à la borne d'entrée haute tension 221 du circuit de sélection 220 et à la borne de sortie OUTN de l'inverseur haute tension 224. Le transistor 229 fournit, sur sa source, le signal haute tension BL. The drain and the source of the transistor 229 are respectively connected to the high voltage input terminal 221 of the selection circuit 220 and to the output terminal OUTN of the high voltage inverter 224. The transistor 229 supplies, on its source, the high voltage signal BL.

La grille du transistor 230 est connectée à la borne d'entrée de validation 222 par l'intermédiaire de l'inverseur 228 et sa source est reliée à la masse. Le transistor 229 fournit le signal SL sur son drain. The gate of the transistor 230 is connected to the enable input terminal 222 via the inverter 228 and its source is connected to ground. Transistor 229 provides the SL signal on its drain.

Le drain et la source du transistor231 sont reliés respectivement à la borne d'entrée haute tension 221 du circuit de sélection 220 et à la borne de sortie OUTN de l'inverseur haute tension 225. Le transistor231 fournit, sur sa source, le signal haute tension CG. The drain and the source of the transistor 231 are respectively connected to the high voltage input terminal 221 of the selection circuit 220 and to the output terminal OUTN of the high voltage inverter 225. The transistor 231 supplies, on its source, the high voltage signal CG.

Le signal haute tension WL est quant à lui égal à la haute tension de programmation ou d'effacement Vpp. L'élément 290 est un exemple de cellule mémoire d'une mémoire électriquement programmable et effaçable. La cellule mémoire 290 comprend un transistor de sélection291 et un transistor de mémorisation 292 de type à grille flottante. Les transistors 291 et 292 sont connectés en série, la source du transistor 292 étant reliée à la masse du circuit 200. Le drain et la grille de commande du transistor de sélection 291 et la grille de commande et la source du transistor de mémorisation 292 sont reliés aux sorties du circuit de sélection 220 pour recevoir respectivement les signaux BL, WL, CG et SL. Le circuit de commande 240 comprend une borne d'entrée d'activation 241 pour recevoir un signal d'activation BUSY, et trois bornes de sortie de commande 242 à 244 pour fournir respectivement les signaux de commande d'écriture WR, d'effacement ER, et le signal de commande NOP. The high voltage signal WL is equal to the high voltage programming or erasing Vpp. The element 290 is an example of a memory cell of an electrically programmable and erasable memory. The memory cell 290 comprises a selection transistor 291 and a floating gate type storage transistor 292. The transistors 291 and 292 are connected in series, the source of the transistor 292 being connected to the ground of the circuit 200. The drain and the control gate of the selection transistor 291 and the control gate and the source of the storage transistor 292 are connected to the outputs of the selection circuit 220 to respectively receive the signals BL, WL, CG and SL. The control circuit 240 includes an activation input terminal 241 for receiving a BUSY enable signal, and three control output terminals 242 to 244 for respectively providing the write control signal WR, ER erase signal , and the control signal NOP.

Selon un mode de réalisation préféré de l'invention, Le circuit de commande 240 comprend, conformément à la figure 3, un circuit de temporisation 310, un circuit de retard 320, des première 330 et deuxième 340 bascules, deux portes logiques 350 et 360 et deux inverseurs 370. et 380. Un tel circuit de commande 240 permet de réaliser une opération d'effacement suivie d'une opération de programmation. According to a preferred embodiment of the invention, the control circuit 240 comprises, according to FIG. 3, a timing circuit 310, a delay circuit 320, first 330 and second 340 flip-flops, two logic gates 350 and 360 and two inverters 370. and 380. Such a control circuit 240 makes it possible to perform an erase operation followed by a programming operation.

Le circuit de temporisation 310 comprend une borne d'entrée E connectée à la borne d'entrée d'activation 241 pour recevoir le signal d'activation BUSY et une borne de sortie S. Le circuit de temporisation 310 produit un signal d'arrêt END sur sa borne de sortie S. Le circuit de temporisation 310 fixe la durée d'une étape de programmation ou d'effacement de la cellule mémoire 290. The delay circuit 310 comprises an input terminal E connected to the activation input terminal 241 for receiving the activation signal BUSY and an output terminal S. The delay circuit 310 produces a stop signal END at its output terminal S. The timing circuit 310 sets the duration of a programming or erasing step of the memory cell 290.

Le circuit de temporisation 310 est activé sur un front montant du signal d'activation BUSY et produit une impulsion logique égale à "1" chaque fois qu'un temps prédéterminé At, ou un temps multiple du temps prédéterminé At, s'est écoulé. The timing circuit 310 is activated on a rising edge of the BUSY enable signal and produces a logic pulse equal to "1" whenever a predetermined time At, or a time multiple of the predetermined time At, has elapsed.

Le circuit de temporisation 310 peut par exemple être réalisé à l'aide d'un compteur de n bits qui compte les impulsions d'un signal d'horloge et qui fournit un signal d'état lorsqu'il atteint une valeur prédéterminée N La valeur prédéterminée N peut par exemple être choisie égale à la valeur maximale du compteur. Ainsi, si on utilise un compteur de 6 bits avec une horloge ayant une fréquence de 106 kHz, on obtient une impulsion END At = 63/106.103 = 630s après le changement d'état du signal d'activation BUSY. The timing circuit 310 may for example be realized by means of an n-bit counter which counts the pulses of a clock signal and which supplies a status signal when it reaches a predetermined value N The value For example, the predetermined value N can be chosen equal to the maximum value of the counter. Thus, if a 6-bit counter with a clock having a frequency of 106 kHz is used, an END pulse At = 63/106 × 103 = 630s is obtained after the change of state of the BUSY activation signal.

D'autres circuits de temporisation peuvent être envisagés, tels que des filtres par exemple. Néanmoins, pour des temps At de@l'ordre de 100s, un compteur semble être la meilleure solution. Other delay circuits can be envisaged, such as filters for example. Nevertheless, for times At of the order of 100s, a counter seems to be the best solution.

Le circuit de retard 320 comprend une borne d'entrée E connectée à la borne d'entrée d'activation 241 pour recevoir le signal d'activation BUSY et une borne de sortie S. Le circuit de retard 320 produit un signal d'activation retardé BUSYD, qui est égal au signal BUSY retardé de quelques microsecondes. Le circuit de retard 320 est réalisé à l'aide d'un filtre et d'inverseurs, selon un schéma connu. The delay circuit 320 comprises an input terminal E connected to the activation input terminal 241 for receiving the activation signal BUSY and an output terminal S. The delay circuit 320 produces a delayed activation signal BUSYD, which is equal to the BUSY signal delayed by a few microseconds. The delay circuit 320 is made using a filter and inverters, according to a known scheme.

L'inverseur 380 comprend une entrée d'état 381, connectée à la borne d'entrée d'activation 241 pour recevoir le signal d'activation BUSY, et une borne de sortie d'état 382. The inverter 380 comprises a state input 381, connected to the activation input terminal 241 for receiving the BUSY enable signal, and a state output terminal 382.

Les portes logiques 350 et 360 sont par exemple de type NON-ET à deux bornes d'entrée et une borne de sortie. Les bornes d'entrée de la porte logique 360 sont connectées respectivement à la borne de sortie d'état 382 de l'inverseur 380 et à la borne de sortie S du circuit de retard 320. La porte logique 360 fournit un signal SD sur sa borne de sortie. The logic gates 350 and 360 are, for example, of the NAND type with two input terminals and an output terminal. The input terminals of the logic gate 360 are respectively connected to the state output terminal 382 of the inverter 380 and to the output terminal S of the delay circuit 320. The logic gate 360 provides a signal SD on its output terminal.

Les bornes d'entrée de la porte logique 350 sont connectées respectivement à la borne de sortie 382 de l'inverseur 380 et à la borne de sortie d'état S du circuit de temporisation 310. La borne de sortie de la porte logique 350 est connectée à la borne de sortie de commande 244, par l'intermédiaire de l'inverseur 370, pour fournir le signal de commande NOP. The input terminals of the logic gate 350 are respectively connected to the output terminal 382 of the inverter 380 and to the state output terminal S of the timing circuit 310. The output terminal of the logic gate 350 is connected to the control output terminal 244 via the inverter 370 to provide the NOP control signal.

Les première 330 et deuxième 340 bascules sont par exemple des structures de mémorisation bistables non synchronisées et couramment appelées bascules RS ; elles comprennent deux bornes d'entrée d'état R et S et une borne de sortie d'état Q'. The first 330 and second 340 flip-flops are, for example, unsynchronized bistable storage structures and commonly referred to as RS flip-flops; they comprise two state input terminals R and S and a state output terminal Q '.

Les bornes d'entrée d'état R et S de la première bascule 330 sont connectées respectivement à la borne de sortie d'état S du circuit de temporisation 310 et à la borne de sortie 382 de l'inverseur 380. La première bascule 330 fournit le signal de commande d'écriture WR sur sa borne de sortie d'état Q' connectée à la borne de sortie de commande 242. The state input terminals R and S of the first flip-flop 330 are respectively connected to the state output terminal S of the timing circuit 310 and to the output terminal 382 of the inverter 380. The first flip-flop 330 provides the write control signal WR on its status output terminal Q 'connected to the control output terminal 242.

Les bornes d'entrées d'état R et S de la deuxième bascule 340 sont connectées respectivement à la borne de sortie de la porte logique 360 et à la borne de sortie d'état S du circuit de temporisation 310. La deuxième bascule 340 fournit le signal de commande d'effacement ER sur sa borne de sortie d'état Q' connectée à la sortie de commande 243. Le circuit de mise forme 280 comprend, conformément à la figure 4, un inverseur haute tension 410, deux transistors 420 et 430 et un inverseur 440. The state input terminals R and S of the second flip-flop 340 are respectively connected to the output terminal of the logic gate 360 and to the state output terminal S of the timing circuit 310. The second flip-flop 340 provides the erase control signal ER on its status output terminal Q 'connected to the control output 243. The forming circuit 280 comprises, according to FIG. 4, a high voltage inverter 410, two transistors 420 and 430 and an inverter 440.

L'inverseur haute tension 410 comprend une borne d'entrée logique IN connectée à la borne d'entrée 282 par l'intermédiaire de l'inverseur 440 et une borne d'entrée haute tension HTIN connectée à la borne d'entrée haute tension 281 pour recevoir la tension RAMP. L'inverseur haute tension 410 produit, sur des bornes de sortie haute tension OUT et OUTN, deux signaux haute tension CMHV et CMVHN. The high voltage inverter 410 comprises a logic input terminal IN connected to the input terminal 282 via the inverter 440 and a high voltage input terminal HTIN connected to the high voltage input terminal 281. to receive the RAMP voltage. The high-voltage inverter 410 produces two high-voltage signals CMHV and CMVHN on OUT and OUTN high-voltage output terminals.

Les transistors 420 et 430 sont connectés en série. Le drain du transistor 420 est relié à la borne d'entrée haute tension 281 et sa grille est connectée à la borne de sortie haute tension OUT. La source du transistor 430 reçoit la basse tension d'alimentation Vdd et sa grille est reliée à la borne de sortie haute tension OUTN de l'inverseur haute tension 410. Enfin, la source du transistor 420 et le drain du transistor 430 sont connectés ensemble à la borne de sortie haute tension 283 du circuit de mise -en forme 280 pour fournir la haute tension de programmation ou d'effacement Vpp. Transistors 420 and 430 are connected in series. The drain of the transistor 420 is connected to the high voltage input terminal 281 and its gate is connected to the high voltage output terminal OUT. The source of the transistor 430 receives the low supply voltage Vdd and its gate is connected to the high voltage output terminal OUTN of the high voltage inverter 410. Finally, the source of the transistor 420 and the drain of the transistor 430 are connected together. at the high-voltage output terminal 283 of the shaping circuit 280 to provide the high programming or erasing voltage Vpp.

De préférence, les transistors 420 et 430 sont des transistors de puissance de type P, ayant une tension de seuil négative. On obtient ainsi une valeur maximale de la haute tension de programmation Vpp égale à la valeur maximale Vmax de la tension RAMP. Pour bloquer correctement les transistors 420 et 430, on utilise les signaux haute tension CMHV et CMHVN obtenus par l'intermédiaire de l'inverseur haute tension 410. Preferably, transistors 420 and 430 are P-type power transistors having a negative threshold voltage. This gives a maximum value of the programming high voltage Vpp equal to the maximum value Vmax of the RAMP voltage. To block transistors 420 and 430 correctly, the CMHV and CMHVN high-voltage signals obtained via the high-voltage inverter 410 are used.

Le circuit de mise en forme 280 fonctionne de la manière suivante. Lorsque le signal de commande NOP est égal à "1", le transistor 420 reçoit sur sa grille le signal haute tension CMHVN, égal à la tension RAMP, il est donc bloqué ; le transistor 430 reçoit quant à lui sur sa grille le signal CMHV, qui est nul, il est donc passant. La haute tension de programmation ou d'effacement Vpp est dans ce cas égale à la basse tension d'alimentation Vdd appliquée sur la source du transistor 430. Inversement, lorsque le signal de commande NOP est égal à "0", le transistor 420 reçoit sur sa grille le signal CMHVN, qui est nul, il est donc passant ; le transistor 430 reçoit quant à lui sur sa grille le signal haute tension CMHV, égal à la tension RAMP, il est donc bloqué. La haute tension de programmation ou d'effacement Vpp est dans ce cas égale à la tension RAMP. En résumé Si NOP = 1, CMHV = 0, CMHVN = RAMP et Vpp = Vdd Si NOP = 0, CMHV = RAMP, CMHVN = 0 et Vpp = RAMP. Le fonctionnement du circuit de programmation et d'effacement 200 va maintenant être expliqué en relation avec les figures 5a à 5f et 6a à.6e. Dans l'exemple qui suit, nous détaillerons le fonctionnement du circuit 200 au cours d'une étape d'effacement suivie d'une étape de programmation de la cellule mémoire 290. Bien sûr, cet exemple n'est nullement limitatif de l'invention. The shaping circuit 280 operates in the following manner. When the control signal NOP is equal to "1", the transistor 420 receives on its gate the high voltage signal CMHVN, equal to the voltage RAMP, it is thus blocked; the transistor 430 receives meanwhile on its gate CMHV signal, which is zero, it is passing. The high voltage programming or erasing Vpp is in this case equal to the low supply voltage Vdd applied to the source of the transistor 430. Conversely, when the control signal NOP is equal to "0", the transistor 420 receives on its gate the signal CMHVN, which is null, it is therefore passing; the transistor 430 receives meanwhile on its gate the high voltage signal CMHV, equal to the voltage RAMP, it is thus blocked. In this case, the high programming or erasing voltage Vpp is equal to the voltage RAMP. In summary If NOP = 1, CMHV = 0, CMHVN = RAMP and Vpp = Vdd If NOP = 0, CMHV = RAMP, CMHVN = 0 and Vpp = RAMP. The operation of the programming and erasing circuit 200 will now be explained in connection with FIGS. 5a to 5f and 6a to 6e. In the following example, we will detail the operation of the circuit 200 during an erasure step followed by a programming step of the memory cell 290. Of course, this example is in no way limiting of the invention. .

Les figures 5a à 5f présentent les diagrammes temporels des signaux logiques BUSY, END, ST, NOP, ER, WR et les figures 6a à 6e présentent les diagrammes temporels des signaux haute tension HV, RAMP, Vpp, WRMD et CGMD, présents à différents points du circuit de programmation ou d'effacement 200. FIGS. 5a to 5f show the time diagrams of the logic signals BUSY, END, ST, NOP, ER, WR and FIGS. 6a to 6e show the time diagrams of the HV, RAMP, Vpp, WRMD and CGMD high voltage signals present at different points of the programming or erasing circuit 200.

Pour cet exemple, un compteur de 6 bits est utilisé pour la réalisation du circuit de temporisation 310. Les étapes de programmation ou d'effacement ont ainsi chacune une durée prédéterminée de dt = 630s. Le circuit élévateur de tension 250 choisi fournit une haute tension HV dont la valeur nominale HVN est égale à 16 V. Enfin, le circuit de génération de rampe 270 retenu fournit, lorsqu'il est activé sur un front descendant du signal de commande NOP, une tension RAMP comprenant - une première phase ascendante, au cours de laquelle la tension grimpe très rapidement depuis zéro jusqu'à un seuil de tension VS, par exemple égal à 10 V ; au cours de cette première phase, la tension RAMP est par exemple égale à la haute tension HV, qui passe très rapidement de la valeur zéro à sa valeur nominale HVN lors de l'activation du circuit 200 par le signal de commande NOP, - une seconde phase ascendante au cours de laquelle la tension RAMP augmente plus lentement, depuis la valeur VS jusqu'à sa valeur maximale Vmax, égale à HVN, selon une seconde pente inférieure à la première, - un plateau de tension pendant lequel la tension RAMP est égale à sa valeur maximale Vmax, - une chute de tension, lorsque le signal de commande NOP passe de "0" à "1". For this example, a 6-bit counter is used for the realization of the timing circuit 310. The programming or erasing steps thus each have a predetermined duration of dt = 630s. The voltage booster circuit 250 selected provides a high voltage HV whose HVN nominal value is equal to 16 V. Finally, the selected ramp generation circuit 270 provides, when activated on a falling edge of the NOP control signal, a voltage RAMP comprising - a first ascending phase, during which the voltage climbs very rapidly from zero to a voltage threshold VS, for example equal to 10 V; during this first phase, the voltage RAMP is for example equal to the high voltage HV, which passes very rapidly from zero value to its nominal value HVN when the circuit 200 is activated by the control signal NOP, - a second ascending phase during which the voltage RAMP increases more slowly, from the value VS up to its maximum value Vmax, equal to HVN, according to a second slope lower than the first, - a voltage plateau during which the voltage RAMP is equal to its maximum value Vmax, - a voltage drop, when the control signal NOP changes from "0" to "1".

Les première et seconde pentes de la tension RAMP sont choisies de sorte que la valeur maximale Vmax de la tension RAMP soit atteinte avant la fin de la durée prédéterminée At. The first and second slopes of the RAMP voltage are chosen so that the maximum value Vmax of the RAMP voltage is reached before the end of the predetermined duration At.

Enfin, le circuit de programmation ou d'effacement 200 est alimenté par une basse tension d'alimentation Vdd égale à 3 V. Initialement, la basse tension d'alimentation Vdd est nulle et le signal d'activation BUSY est égal à "0", de même que les signaux END et BUSYD en sortie des circuits de temporisation 310 et de retard 320. Les signaux de commande d'écriture WR et d'effacement ER en sortie des première et deuxième bascules 330 et 340 sont également nuls. La borne de sortie de la porte 350 fournit dans ce cas un "0" logique et le signal de commande NOP a la valeur logique "1". De plus, le circuit 200 étant inactif, les signaux haute tension HV, RAMP, Vpp, WRMD, CGMD, CMHV, CMHVN, BL, WL et CG sont tous nuls. Enfin, la haute tension HV étant inférieure au seuil de tension VS, le signal d'état ST est égal à "1". Finally, the programming or erasing circuit 200 is powered by a low supply voltage Vdd equal to 3 V. Initially, the low supply voltage Vdd is zero and the activation signal BUSY is equal to "0" , as are the END and BUSYD signals at the output of delay and delay circuits 310 and 320. The write control signals WR and erase signals ER at the output of the first and second flip-flops 330 and 340 are also zero. In this case, the output terminal of the gate 350 supplies a logic "0" and the NOP control signal has the logic value "1". In addition, since the circuit 200 is inactive, the high voltage signals HV, RAMP, Vpp, WRMD, CGMD, CMHV, CMHVN, BL, WL and CG are all zero. Finally, the high voltage HV being lower than the voltage threshold VS, the state signal ST is equal to "1".

Lorsque le circuit de programmation ou d'effacement 200 est activé, à l'instant t = to, la basse tension d'alimentation prend sa valeur nominale Vdd égale à 3 V et le signal d'activation BUSY passe à "1", ce qui a pour conséquence le déclenchement du circuit de temporisation 310 et du circuit de retard 320. Les signaux END et BUSYD restent à la valeur "0". La sortie d'état 382 de l'inverseur 380 passe à "0", la sortie d'état de la porte logique 350 passe à "1" et le signal de commande NOP passe à "0". Le signal SD en sortie de la porte logique 360 passe à "1" ainsi que le signal de commande d'effacement ER, ce qui déclenche une opération d'effacement de la cellule mémoire 290. La sortie Q' de la première bascule 330 ne change pas et le signal de commande d'écriture WR reste à "0". When the programming or erasing circuit 200 is activated, at time t = to, the low supply voltage takes its nominal value Vdd equal to 3 V and the activation signal BUSY goes to "1", this which results in the triggering of the timing circuit 310 and the delay circuit 320. The signals END and BUSYD remain at the value "0". The state output 382 of the inverter 380 goes to "0", the state output of the logic gate 350 goes to "1" and the control signal NOP goes to "0". The signal SD output from the logic gate 360 goes to "1" and the erase control signal ER, which triggers an erase operation of the memory cell 290. The output Q 'of the first flip-flop 330 does not does not change and the write command signal WR remains at "0".

Le changement d'état du signal BUSY entraîne également la mise en route du circuit élévateur de tension 250 et la haute tension HV monte très rapidement. La tension HV étant inférieure au seuil de tension Vs, le signal d'état ST reste égal à "1", la tension RAMP est dans ce cas égale à la haute tension HV. Le signal de commande NOP étant égal à "0", le circuit de mise en forme 280 produit la haute tension de programmation ou d'effacement Vpp égale à la tension RAMP. The change of state of the BUSY signal also causes the start of the voltage booster circuit 250 and the high voltage HV goes up very rapidly. Since the voltage HV is below the voltage threshold Vs, the status signal ST remains equal to "1", the voltage RAMP is in this case equal to the high voltage HV. Since the control signal NOP is equal to "0", the shaping circuit 280 produces the high programming or erasing voltage Vpp equal to the voltage RAMP.

Le signal de commande d'effacement ER étant égal à "1", la haute tension CGMD est égale à la tension RAMP et la tension WRMD est nulle. Le transistor 229 est donc bloqué et la tension BL est nulle.' Le transistor 231 est quant à lui passant et il produit la haute tension CG égale à VPP-VT, soit environ 14 V, VT étant le seuil de tension du transistor 231, de l'ordre de 2 V. Since the erase control signal ER is equal to "1", the high voltage CGMD is equal to the voltage RAMP and the voltage WRMD is zero. The transistor 229 is thus blocked and the voltage BL is zero. The transistor 231 is in turn passing and it produces the high voltage CG equal to VPP-VT, about 14 V, VT being the voltage threshold of the transistor 231, of the order of 2 V.

De même, le signal de commande d'écriture WR étant égal à "0", le signal MSDR est égal à "1", le transistor 230 est passant et le signal SL est nul. Similarly, the write control signal WR being equal to "0", the signal MSDR is equal to "1", the transistor 230 is on and the signal SL is zero.

Ainsi, le transistor de sélection 291 étant passant, le drain et la source du transistor de mémorisation 292 reçoivent une tension nulle et sa grille de commande la haute tension CG : la cellule mémoire va donc bien être effacée. Thus, the selection transistor 291 being on, the drain and the source of the storage transistor 292 receive a zero voltage and its control gate the high voltage CG: the memory cell will therefore be erased.

A l'instant t = t1, la haute tension HV atteint le seuil de tension VS et le signal d'état ST passe à "0". En conséquence, la pente du signal RAMP devient plus faible, la haute tension de programmation ou d'effacement Vpp reste égale à RAMP. A l'instant t = t2, la tension HV atteint sa valeur nominale HVN. At time t = t1, the high voltage HV reaches the voltage threshold VS and the state signal ST goes to "0". As a result, the slope of the RAMP signal becomes lower, the high programming or erasing voltage Vpp remains equal to RAMP. At time t = t2, the voltage HV reaches its nominal value HVN.

A l'instant t = t3, compris entre t0 et t5, le signal d'activation retardé BUSYD prend la valeur logique "1", le signal SD sur la borne d'entrée R de la deuxième bascule 340 passe à "0", mais le signal de commande d'effacement ER sur sa borne de sortie reste inchangé, égal à "1". At time t = t3, between t0 and t5, the delayed activation signal BUSYD takes the logic value "1", the signal SD on the input terminal R of the second flip-flop 340 goes to "0", but the erase control signal ER on its output terminal remains unchanged, equal to "1".

A l'instant t = t4, la tension RAMP atteint sa valeur maximale Vmax égale à la tension nominale HVN de la haute tension HV. At time t = t4, the voltage RAMP reaches its maximum value Vmax equal to the nominal voltage HVN of the high voltage HV.

A l'instant t = t5, la durée de la temporisation At est écoulée et le circuit de temporisation 310 produit une impulsion END égale à "1". La porte logique 350 produit une impulsion à "0" et une impulsion égale à "1" apparaît sur le signal de commande NOP. En conséquence, la haute tension HV ainsi la tension RAMP chutent à zéro et la haute tension de programmation ou d'effacement Vpp prend la valeur de la basse tension d'alimentation Vdd. At the instant t = t5, the duration of the delay At has elapsed and the timing circuit 310 produces an END pulse equal to "1". The logic gate 350 produces a pulse at "0" and a pulse equal to "1" appears on the control signal NOP. As a result, the high voltage HV and the voltage RAMP drop to zero and the high voltage programming or erasing Vpp takes the value of the low supply voltage Vdd.

L'impulsion à "1" sur le signal d'arrêt END entraîne également le changement d'état de l'entrée S et de la sortie Q' de la deuxième bascule 340 : le signal de commande d'effacement ER prend la valeur logique "0" et la tension CGMD devient nulle, l'opération d'effacement est terminée. De même, l'impulsion à "1" sur le signal d'arrêt END entraîne le changement d'état de l'entrée R et de la sortie Q' de la première bascule 330 : le signal de commande d'écriture WR prend la valeur logique "1" et la tension WRMD devient égale à la tension Vpp, l'opération d'écriture commence. The pulse at "1" on the stop signal END also causes the state change of the input S and the output Q 'of the second flip-flop 340: the erase control signal ER takes the logical value "0" and the CGMD voltage becomes zero, the erase operation is complete. Likewise, the pulse at "1" on the stop signal END causes the state of the input R and the output Q 'of the first flip-flop 330 to change: the write control signal WR takes the logic value "1" and the voltage WRMD becomes equal to the voltage Vpp, the write operation begins.

Le signal de commande d'écriture WR étant égal à "1", le signal WRMD est égal à la tension Vpp, le transistor 229 est passant et le signal haute tension BL est égal à Vpp - VT soit environ 14 V, VT étant le seuil de tension du transistor 229 de l'ordre de 2 V. Le signal CGMD est nul le transistor 231 est donc bloqué et la tension CG est nulle. Le signal MSDR est quant à lui égal à "0", le transistor 230 est bloqué et son drain est à un potentiel flottant. Since the write control signal WR is equal to "1", the signal WRMD is equal to the voltage Vpp, the transistor 229 is on and the high voltage signal BL is equal to Vpp-VT, ie about 14 V, VT being the voltage threshold of the transistor 229 of the order of 2 V. The CGMD signal is zero transistor 231 is blocked and the voltage CG is zero. The MSDR signal is equal to "0", the transistor 230 is blocked and its drain is at a floating potential.

Ainsi, le transistor de sélection 291 étant passant, le transistor de mémorisation 292 reçoit le signal haute tension BL sur son drain, la tension CG qui est nulle sur sa grille de commande et sa source est portée à un potentiel flottant . la cellule mémoire 290 va donc bien être programmée. Thus, the selection transistor 291 being on, the storage transistor 292 receives the high voltage signal BL on its drain, the voltage CG which is zero on its control gate and its source is brought to a floating potential. the memory cell 290 will therefore be programmed.

Après l'impulsion à "1" sur le signal END, le signal de commande NOP revient rapidement à "0", la haute tension HV monte très rapidement, de même que les tensions RAMP, Vpp et WRMD. After the pulse "1" on the signal END, the control signal NOP quickly returns to "0", the high voltage HV rises very quickly, as well as the voltages RAMP, Vpp and WRMD.

A l'instant t = t6, la haute tension HV atteint le seuil de tension Vs, le signal d'état ST passe à "0" et la tension RAMP augmente moins rapidement. At time t = t6, the high voltage HV reaches the voltage threshold Vs, the state signal ST goes to "0" and the voltage RAMP increases less rapidly.

A l'instant t = t7, la haute tension HV atteint sa valeur nominale HVN, sans conséquence sur le reste du circuit. A l'instant t = t8, la tension RAMP atteint sa valeur maximale Vmax, égale à HVN. At time t = t7, the high voltage HV reaches its nominal value HVN, without any effect on the rest of the circuit. At time t = t8, the voltage RAMP reaches its maximum value Vmax, equal to HVN.

A l'instant t = t9, la durée de la temporisation At est écoulée une seconde fois, le circuit de temporisation produit une autre impulsion égale à "1" sur le signal END. Le signal d'activation BUSY passe à "0", le signal de commande NOP ainsi que le signal d'état ST prennent la valeur logique "1". Le signal ER reste à "0" et le signal WR passe à "0". At the instant t = t9, the duration of the delay At is elapsed a second time, the delay circuit produces another pulse equal to "1" on the signal END. The activation signal BUSY goes to "0", the control signal NOP and the status signal ST take the logic value "1". The ER signal remains at "0" and the signal WR goes to "0".

Le signal de commande NOP prenant la valeur logique "0", le circuit élévateur de tension 250, le circuit de génération de rampe 260 et le circuit de mise en forme 270 s'arrêtent et les toutes les hautes tensions, en particulier HV, RAMP, Vpp et WRMD, CMHV, CMHVN, BL et WL, chutent rapidement à zéro. L'étape de programmation est terminée. The NOP control signal taking the logical value "0", the voltage booster circuit 250, the ramp generation circuit 260 and the shaping circuit 270 stop and the all high voltages, in particular HV, RAMP , Vpp and WRMD, CMHV, CMHVN, BL and WL, drop rapidly to zero. The programming step is complete.

Dans l'exemple ci-dessus, nous avons détaillé le fonctionnement du circuit de programmation ou d'effacement 200 au cours d'une étape d'effacement suivie d'une étape de programmation de la cellule mémoire 290 et dans le cas où la haute tension HV chutait entre les deux étapes décrites. In the example above, we have detailed the operation of the programming or erasing circuit 200 during an erasure step followed by a programming step of the memory cell 290 and in the case where the HV voltage fell between the two steps described.

Bien sûr, cet exemple n'est nullement limitatif de l'invention. Le circuit 200, légèrement modifié éventuellement, peut en effet être utilisé pour d'autres applications, sans sortir du cadre général de l'invention. Of course, this example is not limiting of the invention. The circuit 200, possibly slightly modified, may indeed be used for other applications, without departing from the general scope of the invention.

Par exemple, le circuit 200 peut être utilisé pour réaliser deux étapes d'effacement et de programmation sans que la haute tension HV chute entre les deux étapes. Dans ce cas, on commandera le circuit élévateur de tension 250 par le signal d'activation BUSY et non plus par le signal de commande NOP. le fonctionnement du circuit 200 est identique au cas précédemment décrit Pour t variant entre to et t5. Par contre, pour t variant entre t5 et t7, le fonctionnement du circuit 200 est légèrement différent et en particulier, la tension RAMP grimpe selon une seule pente lente, depuis la valeur 0 jusqu'à sa valeur Vmax = HVN. Les tensions Vpp et WRMD, et par conséquent la tension BL, suivent l'évolution de la tension RAMP. For example, the circuit 200 may be used to perform two clearing and programming steps without the HV high voltage falling between the two steps. In this case, the voltage booster circuit 250 will be controlled by the activation signal BUSY and no longer by the control signal NOP. the operation of the circuit 200 is identical to the case previously described for t varying between to and t5. On the other hand, for t varying between t5 and t7, the operation of the circuit 200 is slightly different and in particular, the voltage RAMP climbs along a single slow slope, from the value 0 to its value Vmax = HVN. The voltages Vpp and WRMD, and consequently the voltage BL, follow the evolution of the voltage RAMP.

Le circuit 200 peut également être utilisé pour une unique étape, d'effacement ou de programmation, en simplifiant le circuit de commande 240. The circuit 200 can also be used for a single erasure or programming step, simplifying the control circuit 240.

Lorsque seule une étape d'effacement est envisagée, le circuit de commande 240 du circuit 200 est modifié de la manière suivante. Le circuit de retard 320, les première et deuxième bascules 330, 340, ainsi que la porte logique 360 sont supprimés. La borne de sortie de commande 242 est connectée à la sortie 382 de l'inverseur 380 et la borne de sortie de commande 243 est connectée la borne d'entrée d'activation 241. Dans ce cas, lorsque le circuit 200 est activé, le signal d'activation BUSY prend la valeur logique "1", le signal de commande d'effacement est égal à "1" et le signal de commande d'écriture est égal à "0". When only an erase step is envisaged, the control circuit 240 of the circuit 200 is modified in the following manner. The delay circuit 320, the first and second flip-flops 330, 340 as well as the logic gate 360 are suppressed. The control output terminal 242 is connected to the output 382 of the inverter 380 and the control output terminal 243 is connected to the activation input terminal 241. In this case, when the circuit 200 is activated, the Activation signal BUSY takes the logic value "1", the erase control signal is equal to "1" and the write control signal is equal to "0".

De manière similaire, lorsque seule une étape d'écriture est envisagée, le circuit de commande 240 du circuit 200 est modifié de la manière suivante. Le circuit de retard 320, les première et deuxième bascules 330, 340, ainsi que la porte logique 360 sont supprimés. La borne de sortie de commande 242 est connectée à la borne d'entrée d'activation 241 et la borne de sortie de commande 243 est connectée à la sortie 382 de l'inverseur 380. Dans ce cas, lorsque le circuit 200 est activé, le signal d'activation BUSY prend la valeur logique "1", le signal de commande d'effacement est égal à "0" et le signal de commande d'écriture est égal à "1". Similarly, when only a write step is considered, the control circuit 240 of the circuit 200 is modified as follows. The delay circuit 320, the first and second flip-flops 330, 340 as well as the logic gate 360 are suppressed. The control output terminal 242 is connected to the activation input terminal 241 and the control output terminal 243 is connected to the output 382 of the inverter 380. In this case, when the circuit 200 is activated, the activation signal BUSY takes the logic value "1", the erase control signal is equal to "0" and the write control signal is equal to "1".

Il est à noter que les différentes valeurs numériques proposées pour les tensions et les signaux logiques ne sont bien entendu que des exemples et peuvent être modifiées, éventuellement en adaptant le circuit de programmation ou d'effacement 200 si nécessaire.It should be noted that the different digital values proposed for voltages and logic signals are of course only examples and may be modified, possibly by adapting the programming or erasing circuit 200 if necessary.

Claims

1. Programming circuit. or erasing (200) a memory cell (290) from a nonvolatile memory, the programming or erasing circuit (200) being powered by a low supply voltage (Vdd) and comprising - a circuit for generating a programming or erasing voltage (210) which receives a control signal (NOP) and which provides a high programming or erasing voltage (Vpp) from the low supply voltage (Vdd) a selection circuit (220) for applying the high programming or erasing voltage (Vpp) to at least one input of the memory cell (290) when an erase control signal (ER) or a write control signal (WR) is received; - a control circuit (240) which supplies the control signal (NOP) for starting the production circuit of a programming or erasing voltage (210) and provides either the erase control signal (ER) if an erase operation is envisaged; either the write control signal (WR) if a write operation is envisaged; either the erase control signal (ER) and the write control signal (WR) if an erase operation followed by a write operation is envisaged, the programming or erasing circuit (200) characterized in that the control circuit (240) comprises a delay circuit (310) which produces a stop signal (END) for setting the duration of a programming operation or an erase operation to a predetermined programming or erasing time (0t), the control circuit (240) holding the control signal (NOP), the erase control signal (ER) or the write control signal (WR) during the predetermined programming or erasing time At.

Circuit according to Claim 1, characterized in that the delay circuit (310) is a counter for counting pulses of a clock signal and supplying the stop signal (END) when the number of pulses counted has reached a predetermined value (N).

Circuit according to Claim 1 or 2, characterized in that the control circuit (240) further comprises a logic gate (350, 370) which receives the stop signal (END) and generates the control signal (NOP). ).

4. Circuit according to one of claims 1 to 3, characterized in that the control circuit (240) further comprises first (330) and second (340) latches for receiving the stop signal (END) and provide respectively erase (ER) and write (WR) control signals.

5. Circuit according to one of claims 1 to 4, characterized in that the circuit for producing a programming or erasing voltage (210) comprises a shaping circuit (280) receiving a voltage ramp ( RAMP) and the control signal (NOP) and providing the high programming or erasing voltage (Vpp), the shaping circuit (280) comprising at least one P type transistor (420, 430).

6. Memory chip card, characterized in that it comprises a programming or erasing circuit (200) according to claims 1 to 5.