FR2737609A1 - Dispositif semiconducteur du type photodiode et son procede de fabrication - Google Patents
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Abstract
L'invention concerne un dispositif à semi-conducteur. Ce dispositif est caractérisé en ce qu'il comprend un substrat semi-conducteur (1) d'un premier type de conductivité; une structure à couches stratifiées semi-conductrices (2, 3) disposées sur la face avant du substrat (1); une couche semi-conductrice semi-isolante (17) disposée sur la structure de couche stratifiée semi-conductrice; une région semi-conductrice (5) d'un second type de conductivité disposée dans une région sur la surface avant de la couche semi-conductrice semi-isolante (17) et ayant une profondeur prédéterminée; une première électrode (10) prévue sur la face arrière du substrat (1) en contact ohmique avec le substrat (1); et une seconde électrode (8) disposée sur la couche semi-conductrice semi-isolante (17) en contact ohmique avec la région semi-conductrice (5) du second type de conductivité. L'invention est utilisable dans le domaine des dispositifs à semi-conducteur.
Description
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La présente invention concerne un dispositif à semi-
conducteur comprenant un matériau en InP série, utilisant la communication optique à vitesse élevée de 10 Gbps, et un
procédé de fabrication du dispositif à semi-conducteur.
La figure 20 est une vue en coupe illustrant une photodiode pin de l'état de la technique (appelée ci-après PD pin), pourvue d'une couche absorption de lumière en InGaAs selon un état de la technique. Sur la figure 20, le numéro de
référence 1 désigne un substrat en InP du type n (indiqué ci-
après comme n±) à haute concentration en dopants et comprenant une impureté dopante du type n, telle que du S (sulfure) ou Si (silicium), en une concentration de 1 x 1018 cm-3 et ayant une épaisseur de 200 pm. Le numéro de référence 2 désigne une couche de tampon en InP du type n (appelée ci-après n), comprenant une impureté de dopage du type n à une concentration de 1 x 1017 cm-3 et ayant une épaisseur d'environ 1 pm. Le numéro de référence 3 désigne une couche d'absorption de lumière en InGaAs du type n (appelé ci-après n-) à une faible concentration en dopants, comprenant une impureté de dopage du type n à une concentration de 1 x 1015 cm-3 et ayant une épaisseur d'environ 3 pm. Le numéro de référence 4 désigne une couche de fenêtre en InP du type n- ayant une impureté de dopage du type n en une concentration de 1 x 1014 - 1 x 1015 cm-3 et ayant une épaisseur d'environ 2 Mm. Le numéro de référence 5 désigne une région du type p ayant une surface circulaire formée par une diffusion de Zn d'un diamètre d'environ 60 Mm
et ayant une concentration en dopants de 1 x 1017 cm-3 -
1 x 1020 cm-3. Le numéro de référence 6 désigne une couche de contact en InGaAs du type p (appelée ci-après p), comprenant une impureté de dopage du type p en une concentration de 1 x 1019 cm-3 et ayant une épaisseur d'environ 0,2 pm. La couche de contact a une surface annulaire qui a un diamètre interne d'environ 50 pm et une largeur d'environ 5 Mm, et le centre de la surface annulaire est disposé au centre de la région circulaire du type p. Le numéro de référence 7 désigne un film d'évitement de réflexion (film de passivation)
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comprenant par exemple du SiN ayant une épaisseur d'environ 1500 A, disposé sur la couche de fenêtre 4 en InP du type n-, autre que la région o la couche de contact 6 est formée. Le numéro de référence 8 désigne une électrode latérale du type p disposée sur la couche de contact 6, et une portion de celui-ci est étendue sur une région o la couche de contact 6 n'est pas présente et la portion étendue procure une région de piste de liaison B qui est utilisée pour une liaison par fil. Le numéro de référence 9 désigne un film isolant tel que du SiO2 ayant une épaisseur d'environ 4000 A et disposé entre la région de piste de liaison B de l'électrode latérale 8 du type p et le film d'évitement de réflexion 7. Le numéro de référence 10 désigne une électrode latérale du type n prévue sur la face arrière du substrat 1. Supplémentairement, le caractère L désigne une distance entre le contour extérieur de la couche de contact 6 en InGaAs et le contour extérieur de la couche de diffusion de Zn 5 à la surface de la couche de fenêtre 4. Le numéro de référence 5a désigne une région
sensible à la lumière.
On donnera une description du fonctionnement de la PD
pin de l'état de la technique. Tout d'abord, lorsqu'un courant de polarisation inverse s'écoule de façon que l'électrode latérale du type p devienne moins et que l'électrode latérale 10 du type n devienne plus, une couche d'appauvrissement est formée à partir du plan de jonction pn entre la couche 5 du type p et la couche d'absorption de lumière 3 en InGaAs du type n- vers la direction du substrat 1 en InP-n+. Ensuite, lorsque de la lumière est appliquée à partir de la zone sensible à la lumière à la surface frontale de la couche de fenêtre 4 en InP du type n- à la couche d'absorption de lumière 3 en InGaAs du type n- dans la couche d'appauvrissement ou de déplétion, les porteurs sont excités par la couche d'absorption de lumière 3 en InGaAs du type n-, et un courant photo-électrique s'écoule en fonction de la
quantité de la lumière incidente.
La PD pin en InGaAs pose les deux problèmes suivants
parce que la couche de fenêtre 4 comprend du InP du type n-.
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Premièrement, une capacité de piste de liaison ou de plage de connexion est produite entre la région de plage de connexion B de l'électrode 8 et la surface inférieure de la couche de déplétion qui est produite à la portion supérieure de la couche fenêtre 4 lorsque la polarisation inverse est appliquée, et cette capacité est déterminée par la somme des capacités du film isolant tel du film d'évitement de réflexion 7 en SiN formé sur la surface de la couche fenêtre 4 et de la capacité de la couche de déplétion. Usuellement dans la PD, étant donné que la réduction de la capacité du dispositif augmente la faculté d'une réponse haute vitesse du dispositif, le dispositif a un film isolant 9 tel qu'en SiO2 entre la couche fenêtre 4 et la région de plage de connexion B de l'électrode 8, lequel film isolant 9 est aussi épais que
possible pour réduire la capacité de plage de connexion.
Cependant, étant donné qu'il y a une limitation dans la possibilité de prévoir un tel film isolant 9, il est impossible de réduire facilement la capacité de plage de connexion. Deuxièmement, pour réduire la capacité de la PD pin, le rayon de diffusion de la région 5 du type p formant la capacité de jonction pn avec la couche semi-conductrice du type n est rendu plus proche du rayon sensible à la lumière de la région sensible la lumière 5a, et l'aire de jonction pn est rendue faible. Cependant, lorsque la distance L est raccourcie, le courant d'obscurité augmente avec une augmentation du courant de fuite s'écoulant dans l'interface entre le film d'évitement de réflexion 7 et la couche fenêtre 4 à travers la couche de contact 6 à partir de l'électrode côté p 8. De ce fait, il est impossible de minimiser le rayon de diffusion de la région 5 du type p, et il est impossible de réduire la capacité de la jonction pn. En raison de ces deux problèmes, dans la PD pin de l'état de la technique il y a une limitation quant à la réduction de la capacité de dispositif et il est difficile de réaliser un fonctionnement
à vitesse élevée du dispositif.
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La figure 21 est une vue en coupe illustrant une photodiode à avalanche (appelée ci-après APD), pourvue de la couche d'absorption de lumière en InGaAs selon l'état de la technique. Sur la figure 21, le même numéro de référence que sur la figure 20 désigne les mêmes parties ou des parties correspondantes. Le numéro de référence 25 désigne une couche d'obstruction de blocs de contacts à trous comprenant du InGaAsP du type n incluant une impureté de dopage du type n en une concentration de 1 x 1015 cm-3 et ayant une épaisseur d'environ 0,2 pm, et disposée de façon que les trous engendrés dans la couche d'absorption de lumière 3 se déplacent aisément vers la région 5 du type p. Le numéro de référence 11 désigne une couche de multiplication en InP du type n comprenant une impureté de dopage du type n en une concentration de 2 x 1016 cm-3 et ayant une épaisseur d'environ 1 pm. Le numéro de référence 14 désigne une couche fenêtre en InP du type n- comprenant une impureté de dopage du type n en une concentration de 1 x 1015 cm-3 et ayant une épaisseur d'environ 1 Mm. Le numéro de référence 24 désigne une région d'anneau de garde formés par implantation d'ions
de Be.
Une description sera donnée du fonctionnement de 1'APD
de l'état de la technique. Tout d'abord, lorsqu'un courant de polarisation inverse s'écoule de façon que l'électrode 8 du côté p devienne moins et l'électrode 10 du type n devienne plus, une couche de déplétion ou d'appauvrissement d'une profondeur atteignant la couche d'absorption de lumière 3 en InGaAs du type n- est formée à partir du plan de jonction pn entre la région 5 du type p et la couche de multiplication 11 en InP du type n en direction du substrat 1 en InP du type n+. Ensuite, lorsque de la lumière est appliquée à partir de la surface de la couche de fenêtre 4 en InP du type n- à la couche d'absorption de lumière 3 en InGaAs du type n- dans la couche de déplétion, des porteurs sont excités par la couche d'absorption de lumière 3 en InGaAs du type n-, et les porteurs sont multipliés par le phénomène d'avalanche, ce qui
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a pour effet l'écoulement d'un courant photoélectrique en
fonction de la quantité de la lumière incidente.
Etant donné que la zone du type p formée par diffusion d'atomes de Zn forme usuellement une jonction à paliers, laquelle jonction pn est formée à l'interface entre la couche de multiplication 11 et la région 5 du type p et à l'interface entre la couche fenêtre 14 en InP du n- et la région 5 du type p. Dans la partie d'angle, c'est-à-dire la paroi latérale, de la zone 5 du type p. le champ électrique a tendance à être concentré parce que l'interface de jonction pn est dans un plan courbe et un claquage de bord risque de se produire. Pour éviter un claquage de bord, dans 1'APD classique, une région d'anneau de garde 24 ayant une jonction pn inclinée formée par une combinaison d'implantation d'ions de Be et de recuit est prévue au voisinage de la partie de bord. Ainsi le claquage de bord peut être évité en prévoyant la jonction pn inclinée qui réduit le risque d'un claquage, à la place de la jonction pn à paliers qui rend possible la
production du claquage.
Cependant, étant donné que la température de recuit pour la production de la région d'anneau de garde 24 est extrême pour l'élément, tel que 600-800 C, les dissociations et les défauts cristallins de l'élément se produisent pour augmenter le courant d'obscurité, et les caractéristiques de l'élément semi-conducteur sont dégradés. De ce fait, il est nécessaire d'empêcher les dissociations du cristal et
l'augmentation du courant d'obscurité.
Supplémentairement, dans 1'APD de l'état de la technique, comme dans la PD pin décrit ci-dessus, étant donné que la capacité de plage de connexion n'est pas réduite, le fonctionnement à vitesse élevée du dispositif n'est pas réalisable. La figure 22 est une vue en coupe illustrant une diode laser (appelée ci-après LD) selon l'état de la technique. Sur la figure 22, le numéro de référence 51 désigne un substrat en InP du type n+ comprenant une impureté de dopage du type n. telle que du S ou Si, en une concentration de
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x 1018 cm-3. Le numéro de référence 52 désigne une couche de placage inférieure en InP du type n, comprenant une impureté de dopage du type n en une concentration de 1 x 1018 cm-3. Le numéro de référence 53 désigne une couche d'arrêt de courant en InP du type p. comprenant une impureté de dopage du type p en une concentration de 1 x 1018 cm-3. Le numéro de référence 54 désigne une couche d'arrêt de courant en InP du type n comprenant une impureté de dopage du type n en une concentration de 1 x 1017 cm-3. Le numéro de référence 55a désigne une première couche de placage supérieure en InP du type p comprenant une impureté de dopage du type p en une concentration de 1 x 1018 cm-3. Le numéro de référence 55b désigne une seconde couche de placage supérieure en InP du type p comprenant une impureté de dopage du type p en une
concentration de 1 x 1018 cm-3.
Le numéro de référence 56 désigne une couche active en InGaAs non dopée. Le numéro de référence 57 désigne un film isolant tel que du SiN. Le numéro de référence 58 désigne une électrode latérale du type p, et le numéro de référence 5
désigne une électrode du côté n.
Subséquemment, une description sera donnée du procédé
de fabrication de la LD de l'état de la technique. Tout d'abord, la couche de placage 52, la couche active 56 en InGaAs non dopée, la première couche de placage supérieure 55b sont successivement établies par croissance épitaxiale sur le substrat 51 par MOCVD comme première croissance épitaxiale. Puis, un film isolant en forme de ruban (non représenté) est formé sur la première couche de placage supérieure 55b, et en utilisant ce film comme un masque, l'attaque chimique est sélectivement réalisée pour atteindre la couche de placage inférieure 52 à partir de la surface de la première couche de placage supérieure 55b, pour former une
structure mesa en forme de ruban.
En outre, en utilisant le film isolant en forme de ruban comme masque, les couches d'arrêt de courant 53 en InP du type p et les couches d'arrêt de courant 54 en InP du type
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n sont successivement établies par croissance épitaxiale de façon à enfouir la structure mesa au côté opposé de celle-ci par MOCVD, comme seconde croissance épitaxiale. Puis, après l'enlèvement du film isolant, la second couche de placage supérieure 55b est formée sur la structure mesa et les couche d'arrêt 54 en InP du type n comme troisième croissance épitaxiale. En outre, un film isolant 57 ayant une ouverture au-dessus de la structure mesa est formé sur la seconde couche de placage supérieure 55b, et l'électrode côté p 58 est formée sur la seconde couche de placage supérieure 55b dans l'ouverture et sur le film isolant 57 au voisinage de celui-ci, et une électrode du côté n 50 est formée sur la surface arrière du substrat 51, en obtenant ainsi une diode
laser comme cela est montré sur la figure 22.
Une description sera donnée de la LD de l'état de la
technique. Lorsqu'un courant s'écoule de façon que l'électrode 58 du côté p devienne plus et l'électrode 50 du côté n devienne moins, les porteurs injectés à partir des électrodes respectives atteignent la couche active 56 dans la structure mesa, la recombinaison d'émisson de lumière des porteurs se produit et la lumière est guidée le long de la couche active 56, et la lumière est émise comme faisceau laser. Comme dans le cas des porteurs injectés à partir de l'électrode 58 du côté n, et l'électrode 50 du côté p, étant donné que la couche de placage inférieure 52 en InP du type n, la couche d'arrêt de courant 53 en InP du type p, la couche d'arrêt de courant 54 en InP du type n, et la seconde couche de placage supérieure 55b en InP du type p sont successivement stratifiées pour former une structure
thyristor (structure pnpn), les porteurs ne s'écoulent pas.
Comme décrit plus haut, dans la LD de l'état de la technique, une structure mesa est formée comme structure de confinement de courant, et les côtés opposés de la structure mesa sont enfouis par les couches d'arrêt de courant 53 en InP du type p et les couches d'arrêt de courant 54 en InP du type n, et la seconde couche de placage supérieure 55b en InP du type p est placée sur la structure mesa et sur les couches
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d'arrêt de courant 54 en InP du type n. Cependant, pour fabriquer la LD ayant une telle structure, il est nécessaire d'accomplir les trois processus de croissance épitaxiale, qui consistent à former la structure mesa, à enfouir la structure mesa et à former la seconde couche de placage supérieure 55b en InP du type p. Il en résulte que les procédés de fabrication deviennent relativement compliqués, et le
rendement est relativement faible.
Dans le dispositif semi-conducteur selon l'état de la technique, tel qu'une PD pin, étant donné que la couche fenêtre 4 comprend du InP du type n-, la capacité de plage de de connexion ne peut pas être aisément réduite, et, de ce fait, il y a une limitation pour établir le rayon de diffusion de la région sensible à la lumière 5a de la région 5 du type p, en établissant la capacité de jonction pn près du rayon de la région sensible à la lumière, si bien qu'il est impossible de réduire la capacité de jonction pn. Ceci a pour résultat qu'il était difficile de réaliser un
fonctionnement à haute vitesse du dispositif.
Dans le dispositif semi-conducteur de l'état de la technique, tel qu'une APD, étant donné que la température de recuit pendant la formation de la régon d'anneau de garde 24 est extrême telle que 600 - 800 C, les dissociations et les défauts de cristal de l'élément se produisent et le courant d'obscurité augmente, si bien que les caractéristiques de l'élément semi-conducteur sont affectées. Ceci a pour résultat qu'il est impossible de réduire la capacité de plage de connexion et il est difficile d'obtenir un fonctionnement
haute vitesse du dispositif.
Supplémentairement, dans le dispositif semi-conducteur de l'état de la technique tel qu'une LD, étant donné qu'il est nécessaire d'accomplir trois processus de croissance épitaxiale, qui consistent à former la structure mesa, à enfouir la structure mesa et à former la seconde couche de placage supérieure 55b en InP du type p, les processus de fabrication deviennent relativement compliqués et le
rendement est relativement faible.
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Un objectif de la présente invention est de proposer un dispositif à semi-conducteur ayant une capacité de dispositif réduite. Un autre objectif de l'invention est de proposer un procédé de fabrication d'un dispositif à semi-conducteur avec
la capacité de dispositif réduite.
Encore un autre objectif de la présente invention est de proposer un dispositif semi-conducteur qui est en mesure d'empêcher le claquage de bord sans augmentation du courant
d'obscurité.
Encore un autre objectif de l'invention est de proposer un procédé de fabrication d'un dispositif à semi-conducteur qui est en mesure d'empêcher le claquage de bord sans
augmentation du courant d'obscurité.
Encore un autre objectif de la présente invention est de proposer un dispositif à semi-conducteur qui peut être
obtenu selon un procédé de fabrication simple.
Encore un autre objectif de la présente invention est de proposer un procédé de fabrication simple d'un dispositif
semi-conducteur.
Pour atteindre ce but, selon un premier aspect de la présente invention, un dispositif à semi-conducteur comprend une structure de couches feuilletées comportant une ou plusieurs couches semi-conductrices disposées sur la face frontale d'un substrat semi-conducteur d'un premier type de conductivité, une couche semi-conductrice semi- isolante
disposée sur la structure de couches feuilletées semi-
conductrices, une zone semi-conductrice d'un second type de conductivité disposée dans une région sur la face frontale de la couche semiconductrice semi-isolante et ayant une profondeur prédéterminée, une première électrode prévue sur la face arrière du substrat en contact ohmique avec le substrat, et une seconde électrode disposée sur la couche semi-conductrice semi-isolante en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce
fait, au voisinage de la surface de la couche semi-
conductrice semi-isolante, le plan de jonction entre la
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couche semi-conductrice semi-isolante et la région semi-
conductrice du second type de conductivité ne constituent pas la jonction pn, la région semi-conductrice du second type de conductivité est entourée par du matériau semi-isolant, et le courant de fuite s'écoulant à travers le voisinage de la surface de la couche semi- conductrice semi-isolante à partir de la seconde électrode est supprimé, de façon que, sans augmentation du courant d'obscurité, les dimensions de la région semi-conductrice du second type de conductivité puissent être plus proches de celles de la région sensible à la lumière, et la capacité de jonction pn puisse être réduite
en réduisant l'aire de jonction pn de la zone semi-
conductrice du second type de conductivité, ce qui permet d'obtenir un dispositif à semi-conducteur susceptible de fonctionner à haute vitesse et une capacité de dispositif réduite. Selon un second aspect de la présente invention, dans le dispositif à semi-conducteur décrit ci-dessus, la structure de couches feuilletées semi-conductrices comprend une couche d'absorption de lumière d'un premier type de conductivité ayant une bande interdite qui est plus étroite
que la bande interdite du substrat, la couche semi-
conductrice semi-isolante comprend un matériau semi-
conducteur ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière, et la région semi-conductrice du second type de conductivité a une profondeur atteignant la couche d'absorption de lumière. De ce fait, les dimensions de la région semi- conductrice du second type de conductivité peuvent être plus étroites que celles de la région sensible à la lumière, sans augmentation du courant d'obscurité, l'aire de jonction pn entre la région semi- conductrice du second type de conductivité et la région d'absorption de lumière peuvent être réduites pour réduire la capacité de jonction pn, ce qui a pour résultat un dispositif à semi-conducteur susceptible de fonctionner à vitesse élevée
et ayant une capacité de dispositif réduite.
1il 2737609 Selon un troisième aspect de la présente invention, dans le dispositif semi-conducteur décrit ci-dessus, la structure de couches stratifiées semi-conductrices comprend une couche d'absorption de lumière d'un premier type de conductivité ayant une bande interdite plus faible que la bande interdite du substrat et une couche de multiplication du premier type de conductivité, ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière et disposée sur la couche d'absorption de lumière, la couche semi-conductrice semi-isolante comprend un matériau semi-conducteur ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière, et la région semi- conductrice du second type de conductivité a une profondeur qui n'atteint pas la couche d'absorption de lumière et forme une jonction pn à gradin à la surface entre la région semi-conductrice du second type de conductivité et
la région semi-conductrice du premier type de conductivité.
De ce fait, un courant de fuite ne s'écoule pas de la région semiconductrice du second type de conductivité vers la couche semiconductrice semi-isolante, de façon qu'un dispositif semi- conducteur à haute performance dans laquelle est supprimée la manifestation d'un claquage de bord sans
augmentation du courant d'obscurité, puisse être réalisé.
Selon un quatrième aspect de la présente invention, dans le dispositif semi-conducteur décrit plus haut, la seconde électrode est disposée le long du contour extérieur de la région semi-conductrice du second type de conductivité, avec sa portion disposée sur le contour extérieur de la régon semi-conductrice du second type de conductivité. De ce fait,
la seconde électrode peut être disposée sur la couche semi-
conductrice semi-isolante, autre que la région dans laquelle la région semi-conductrice du second type de conductivité est prévue, sans être court-circuitée, et les dimensions de la région semi-conductrice du second type de conductivité peuvent être réalisées plus proches à celle de la région sensible à la lumière, sans augmentation du courant d'obscurité. En outre, l'aire de jonction pn entre la région
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semi-conductrice du second type de conductivité et la région d'absorption de lumière peut être réduite pour réduire la capacité de jonction pn, ce qui a pour conséquence un dispositif semi-conducteur ayant un fonctionnement à vitesse élevée et une capacité de dispositif réduite. Selon un cinquième aspect de la présente invention, dans le dispositif semi-conducteur décrit ci-dessus, la seconde électrode a une région de plage de liaison sur une région autre que la région semi- conductrice du second type de conductivité de la couche semi- conductrice semi-isolante. De ce fait, la capacité de plage de connexion est fait pour constituer la somme de la capacité de plage de connexion du dispositif selon l'état de la technique et de la capacité de la couche semi-conductrice semi-isolante, si bien que la capacité de plage de connexion puisse être réduite, ce qui a pour résultat un dispositif à semi-conducteur d'un fonctionnement à haute vitesse et une capacité de dispositif réduite. Selon un sixième aspect de la présente invention, dans le dispositif semi-conducteur décrit ci-dessus, la région semi-conductrice du second type de conductivité a une profondeur qui n'atteint pas la couche de multiplication. De ce fait, la partie de bord et la surface de fond de la région conductrice du second type de conductivité peut être formées à l'intérieur de la couche semi- conductrice semi-isolante, et le courant ne s'écoule pas à partir de l'ensemble de la partie de bord comprenant la partie de limitation avec la surface de fond de la région semi-conductrice du second type
de conductivité, vers la couche semi-conductrice semi-
isolante adjacente, si bien qu'un dispositif semi-conducteur à haute performance dans lequel la manifestation du claquage de bord sans augmentation du courant d'obscurité est
supprimée, puisse être réalisé.
Selon un septième aspect de la présente invention, dans le dispositif semi-conducteur décrit ci-dessus, la région semi-conductrice du second type de conductivité a une profondeur atteignant la couche de multiplication, et une
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région d'anneau de garde du second type de conductivité formant une joncton pn du type incliné à son interface avec la couche semiconductrice du premier type de conductivité est prévue dans une région le long du contour extérieur de la région semi-conductrice du second type de conductivité à la surface de la couche semi-conductrice semi- isolante pour recouvrir la portion de bord de la région semi-conductrice du second type de conductivité. De ce fait, aucun courant de fuite ne peut s'écouler de la région semi-conductrice du second type de conductivité vers la couche semi-conductrice semi-isolante, même si le cristal du dispositif est partiellement dissocié par le recuit lors de la formation de la région d'anneau de garde, et dans la région o la région semi-conductrice du second type de conductivité est adjacente à la couche de multiplication, la manifestation du claquage de bord est supprimée par la région d'anneau de garde, si bien qu'un dispositif semi-conducteur à haute performance dans laquelle est supprimée la manifestation du claquage de bord sans augmentation du courant d'obscurité dans le dispositif semi-conducteur formée de façon que la région semi-conductrice du second type de conductivité soit formée dans une profondeur atteignant la couche de multiplication,
puisse être réalisée.
Selon un huitième aspect de la présente invention, dans le dispositif semi-conducteur décrit ci-dessus, la couche de multiplication du premier type de conductivité a une taille
du plan qui est plus large que la taille de la région semi-
conductrice du second type de conductivité, la couche semi-
conductrice semi-isolante est disposée au-dessus de la couche de multiplication et la couche d'absorption de lumière en recouvrant ces couches, et la région semi-conductrice du second type de conductivité est disposée sur une région o la couche de multiplication est disposée avec son fond en contact avec la couche de multiplication et sa portion de bord non en contact avec la couche de multiplication. De ce fait, la partie debord et la surface de fond de la zone semi-conductrice du second type de conductivité peuvent être
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formées à l'intérieur de la couche semi-conductrice semi-
isolante, et le courant est établi de façon à ne pas s'écouler de l'ensemble de la partie de bord comprenant la partie de limitation avec la surface de fond de la région semi-conductrice du second type de conductivité, vers la couche semi-conductrice semi-isolante adjacente, de façon qu'un dispositif à semi-conducteur à haute performance dans laquelle est supprimée la manifestation du claquage de bord sans augmentation du courant d'obscurité, puisse être
réalisée.
Selon un neuvième aspect de la présente invention, un dispositif semiconducteur comprend une couche d'absorption de lumière comportant un matériau d'un premier type de conductivité ayant une bande interdite plus étroite que la bande interdite du susbtrat et formée dans une région sur le
susbtrat semi-conducteur semi-isolant, une couche semi-
conductrice semi-isolante ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière est disposée sur la couche d'absorption de lumière et le susbtrat semi-conducteur, une région semi-conductrice d'un second type de conductivité ayant une profondeur atteignant la couche d'absorption de lumière et disposée dans une
portion prédéterminée de la couche semi-conductrice semi-
isolante sur la région o la couche d'absorption est disposée, une région semi-conductrice du premier type de conductivité ayant une profondeur atteignant la couche d'absorption de lumière et disposée dans une portion donnée de la couche semi-conductrice semi-isolante sur la région o la couche d'absorption de lumière est disposée, autre que la région o la région semi-conductrice du second type de conductivité est formée, une première électrode disposée sur la surface de la couche semi-conductrice semi-isolante en contact ohmique avec la région du premier type de conductivité, et une seconde électrode ayant une région de plage de connnexion sur une région o la couche d'absorption de lumière n'est pas disposée et prévue sur la surface de la couche semi-conductrice semi-isolante en contact ohmique avec
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la région semi-conductrice du second type de conductivité. De ce fait, une région semi-conductrice ayant un premier type de conductivité n'est pas disposée en dessous de la région de plage de connexion B, et la capacité de plage de connexion peut être fait pour être rendue 0, ce qui a pour conséquence un dispositif semi-conducteur d'un fonctionnement à haute
vitesse et d'une capacité de dispositif réduite.
Selon un dixième aspect de la présente invention, un dispositif semiconducteur comprend un réflecteur de Bragg comportant deux genres de couches semi-conductrices du premier type de conductivité chacune ayant un indice de réfraction différent et un quart de la longueur d'onde de la lumière incidente, qui sont alternativement établis en
structures feuilletées et disposés sur le substrat semi-
conducteur du premier type de conductivité, une couche
d'absorption de lumière comprenant un matériau semi-
conducteur du premier type de conductivité ayant une bande interdite inférieure à la bande interdite du film de réflexion et le substrat et disposée sur le film réfléchissant, une couche semi- conductrice d'un premier type de conductivité ou d'un semi-isolant ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière et disposée sur la couche d'absorption de lumière, une région semi-conductrice d'un second type de conductivité ayant une profondeur donnée et
prévue dans une région sur la surface de la couche semi-
conductrice du premier type de conductivité ou semi-isolante, une première électrode établie sur la face arrière du substrat en contact ohmique avec le substrat, et une seconde électrode disposée sur la couche semi-conductrice du premier type de conductivité ou semi-isolante en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce fait, de la lumière incidente appliquée à la couche d'absorption de lumière, la lumière qui n'est pas absorbée par la couche d'absorption de lumière est réfléchie par le réflecteur de Bragg et à nouveau appliquée à la couche d'absorption de lumière, si bien que la sensibilité de
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photodiode soit améliorée et même lorsque la couche d'absorption de lumière est rendue plus mince, la sensibilité
n'est pas réduite, ce qui a pour résultat un dispositif semi-
conducteur avec une mince couche d'absorption de lumière et d'un fonctionnement à haute vitesse. Selon un onzième aspect de la présente invention, un dispositif à semi-conducteur comprend une structure à double hétérojonction ayant une couche de placage inférieure comprenant un matériau semi-conducteur d'un premier type de conductivité, une couche active, une couche de placage supérieure comportant un matériau semi-conducteur d'un second type de conductivité, qui sont successivement établies en une
structure stratifiée sur la face frontale d'un substrat semi-
conducteur d'un premier type de conductivité, dans lequel une largeur à partir de la surface de la couche de placage supérieure vers une position d'une profondeur prédéterminée
est plus étroite que la largeur du substrat, une couche semi-
conductrice semi-isolante disposée sur la structure à double hétérojonction, pour enfouir la structure mesa, une région semiconductrice d'un second type de conductivité prévue dans
une région au-dessus de la structure mesa de la couche semi-
conductrice semi-isolante jusqu'à une profondeur atteignant la couche de placage supérieure, une première électrode prévue sur la face arrière du substrat en contact ohmique avec le substrat, et une seconde électrode prévue sur la couche semi-conductrice semi-isolante en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce fait, le nombre de fois pour accomplir la croissance épitaxiale lors de la réalisation du dispositif est deux fois celle de la réalisation de la structure mesa, c'est-à-dire une structure à double hétérojonction, et la formation de la couche semi-conductrice semi- isolante. Ainsi, le nombre de fois de la croissance épitaxiale est réduit par rapport à la formation du dispositif semi-conducteur selon l'état de la technique, et un dispositif semi-conducteur qui peut être
fabriqué aisément, est réalisé.
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Selon un douzième aspect de la présente invention, un procédé pour la fabrication d'un dispositif semi-conducteur comprend les opérations d'établir par croissance épitaxiale une structure de couches stratifiées semi-conductrice comprenant une ou plusieurs couches semi- conductrices et une couche semi-conductrice semi-isolante sur la face frontale d'un substrat semi-conductreur d'un premier type de conductivité, de réaliser une couche semi-conductrice d'un second type de conductivité par introduction d'une impureté de dopage d'un second type de conductivité à partir d'une
région prédéterminée de la surface de la couche semi-
conductrice semi-isolante, de réaliser une première électrode sur la face arrière du substrat en contact ohmique avec le substrat, de former une seconde électrode sur la face frontale de la couche semi- conductrice semi-isolante en contact ohmique avec la région semi- conductrice du second type de conductivité. De ce fait, au voisinage de la surface de la couche semi-conductrice semi-isolante, le plan de jonction entre la couche semi-conductrice semi-isolante et la région semi-conductrice du second type de conductivité ne forme pas une jonction pn, et la région semi-conductrice du
second type de conductivité est entouré du matériau semi-
conducteur, et le courant de fuite s'écoulant à travers le
voisinage de la surface de la couche semi-conductrice semi-
isolante à partir de la second électrode est supprimé. De ce fait, sans augmenter le courant d'obscurité, les dimensions de la région semiconductrice du second type de conductivité sont rendues plus près de celles de la région sensible à la
lumière, et l'aire de jonction pn de la régon semi-
conductrice du second type de conductivité est réduit pour réduire la capacité de jonction pn, ce qui a pour résultat un dispositif semiconducteur ayant un fonctionnement à haute vitesse et une capacité de dispositif réduite. En outre, au
voisinage de la surface de la couche semi-conductrice semi-
isolante, le plan de jonction entre la couche semi-
conductrice semi-isolante et la région semi-conductrice du second type de conductivité n'établit pas une jonction pn, et
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la région semi-conductrice du second type de conductivité est entourée de matériau semi-isolant, et le courant de fuite s'écoulant à travers le voisinage de la surface de la couche semi-conductrice semi-isolante à partir de la seconde électrode est supprimé. Selon un treizième aspect de la présente invention, le procédé décrit ci-dessus comprend en outre les opérations d'établir la seconde électrode de façon qu'elle ait une région de plage de connexion dans une région autre que la région semiconductrice du second type de conductivité. De ce fait, la capacité de plage de connexion est fait de façon que la capacité soit égale à la somme de la capacité de plage de connexion du dispositif selon l'état de la technique et de la capacité de la couche semi-conductrice semi- isolante, et la capacité de plage de connexion est réduite, ce qui a pour résultat un dispositif semi-conducteur et une capacité de
dispositif réduite.
Selon un quatorzième aspect de la présente invention, un procédé pour fabriquer un dispositif à semi-conducteur comprend des opérations d'établir par croissance épitaxiale, sur la face frontale d'un substrat semi-conducteur d'un premier type de conductivité, une couche d'absorption de lumière comprenant un matériau semi-conducteur d'un premier type de conductivité ayant une bande interdite plus faible que la bande interdite du substrat et une couche de multicplication comprenant une couche semi-conductrice d'un premier type de conductivité ayant une bande interdite qui est plus large que la bande interdite de la couche d'absorption de lumière, d'éliminer par attaque chimique la couche de multiplication en laissant subsister la région de la portion de largeur prédéterminée, d'établir par croissance épitaxiale une couche semi-conductrice semi-isolante sur la couche d'absorption de lumière et la couche de multiplication, d'introduire une impureté de dopage d'un second type de conductivité dans une région sur la surface de la couche semi-conductrice semi- isolante, laquelle région comprend une région supérieure de la couche de multiplication
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ayant la largeur prescrite et dont le plan plat a des dimensions plus importantes que les dimensions de la couche de multiplication jusqu'à une profondeur atteignant la couche
de multiplication, de former ainsi une région semi-
conductrice d'un second type de conductivite ayant une partie de bord qui n'est pas en contact avec la couche de multiplication, de former une première électrode sur la face arrière du substrat semi-conducteur semiisolant en contact ohmique avec la région semi-conductrice du premier type de conductivité, et d'établir une seconde électrode sur la surface de la couche semi-conductrice semi-isolante en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce fait, la partie de bord de la région semi-conductrice du second type de conductivité est disposée dans la couche semi-conductrice semi-isolante comportant parfaitement la partie de limitation avec son
fond, le courant ne s'écoule pas vers la couche semi-
conductrice semi-isolante adjacente, de façon qu'un dispositif à semi-conducteur de haute performance dans lequel la manifestation du claquage de bord sans augmentation du
courant d'obscurité est supprimée, soit réalisée.
Selon un quinzième aspect de la présente invention, un procédé pour la fabrication d'un dispositif semi-conducteur comprenant les opérations d'établir par croissance épitaxiale
sur la face frontale d'un substrat semi-conducteur semi-
isolant, une couche d'absorption de lumière comprenant un matériau semiconducteur d'un premier type de conductivité ayant une bande interdite qui est plus faible que la bande interdite du substrat, d'éliminer par attaque chimique la couche d'absorption de lumière restant dans la région d'une portion d'une largeur prédéterminée, d'établir par croissance épitaxiale une couche semi-conductrice semi-isolante sur la couche d'absorption de lumière et le substrat, d'introduire une impureté de dopage d'un second type de conductivité dans une région prédétemrinée sur la couche d'absorption de
lumière de la surface de la couche semi-conductrice semi-
isolante pour former une région semi-conductrice d'un second
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type de conductivité ayant une profondeur atteignant la couche d'absorption de lumière, d'introduire une impureté de dopage d'un premier type de conductivité dans la région sur
la surface de la couche semi-conductrice semi-isolante au-
dessus de la couche d'absorption de lumière autre que la région du second type de conductivité pour former une région semi-conductrice d'un premier type de conductivité d'une profondeur atteignant la couche d'absorption de lumière, de former une première électrode sur la surface du substrat semi-conducteur semi-isolant en contact ohmique avec la région semi-conductrice du premier type de conductivité, et d'établir une seconde électrode prévue sur une région de la surface de la couche semi-conductrice semi-isolante avec région de plage de connexion sur la région o la couche d'absorption de lumière est formée en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce fait, une région semi-conductrice ayant un premier type de conductivité n'est pas disposée en dessous de la région de plage de connexion B, et la capacité de plage de connexion peut être rendue 0, ce qui a pour résultat un dispositif semi-conducteur d'un fonctionnement à haute vitesse et une
capacité de dispositif réduite.
Selon un seizième aspect de la présente invention, un procédé pour fabriquer un dispositif à semi-conducteur comprend les opérations d'établir par croissance épitaxiale successivement une couche d'absorption de lumière ayant une bande interdite qui est plus large que la bande interdite du substrat, une couche de multiplication comprenant un matériau semi-conducteur d'un premier type de conductivité ayant une bande interdite qui est plus large que la bande interdite de
la couche d'absorption de lumière, et une couche semi-
conductrice d'un second type de conductivité ayant une bande interdite qui est plus large que la bande interdite de la couche d'absorption de lumière, sur la face frontale d'un substrat semi-conducteur d'un premier type de conductivité, de prévoir une source de diffusion comprenant un composé
comportant une impureté de dopage qui rend la couche semi-
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conductrice du second type de conductivité, semi-isolante sur une région autre que la région prédéterminée de la couche semi-conductrice du second type de conductivité, et de recuire cette source de diffusion pour diffuser l'impureté de dopage mutuellement avec l'impureté de dopage d'un second type de conductivité dans la couche semi-conductrice du second type de conductivité, en rendant ainsi la région autre que la région prédéterminée de la couche semi-conductrice du second type de conductivité, semi-isolante, d'enlever la source de diffusion, de former une première électrode sur la face arrière du substrat en contact ohmique avec le substrat, et de former une seconde électrode sur la surface de la couche semi-conductrice du second type de conductivité en
contact ohmique avec la région autre que la région semi-
isolante de la couche semi-conductrice du second type de conductivité. De ce fait, le plan de jonction entre la couche semi-conductrice semiisolante et la région semi-conductrice du second type de conductivité n'établit pas une jonction pn, et la région semi-conductrice du second type de conductivité est entourée d'un matériau semi-conducteur, et aucun courant de fuite ne s'écoule de la région semi-conductrice du second
type de conductivité vers la couche semi-conductrice semi-
isolante, de façon qu'un dispositif à semi-conducteur de haute performance dans lequel la manifestation du claquage de bord sans augmentation du courant d'obscurité est supprimée,
puisse être réalisée.
Selon un dix-septième aspect de la présente invention, le procédé décrit ci-dessus comprend les opérations d'établir
par croissance épitaxiale une couche semi-conductrice semi-
isolante dans laquelle l'impureté de dopage d'un second type de conductivité inclue dans la couche semi-conductrice du second type de conductivité n'est pas susceptible d'être diffusée, entre la couche de multiplication et la couche semi-conductrice du second type de conductivité. De ce fait, dans le procédé de formation de la région isolante dans la couche semi-conductrice du second type de conductivité, un dispositif à semi-conducteur de haute performance qui empêche
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l'impureté de dopant de diffuser de la région non isolée dans la direction du substrat et contrôle la distance entre la région non isolée de la couche semi-conductrice de second type de conductivité et la couche d'absorption de lumière précisément, peut être réalisé. Selon une dix-huitième aspect de la présente invention, un procédé pour fabriquer un dispositif à semi-conducteur comprend les opérations d'établir successivement par croissance épitaxiale une couche de placage inférieure d'un premier type de conductivité, une couche active, une couche de placage supérieure d'un second type de conductivité sur la surface frontale d'un substrat semi-conducteur d'un premier type de conductivité pour établir une structure à double hétérojonction, de former un film isolant ayant une largeur prédéterminée à partir de la surface de la couche de placage supérieure jusqu'à une position de profondeur prédéterminée de la couche de placage supérieure et d'attaquer chimiquement la structure à double hétérojonction en utilisant le film isolant comme un masque, de façon à former une structure mesa, de former, après l'enlèvement du film isolant, une couche semi-conductrice semi-isolante pour couvrir la structure mesa sur la structure à double hétérojonction, de former une zone semi-conductrice d'un second type de
conductivité sur la structure mesa de la couche semi-
conductrice semi-isolante par introduction de l'impureté de dopage jusqu'à une profondeur atteignant la couche de plaque supérieure de la structure mesa, de former une première électrode sur la face arrière du substrat en contact ohmique avec le substrat, et de former une seconde électrode sur le substrat semi-conducteur semi-isolant en contact ohmique avec la région semi-conductrice du second type de conductivité. De ce fait, le nombre de fois pour réaliser la croissance épitaxiale en produisant le dispositif est rendue deux fois de la formation de la structure mesa, c'est-à-dire une structure à double hétérojonction, et de former la couche semi-conductrice semi-isolante. Ainsi, le nombre de fois de croissance épitaxiale est réduit par rapport à la formation
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du dispositif semi-conducteur de l'état de la technique, ce qui résulte en un dispositif à semi-conducteur qui peut être
fabriqué aisément.
L'invention sera mieux comprise et d'autres buts, caractéristiques détails et avantages de celle-ci
apparaîtront plus clairement dans la description explicative
qui va suivre faite en référence aux dessins schématiques annexes donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 est une vue en coupe illustrant une PD pin selon un premier mode de réalisation de la présente invention; - la figure 2 est une vue en coupe d'une PD pin selon un second mode de réalisation de la présente invention; - les figures 3(a)-3(d) sont des vues en coupe qui illustrent des opérations de processus d'un procédé de fabrication de la PD pin selon le premier mode de réalisation de la présente invention; - la figure 4 est une vue en coupe illustrant une PD pin selon un troisième mode de réalisation de la présente invention; - la figure 5 est une vue en coupe illustrant une partie principale de la PD pin selon le troisième mode de réalisation de la présente invention; - la figure 6 est une vue en coupe illustrant une partie principale ou majeure de la PD pin selon le troisième mode de réalisation; - la figure 7 est un diagramme pour expliquer la relation entre le courant d'obscurité et le rayon de la région sensible à la lumière de la PD pin selon le troisième mode de réalisation de l'invention; - la figure 8 est une vue en coupe illustrant une PD pin selon un quatrième mode de réalisation de la présente invention; - les figures 9(a)-9(f) sont des vues en coupe illustrant des étapes de processus d'un procédé de
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fabrication d'une PD pin selon un quatrième mode de réalisation de la présente invention; - la figure 10 est une vue en coupe illustrant une APD selon un cinquième mode de réalisation de la présente invention; - la figure 11 est une vue en coupe illustrant une APD selon un sixième mode de réalisation de la présente invention; - la figure 12 est une vue en coupe illustrant une APD selon un septième mode de réalisation de la présente invention; - la figure 13 est une vue en coupe illustrant une APD selon un huitième mode de réalisation de la présente invention; - les figures 14(a)-14(d) sont des vues en coupe illustrant des étapes de processus d'un procédé de fabrication d'une PD pin selon un cinquième mode de réalisation de la présente invention; - les figures 15(a)-15(c) sont des vues en coupe illustrant des étapes de processus d'un procédé de fabrication d'une PD pin selon un neuvième mode de réalisation de la présente invention; - la figure 16 est une vue en coupe illustrant une APD selon un dixième mode de réalisation de la présente invention; - la figure 17 est une vue en coupe illustrant une LD selon un onzième mode de réalisation de la présente invention; - les figures 18(a)-18(d) sont des vues en coupe illustrant les étapes de processus d'un procédé de fabrication d'une APD selon un dixième mode de réalisation de la présente invention; - les figures 19(a)-19(d) sont des vues en coupe illustrant les opérations de processus d'un procédé de fabrication d'une LD selon un onxième mode de réalisation de la présente invention;
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- la figure 20 est une vue en coupe illustrant une PD pin selon l'état de la technique; - la figure 21 est une vue en coupe illustrant une APD selon l'étade la technique, et - la figure 22 est une vue en coupe illustrant une LD
de l'état de la technique.
Mode de réalisation 1 La figure 1 est une vue en coupe illustrant une photodiode pin (appelée ci-après PD pin) selon un premier mode de réalisation de la présente invention. Sur la figure 1, le numéro de référence 1 désigne un substrat en InP du type n (appelé ci-après n+) ayant une concentration en dopants élevée, comprenant une impureté de dopage du type n à une concentration de 1 x 1018 cm-3 et ayant une épaisseur de pm. Le numéro de référence 2 désigne une couche de tampon en InP du type n (appelée ci-après n), comprenant une impureté de dopage du type n à une concentration de 1 x 1017 cm-3 et ayant une épaisseur d'environ 1 pm. Le numéro de référence 3 désigne une couche d'absorption de lumière en InGaAs du type n (appelée ci-après n-) d'une faible concentration en dopants, comprenant une impureté de dopage du type n d'une concentration de 1 x 1015 cm-3 et ayant une épaisseur d'environ 3 Mm. Le numéro de référence 17
désigne une couche fenêtre en InP dopée par Fe (appelée ci-
après couche fenêtre Fe-InP), comprenant des ions Fe à une concentration de 1 x 1015 -1 x 1018 cm-3. Etant donné que les ions Fe établissent un niveau accepteur profond dans le InP et compensent le donor à faible niveau, et le niveau de Fermi est de façon à être disposé au voisinage de la bande interdite intermédiaire, l'InP est rendu semi- isolant. Le numéro de référence 5 désigne une région du type p ayant une surface circulaire qui est formée par diffusion de Zn, avec un diamètre de 60 pm et une profondeur atteignant la couche d'absorption de lumière 3 et une concentration en dopants de 1 x 1017-1 x 1020 cm1-3, dans laquelle la profondeur est ajustée de façon à ne pas atteindre la couche d'absorption de
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lumière ou à atteindre l'interface entre la couche
d'absorption de lumière 3 et la couche fenêtre Fe-InP 17.
Bien que, à la place de Zn, une impureté de dopage du type p, par exemple Cd, Mg, ou Be peut être utilisée, il est préférable d'utiliser une impureté de dopage du type p qui est susceptible diffuser mutuellement avec Fe. Le numéro de référence 6 désigne une couche de contact en InGaAs du type p (appelée ci-après p) comprenant des atomes Zn à une concentration de 1 x 1019 cm-3 et ayant une épaisseur d'environ 0,2 pm. La couche de contact 6 a une surface annulaire d'un diamètre intérieur d'environ 50 pm et une largeur d'environ 5 pm et est disposée sur la région 5 du type p de façon que le centre de la surface annulaire soit disposé sur le centre de la région circulaire 5 du type p. Le numéro de référence 7 désigne un film d'évitement de réflexion (film de passivation) comprenant un film isolant tel que du SiN, ayant une épaisseur d'environ 1500 A et disposé sur la couche fenêtre Fe-InP 17 dans une région autre que la région o la couche de contact 6 est formée. Autres matériaux pour le film isolant, tels que SiO2, A1203 et analogues peuvent être envisagés. Le numéro de référence 8 désigne une électrode côté p disposée sur la couche de contact 6, et une portion de celle-ci s'étend sur une région o la couche de contact 6 n'est pas présente et la portion étendue prévoit une région de plage de connexion B qui est utilisée pour une liaison par fil. Le numéro de référence 9 désigne un film isolant tel que du SiO2 ayant une épaisseur de 4000 A et prévu entre la région de plage de connexion B de
l'électrode côté p 8 et le film d'évitement de réflexion 7.
Le numéro de référence 10 désigne une électrode côté n prévue sur la face arrière du substrat 1. Supplémentairement, le numéro de référence 5a désigne une région sensible à la lumière. Les figures 3(a)-3(d) sont des vues en coupe illustrant des étapes de processus de procédé de fabrication de la PD pin selon le premier mode de réalisation de la présente invention. Sur les figures 3(a)-3(d), les mêmes références
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que sur la figure 1 désigne les mêmes ou des parties correspondantes. Le numéro de réfence 6a désigne une couche en InGaAs du type n- comprenant une impureté de dopage du type n en une concentration de 1 x 1015 cm-3 et ayant une épaisseur de 0,2 Mm. Le numéro de référence 6b désigne une région en InGaAs du type p comprenant une impureté de dopage de type p à une concentration de 1 x 1019 cm-3 et une épaisseur d'environ 0,2 pm. Lenuméro de référence 21 désigne un masque de diffusion comprenant un film isolant tel que du SiN. Le numéro de référence 22 désigne une source de diffusion en phase solide comprenant un semi-conducteur composé comportant du Zn. Dans ce premier mode de réalisation, on utilise, comme source de diffusion, un film en ZnO/SiO2 comprenant un mélange de ZnO et SiO2. En outre, cormme impureté de dopage du type n, par exemple, de façon générale, une impureté de dopage du type n tel que du S, Sn,
ou Si peut être utilisée.
Un procédé de fabrication de la PD pin sera décrit. A l'étape de la figure 3(a), sur le substrat en InP du type n+, on établit successivement par croissance par MOCVD, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n-, la couche de fenêtre 17 en Fe-InP et la couche 6a en InGaAs-n-. A l'étape selon la figure 3(b), le masque de diffusion 21 tel que le film en SiO2 ou le film en SiN est formé par pulvérisation cathodique, o une ouverture pour la diffusion des atomes Zn est prévue par la technologie photolithographique. Supplémentairement, à l'étape selon les figures (3c), la source de diffusion en phase solide 22 comprenant un film en ZnO/SiO2 est formée sur le masque de diffusion 21 et la couche 6a en InGaAs-n- ou du type n- dans l'ouverture, par pulvérisation cathodique et une opération de recuit à environ 500 C est accomplie de façon que Zn comme impureté du type p soit diffusé à partir de la source de diffusion en phase solide 22 jusqu'à atteindre la couche d'absorption de lumière 3 en InGaAs-n, de façon que la région du type p soit formée. En même temps, au voisinage de l'ouverture du masque de diffusion 21, la couche 6a en
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InGaAs-n- change en région 6b en InGaAs-p comprenant du Zn comme impureté de dopage à une concentration de 1 x 1019 cm-3. La concentration de l'impureté de dopage du type p dans la région 5 du type p est préférée de façon à être d'un ordre de grandeur supérieur à la concentration des
ions Fe dans la couche de fenêtre 17 en Fe-InP.
Subséquemment, la source de diffusion en phase solide 22 et le masque de film isolant 21 sont enlevés par attaque chimique en utilisant un réactif d'attaque formé par une acide hydrofluoborique série et la couche 6a en InGaAs-n- est enlevée par attaque, et la région 6b en InGaAs du type p est dessinée pour former la couche de contact 6 en InGaAs-p ayant une surface annulaire sur la surface de la région 5 de type P. En outre, à l'étape selon la figure 3(d), le film d'évitement de réflexion 7 comprenant du SiN est formé sur toute la surface de la couche fenêtre 17 en Fe-InP, par pulvérisation cathodique ou CVD. Ensuite, en utilisant le motif de résist (non représenté), le film d'évitement de réflexion 7 sur la couche de contact 6 est enlevé et, de plus, le film isolant 9 tel que du SiO2 est prévu sur la région du film d'évitement de réflexion 7 o la région de plage de connexion B doit être formée et, après, l'électrode 8 côté p comprenant la région de plage de connexion B est formée sur la couche de contact 6 et sur le film isolant 9, et l'électrode côté n 10 est formée sur la face arrière du substrat.
On donnera ci-après une description du fonctionnement.
Tout d'abord, lorsqu'un courant de polarisation inverse s'écoule de façon que l'électrode côté p devienne moins et l'électrode côté n 10 devienne plus, une couche de déplétion ou d'appauvrissement est formée à partir de la surface inférieure de la région 5 du type p en direction du substrat 1 en InP-n+. Puis, lorsque de la lumière est appliquée à partir de la surface de la couche de fenêtre 4 en InP-n- à la couche d'absorption de lumière 3 en InGaAs-n- dans la couche de déplétion, les porteurs sont excités dans la couche
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d'absorption de lumière 3 en InGaAs-n- et un courant photo-
électrique s'écoule en fonction de la quantité de la lumière incidente. Ici, dans ce premier mode de réalisation, en utilisnnt la couche fenêtre 17 en Fe-InP à la place de la couche fenêtre 4 en InP-n- dans la PD pin selon l'état de la technique, la capacité de la région de plage de connexion B de l'électrode côté p 8 devient la somme des capacités du film isolant 9, du film d'évitement de réflexion 7 comprenant du SiN, de la couche fenêtre 17 en Fe-InP et de la couche d'appauvrissement formée dans une portion supérieure de la couche d'absorption de lumière 3 du type n-, grâce à quoi cette capacité peut être réduite à environ la moitié de la capacité de la région de plage de connexion de l'état de la technique ayant la même étendue que la région de plage de connexion. Par exemple, lorsque l'épaisseur du film isolant 9 comprenant du SiO2 est de 8000 A et l'épaisseur du film d'évitement de réflexion 7 comprenant du SiN est de 1500 Mm dans la région de plage de connexion, avec son diamètre de 40 Mm, dans la PD pin selon l'état de la technique, du fait que la couche fenêtre 4 en InP- n- est prévue, la capacité Cbp de la région de plage de connexion est principalement déterminée par la capacité de film isolant à la fois du film isolant 9 comprenant du SiO2 et du film d'évitement de réflexion 7 comprenant du SiN, c'est-à-dire Cbp = 50fF. Dans ce premier mode de réalisation, étant donné que la couche fenêtre 17 en Fe-InP, d'une épaisseur de 3 pm, est prévue, la capacité Cbp de la région de plage de contact est déterminée par la capacité du film isolant 9 comprenant du SiO2, du film d'évitement de réflexion 7 comprenant du SiN et de la couche fenêtre 17 en Fe-InP, c'est-à-dire Cbp = 25 fF, devenant
environ la moitié du dispositif selon l'état de la technique.
Selon le premier mode de réalisation de l'invention, la couche tampoin 2 en InP-n, la couche d'absorption de lumière
3 en InGaAs-n- ou du type n- et la couche fenêtre 17 en Fe-
InP sont successivement formées sur le substrat 1 en InP-n+, la région 5 du type p est formée par diffusion d'atomes Zn
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vers la couche fenêtre 17 en Fe-InP, et l'électrode côté p 8 comprenant la région de plage de connexion B et disposée sur la couche de contact 6 est prévue de façon à être en contact ohmique avec la région 5 du type p. De ce fait, la capacité de plage de connexion présente à la partie inférieure de la région de plage de connexion B est établie de façon à être la somme des capacités du film isolant 9, du film d'évitement de réflexion 7, de la couche fenêtre 17 en Fe-InP et de la couche d'appauvrissement formée dans une partie supérieure de la couche d'absorption de lumière 3, de façon que la capacité de plage de connexion puisse être réduite et une PD pin à
vitesse élevée puisse être réalisée.
Tandis que dans le premier mode de réalisation le film isolant 9 tel que du SiO2 est prévu, dans la présente
invention le film isolant 9 tel qu'en SiO2 peut être prévu.
Dans un tel cas, puisqu'il est possible de réduire la capacité de dispositif grâce à la couche en Fe-InP sans prévoir le film isolant 9 comme dans l'état de la technique, le processus de formation du film SiO2 peut être omis, grâce à quoi la PD pin avec la capacité de dispositif réduite peut
être obtenue aisément.
Mode de réalisation 2 La figure 2 est une vue en coupe illustrant une PD pin
selon un second mode de réalisation de la présente invention.
Sur la figure 2, les mêmes numéros de référence que sur la figure 1 désigne les mêmes ou des parties correspondantes. Le numéro de référence 18 désigne un film réfléchissant hétéro multicouche comprenant un film à réflexion de Bragg du type n qui a une bande interdite inférieure à la bande interdite de la couche d'absorption de lumière 3. Ce réflecteur multicouche 8 est utilisé par exemple comme miroir formant le résonateur d'un laser émetteur de surface, et est fabriqué en établissant une structure feuilletée de couches épitaxiales hétéro ayant des épaisseurs d'un quart de la longueur d'onde de la lumière incidente, de quelques dizaines à quelques dizaines de couches, par MOCVD. Dans le second mode de
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réalisation, un film réfléchissant multicouche 18 comprenant à 25 couches en alternance de couches en InP-n et en
InGaAsP est utilisé.
Dans la PD pin, pour obtenir un fonctionnement à haute vitesse du dispositif, la couche d'absorption de lumière en InGaAs-n est rendue mince, par exemple de l'ordre de 1,5 Mm, pour réduire l'ingrédient de la capacité de la PD pin et pour réduire le temps de parcours de porteurs se trouvant dans la couche d'absorption de lumière en InGaAs-n-. Cependant, rendre mince la couche d'absorption de lumière fait que la région o la lumière est absorbée doit être étroite, et la sensibilité de la PD qui est montrée par le rendement
quantique n est dégradée.
Un objectif du second mode de réalisation est de résoudre un tel problème en rendant mince la couche d'absorption de lumière. La PD pin selon le second mode de réalisation est fondamentalement identique à la PD pin selon le premier mode de réalisation, à l'exception du fait que le film réfléchissant multicouche 18 du type n soit formé entre la couche de tampon 2 en InP-n et la couche d'absorption de lumière 3. Lors de la croissance épitaxiale, comme dans le premier mode de réalisation, après la formation de la couche de tampon 2 en InP-n et avant la formation de la couche d'absorption de lumière 3, le film réfléchissant multicouche 18 est établi, et la croissance épitaxiale de ces deux
couches 2, 18, et 3 est subséquemment exécutée.
Ici, dans le second mode de réalisation de l'invention, étant donné que la PD pin prévoit le film réfléchissant multicouche 18, de la lumière incidente appliquée à partir des surfaces du film d'évitement de réflexion 7 et atteignant la couche d'absorption de lumière 3, la lumière incidente qui n'est pas absorbée par la couche d'absorption de lumière 3 et passe à travers la couche d'absorption de lumière 3 est réfléchie par le film réfléchissant multicouche 18 et est ensuite à nouveau appliquée à la couche d'absorption de lumière 3. Par conséquent, la lumière qui n'est pas absorbée la première fois est renvoyée à nouveau à la couche
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d'absorption 3 et est ensuite absorbée, ce qui augmente la sensibilité de la PD. Actuellement, le résultat d'une amélioration du rendement quantité est de 60 %, c'est-à-dire
T = 90 % est obtenu par calcul et observation.
Selon le second mode de réalisation de l'invention, en utilisant la couche fenêtre 17 en Fe-InP, les mêmes effets que dans le premier mode de réalisation sont obtenus, et en formant le film réfléchissant multicouche 18 sur le côté opposé à la direction dans laquelle les lumières sont appliquées et en parallèle à la couche d'absorption de lumière 3, la lumière incidente qui n'est pas absorbée par la couche d'absorption de lumière 3 est réfléchie par le film réfléchissant multicouche 18 et appliqué à nouveau à la couche d'absorption de lumière et est absorbée, de façon à améliorer la sensibilité de la PD pin. De ce fait, il est possible de rendre mince la couche d'absorption de lumière 3 sans réduire la sensibilité et de réaliser une PD pin ayant
un fonctionnement à vitesse élevée.
Mode de réalisation 3 La figure 4 est une vue en coupe illustrant une PD pin selon un troisième mode de réalisation de la présente invention. Sur la figure 4, les mêmes numéros de référence que sur la figure 4 désignent les mêmes ou les parties correspondantes. Le caractère de référence L désigne une distance entre le contour extérieur de la couche de contact 6 en InGaAs-p et le contour extérieur de la région de diffusion du type p à la surface de la couche fenêtre 17 en Fe-InP, et le caractère w désigne une largeur de la couche de contact 6. Les figures 5 et 6 sont des vues en coupe illustrant une partie principale de la PD pin selon le troisième mode de
réalisation, dans la direction perpendiculaire du substrat.
Sur les figures 5 et 6, les mêmes numéros de référence que sur la figure 4 désignent les mêmes ou des parties correspondantes, et les caractères a et b désignent des
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points disposés sur le contour extérieur de la région 5 du
type p à la surface de la couche fenêtre 17 en Fe-InP.
La PD pin selon le troisième mode de réalisation est fondamentalement identique à la PD pin selon le premier mode de réalisation à l'exception du fait que la couche de contact 3 est disposée sur le contour extérieur de région 5 du type p o la couche de contact est disposée de façon que le contour extérieur de la couche de contact soit en contact avec le contour extérieur de la région 5 de type p. et la couche de contact est disposée de façon que la couche de contact 6 soit électriquement reliée à la région du type p et la couche de contact 6 procure un contact ohmique satisfaisant entre la région du type p et l'électrode côté p 8 qui est en contact
sur la couche de contact 6.
Comme il a été décrit plus haut, dans la PD pin selon l'état de la technique, comme il est montré sur la figure 20, le dispositif est conçu de façon que L > 0 Mm (1 à plusieurs microns) en vue de la réduction du courant d'obscurité. Ceci est dû au fait que la périphérie de la région 5 du type p formée par diffusion d'une impureté de dopage du type p telle que du Zn est généralement la fenêtre 4 en InP-n, dans un cas o L = 0 pm ou L < 0 Mm, c'est-à-dire la couche de contact 6 est reliée à la couche de fenêtre 4 autre que la région 5 du type p, la couche de contact 6 en InGaAs-p o l'électrode côté p 8 établit le court-circuit à la jonction pn pour augmenter le courant d'obscurité. D'autre part, dans le troisième mode de réalisation, la périphérie de la région 5 du type p est la couche fenêtre 17 en Fe-InP, c'est-à-dire la couche semi-conductrice isolante, dans un cas o L > 0 pm, le courant de fuite produisant le courant d'obscurité ne s'écoule pas depuis la région 5 du type p vers la surface de la couche fenêtre 17 en Fe-InP. Supplémentairement, même dans le cas o L < 0 Mm, la couche de contact 6 ou l'électrode côté p n'établit pas de court-circuit dans la jonction pn. De ce fait, comme cela est montré sur la figure 5, le point de contour extérieur a à la surface de la couche fenêtre 17 en Fe- InP de la région 5 du type p peut être disposé dans la
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région inférieure de la couche de contact 6 en InGaAs-p ayant une largeur de W. Supplémentairement, comme cela est montré sur la figure 6, le courant d'obscurité n'augmente pas, même si le point de contour extérieur b à la surface de la couche fenêtre 17 en Fe-InP de la région 5 du type p est disposé dans la région autre que la région inférieure de la couche de
contact 6.
La figure 7 montre une relation entre le courant d'obscurité Id et un rayon sensible à la lumière dans la PD pin comprenant la couche 4 en InP-n et la PD pin comprenant la couche 17 en Fe-InP, dans le cas o L = 0 Mm. Sur la figure 7, l'abscisse indique un rayon sensible à la lumière, c'est-à-dire un rayon de la région sensible à la lumière, et
l'ordonnée indique le courant d'obscurité. Supplé-
mentairement, des points blancs indiquent la valeur de la PD pin comprenant la couche fenêtre 4 en InP-n, et les points noirs indiquent la valeur de la PD pin comprenant la couche fenêtre 17 en Fe-InP. Comme cela est montré sur la figure 7, bien que dans la PD pin comprenant la couche 17 en Fe-InP, le courant d'obscurité augmente avec une augmentation du rayon sensible à la lumière, dans la PD pin comprenant la couche en
InP-n, le courant d'obscurité diminue toujours.
En supposant que la longueur de L pour empêcher le courant d'obscurité dans la PD pin de l'état de la technique soit a, dans la PD pin selon l'état de la technique, le rayon de diffusion qui détermine la capacité de la jonction pn, c'est-à-dire le diamètre à la surface de la région du type p, doit être de 2 x w + 2 x a (pm), cependant dans le troisième mode de réalisation, le rayon de diffusion peut être rendu plus faible de 2 x a que celui de la PD pin selon l'état de
la technique.
Supplémentairement, étant donné que l'erreur de positionnement de la couche de contact a été produite par la précision de la technique photolithographique dans le procédé de fabrication, dans la structure selon l'état de la technique il est nécessaire de tenter de ne pas augmenter le courant d'obscurité dans le cas de la manifestation de
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l'erreur de position en additionnant la valeur en prenant dûment en considération l'erreur positionnelle de la valeur de a. Dans le troisième mode de réalisation, même si l'erreur de position de la couche de contact 6 se produit à l'encontre de la région 5 du type p, il y a une faible augmentation du courant de fuite. Par conséquent, il n'est pas nécessaire de prendre en considération l'erreur de position et il est possible en réduisant l'aire de la jonction pn en réduisant les dimensions de la région 5 du type p. Par exemple, dans le PD pin selon l'état de la technique, en supposant que la valeur de a en prenant en
considération la précision de la technique photolitho-
graphique et la marge de conception soit de 5 pm, dans le cas de la présente invention le rayon de diffusion est inférieure de 2 x a = 10 Mm à celui de la PD pin de l'état de la technique. Il en résulte que la capacité de la jonction pn peut être réduite. Par exemple, dans la PD nécessaire pour un fonctionnement à haute vitesse, usuellement, la mesure minimale pour le rayon sensible à la lumière est de 20 pm, de ce fait, dans le cas o le rayon sensible à la lumière est de Mm, l'effet de réduction du rayon de diffusion de 2 x a = 10 pm réduit la capacité de la jonction pn approximativement à la moitié. Cependant, dans le troisième mode de réalisation, pour électriquement relier la couche de contact 6 en InGaAs-p et la région 5 du type p et de gagner la faible résistance de contact, il est nécessaire de mettre
en contact ces couches sur une zone minimale.
Selon le troisième mode de réalisation, en utilisant la couche fenêtre 17 en Fe-InP comme couche fenêtre, la couche de contact 6 ayant une surface annulaire est formée de façon qu'une portion de celle-ci soit positionnée sur le contour extérieur ou vienne en contact avec le contour extérieur, le long du contour extérieur de la couche fenêtre 17 de la région du type p formée par la diffusion de Zn, et l'électrode côté p 8 est disposée sur la couche de contact 6, il est possible de réduire la zone de jonction pn non nécessaire et de diminuer la capacité de la jonction pn sans
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augmenter le courant d'obscurité, ce qui a pour résultat une
PD pin susceptible d'un fonctionnement à haute vitesse.
Mode de réalisation 4 La figure 8 est une vue en coupe illustrant une PD pin selon un quatrième mode de réalisation de la présente invention. Sur la figure 8, les mêmes numéros de référence que sur la figure 1 désignent les mêmes ou les parties corrspondantes. Le numéro de référence 19 désigne un substrat semi-isolant en Fe-InP comprenant des ions Fe à une concentration de 1 x 1015 - 1 x 1018 cm-3. Le numéro de référence 20 désigne une région de type n comprenant une impureté de dopage du type n, telle que du Sn, Si, ou S, en une concentration de 1 x 1018 cm-3, le numéro de référence 16 désigne une couche de contact en InGaAs-n comprenant une impureté de dopage du type n en une concentration de
1 x 1016 cm-3, et le numéro 10a désigne une électrode côté n.
Les figures 9(a)-9(f) sont des vues en coupe illustrant des étapes de processus d'un procédé de fabrication de la PD pin selon le quatrième mode de réalisation. Sur la figure 9(a)-9(f) les mêmes numéros de référence que sur la figure 8 et les figures 3(a)-3(d) désignent les mêmes ou des parties correspondantes. Le numéro de référence 20c désigne une implantation d'ions, le numéro 21a désigne un résist, et le
numéro 6c désigne une région en InGaAs du type n.
La PD pin selon le quatrième mode de réalisation est fondamentalement identique à la PD pin selon la premier mode de réalisation, à l'exception du fait qu'en utilisant le substrat 19 semi-isolante en Fe- InP comme substrat, la région 20 du type n ayant une profondeur atteignant la couche d'absorption de lumière 3 du type n est formée sur la région de la couche fenêtre 17 en Fe-InP o la région 5 du type p n'est pas présente, et l'électrode 10a côté n est formée de façon à être en contact ohmique avec cette zone de diffusion 20 du type n. En outre, la couche 17 en Fe-InP est formée sur le substrat 19 en Fe-InP autre que la région o la couche d'absorption de lumière 3 en InGaAs-n est formée dans une
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région inférieure de la région de plage de connexion B de
l'électrode côté p 8.
Une description sera donnée du procédé de fabrication.
A l'étape selon la figure 9(a), le substrat 19 en Fe-InP est préparé, et la couche d'absorption de lumière 3 en InGaAs-n est établie par croissance sur le substrat 19 en Fe-InP, par
MOCVD.
Puis, dans l'étape de la figure 9(b), en utilisant un résist, l'attaque chimique est sélectivement réalisée dans la région de la couche d'absorption de lumière 3 en InGaAs-n autre que la région o la région du type p et la région de diffusion du type n doivent être formées par l'agent d'attaque Br série, tel que Br-CH3OH. La profondeur de
l'attaque est contrôlée par le temps.
A l'étape de la figure 9(c), la couche fenêtre 17 en Fe-InP et la couche de contact 6a en InGaAs-n sont établies par croissance épitaxiale par MOCVD. A l'étape de la figure 9(d), comme dans le cas du second mode de réalisation, en utilisant le masque de diffusion 21 et la source de diffusion en phase solide 22 comprenant des atomes Zn, la diffusion de Zn est conduite dans la région prescrite o la couche d'absorption de lumière 3 en InGaAs-n est présente, en formant ainsi la région 5 du type p et la région 6b en InGaAs-p. A l'étape de la figure 9(e), le résist 21 ayant une ouverture est formé sur la région autre que la région o la région 5 du type p est formé sur la région o la couche d'absorption de lumière 3 en InGaAs-n est présente, puis, en accomplissant l'implantation d'ions de S, Si ou Sn, comme impureté de dopage du type n, la région 20 du type n et la région 6c en InGaAs du type n ayant une profondeur atteignant
la couche d'absorption de lumière 3 en InGaAs-n sont formées.
Apres l'enlèvement du résist 21a, la région 6c en InGaAs du type n et la région 6b en InGaAs-p sont destinées à former la couche de contact 16 du type n et la couche de contact 6 du type p. En outre, le film d'évitement de réflexion 7, le film isolant 9, l'électrode côté n 10a et l'électrode côté p 8 sont formées comme dans le premier mode de réalisation, de
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façon que la PD pin, comme le montre sur la figure 9(f), soit obtenue. Bien que l'implantation d'ions 20c soit exécutée lorsque la région 20 du type n est formée, cette région 20 du type n peut être formée par diffusion en phase solide comme la région 5 du type p. Dans la PD pin selon le quatrième mode de réalisation, étant donné que la région 5 du type p autre que la région o elle vient en contact avec la couche d'absorption de lumière 3 est recouverte de la couche fenêtre 17 en FeInP, dans le cas o la couche de contact 6 du type p est disposée sur le contour extérieur de la région 5 du type p ou la couche de contact 6 du type p est disposée de façon que le contour extérieur soit en contact avec le contour extérieur de la région 5 du type p, il est possible de réduire la capacité de la jonction pn sans augmenter le courant d'obscurité, comme dans le troisième mode de réalisation. Supplémentairement, étant donné que la couche semi-conductrice du type n ou l'électrode côté n n'existe pas dans la partie inférieure de la région de plage de connexion B, la capacité de plage de connexion Cbp devient 0 et la capacité du dispositif est réduite. Selon le quatrième mode de réalisation, la couche d'absorption de lumière 3 en InGaAs-n est formée sur la région donnée du substrat 19 en Fe-InP semi-isolante, et la couche fenêtre 17 en Fe-InP est formée sur le substrat 19 en Fe-InP et la couche d'absorption de lumière 3 en InGaAs-n. La région 5 du type p et la région 20 du type n sont formées sur la couche fenêtre 17 en Fe- InP jusqu'à une profondeur atteignant la couche d'absorption de lumière 3 en InGaAs-n, et l'électrode côté p 5 et l'électrode côté n 10a sont formées sur la région 5 du type p et la région 20 du type n, respectivement. En outre, la région de plage de connexion B de l'électrode côté p est disposée sur la région o la couche d'absorption de lumière 3 n'est pas présente. De ce fait, seulement la couche semi-conductrice semi-isolante et la couche isolante sont disposées dans la partie inférieure de la région de plage de connexion B de l'électrode côté p, et
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la capacité de la plage de connexion devient 0, ce qui a pour
résultat une PD pin capable de fonctionner & haute vitesse.
Tandis que dans les premier au quatrième modes de réalisation, la couche de contact 6 est formée entre la région 5 du type p et l'électrode côté p 8, dans la présente invention, si la région 5 du type p et l'électrode côté p 8 sont en contact ohmique l'un avec l'autre, de façon suffisante, la structure n'ayant aucune couche de contact peut être appliquée, avec les mêmes effets que dans les
premier au quatrième modes de réalisation.
Mode de réalisation 5
La figure 10 est une vue en coupe illustrant une photo-
diode à avalanche (appelée ci-après APD) selon un cinquième mode de réalisation de la présente invention. Sur la figure , les mêmes numéros de référence que sur la figure 1 désignent les mêmes ou des parties corrspondantes. Le numéro de référence 25 désigne une couche d'obstruction de blocs de contact à trous comprenant du InGaAs-n, et ayant une épaisseur de 0,2 pm et comportant une impureté de dopage du type n en une concentration de 1 x 1015 cm-3, le numéro 11 désigne une couche de multiplication en InP-n comportant une impureté de dopage du type n en une concentration de 2 x 1016 cm-3 et d'une épaisseur d'environ 1 pm, le numéro 24 désigne une région d'anneau de garde formé par implantation d'ions Be et comportant du Be en une concentration de
1 x 1017 cm-3.
Les figures 14(a)-14(d) sont des vues en coupe illustrant des étapes de processus d'un procédé de
fabrication de 1'APD selon le cinquième mode de réalisation.
Sur les figures 14(a)-14(d), les mêmes numéros de référence que sur la figure 10 désignent les mêmes ou des parties correspondantes. Le numéro de référence 6a désigne une couche en InGaAs-n-, le numéro 6b désigne une région en InGaAs-p, le numéro 28 désigne un résist pour former l'anneau de garde, le numéro 21 désigne un masque de diffusion, le numéro 22
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désigne un film en ZnO/SiO2. Comme impureté de dopage du type
n, du S, Sn ou Si est généralement utilisé.
Puis, un procédé de fabrication du dispositif sera décrit. A l'étape selon la figure 14(a), sur le substrat 1 en InP-n+, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n-, la couche d'obstruction de bloc de contact à trous 25, la couche de multiplication 11 en InP-n, la couche fenêtre 7 en Fe- InP, et la couche 6a en InGaAs-nsont successivement établies par
croissance épitaxiale par MOCVD. Subséquemment, à l'étape selon la figure 14(b), le résist 28 pour former
l'anneau de garde 28 ayant une ouverture avec une surface annulaire est formé sur la couche 6 en InGaAs-n-, l'implantation d'ions de Be est accomplie en utilisant le résist 28 comme masque. Puis, après enlèvement du résist 28, un recuit est exécuté à la température d'environ 700 C. Usuellement, dans ce processus, la jonction pn inclinée qui rend improbable la manifestation du claquage pour la jonction pn à gradins, est formée dans la partie de connexion de la région de diffusion de type p et la couche semi-conductrice du type n par combinaison de l'implantation d'ons et recuit pour introduire l'impureté de dopage. De ce fait, par recuit et en effectuant l'implantation d'ions Be, la région d'anneau de garde 24 ayant la jonction pn inclinée qui rend invraisemblable la manifestation du claquage est formée dans la partie o la jonction pn est réalisée. La région d'anneau de garde 24 a une profondeur qui n'atteint pas la couche d'obstruction de bloc des contacts à trous 25, ou dans le cas o il n'y a pas de couche d'obstruction de bloc de contact à trous elle a une profondeur qui n'atteint
pas la couche d'absorption de lumière 3.
A l'étape de la figure 14(c), après l'enlèvement du résist 28, le masque de diffusion 21 comprenant le film isolant tel que du SiO2 qui a une ouverture circulaire avec son contour extérieur disposée sur la région d'anneau de garde 24, et, comme sources de diffusion, le film en ZnO/SiO2
est formé sur toute la surface de la couche fenêtre 17 en Fe-
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INP et, ensuite, la région 5 du type p ayant une profondeur atteignant l'interface entre la couche fenêtre 17 en Fe-InP et la couche de multiplication 11 en InP-n est formée par recuit à environ 500 C. Cette région 5 du type p est formée de façon que sa partie de bord qui est perpendiculaire au substrat, c'est-à-dire la paroi latérale, soit complètement
disposée dans la région d'anneau de garde.
Supplémentairement, pendant cette diffusion, la région 6b en InGaAs du type p est formée dans l'ouverture du masque de
diffusion 21 de la couche 6 en InGaAs-n.
A l'étape selon la figure 14(d), la source de diffusion en phase solide 22 et le masque de diffusion 21 sont enlevés par attaque chimique en utilisant un agent d'attaque formé un acide hydrofluoborique série, et la couche de contact 6 du type p ayant la surface annulaire est formée en dessinant la région 6b en InGaAs-p, puis le film d'évitement de réflexion 7, le film isolant 9, les électrodes côté p 8 ayant la région de plage de connexion B et l'électrode côté p 10 sont
successivement réalisées.
Puis, une description sera donnée du fonctionnement de
1'APD selon le cinquième mode de réalisation. Tout d'abord, lorsqu'un courant de polarisation inverse s'écoule de façon que l'électrode côté p devienne moins et l'électrode côté n devienne plus, une couche de déplétion ayant une profondeur atteignant la couche d'absorption de lumière 3 en InGaAs-n- est formée à partir de la région 5 du type p dans la direction du substrat 1 en InP-n+. Puis, lorsque la lumière est appliquée à partir de la surface de la couche fenêtre 4 en InP-n-, à la couche d'absorption de lumière 3 en InGaAs-n-, les porteurs sont excités par la couche d'absorption de lumière 3 en InGaAs-n- dans la couche de déplétion, et les porteurs sont multipliées par le phénomène d'avalanche, ce qui occacsionne l'écoulement d'un courant photoélectrique en fonction de la quantité de la lumière
incidente.
Dans le cinquième mode de réalisation, en utilisant la couche fenêtre 17 en Fe-InP comme couche fenêtre, la capacité
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de la région de plage de connexion B de l'électrode côté p 8 est déterminée par les capacités entre l'électrode côté p 8 et la couche d'absorption de lumière 3, qui est la capacité totale du film isolant 9 comprenant du SiO2, du film d'évitement de réflexion 7 comprenant du SiN, de la couche fenêtre 17 en Fe-InP et de la couche d'appauvrissement ou déplétion formée sur la couche d'absorption de lumière 3, si bien qu'il devient possible de réduire la capacité de plage de connexion par rapport à 1'APD de l'état de la technique
ayant la même aire que la région de plage de connexion.
Supplémentairement, dans le cinquième mode de réalisation, étant donné, en utilisant la couche fenêtre 17 semi-isolante en Fe-InP comme couche fenêtre, la plus grande partie de la région de la partie de bord, c'est-à-dire la paroi latérale, de la région 5 du type p o est susceptible la manifestation du claquage est en contact avec la couche fenêtre en Fe-InP et ne constitue aucune jonction pn, le claquage de bord est invraisemblable à partir de la région 5 du type p en direction de la couche fenêtre 17. Alors que dans 1'APD de l'état de la technique, la région d'anneau de garde ayant la jonction pn inclinée dans la partie de bord de la région du type p, l'effet de l'anneau de garde dans la direction de la paroi latérale dans la région 5 du type p, c'est-à- dire l'effet empêchant le claquage de bord est amélioré, dans le cinquième mode de réalisation l'effet de
l'anneau de garde peut être amélioré davantage.
Selon le cinquième mode de réalisation, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n, la couche d'obstruction de bloc de contacts à trous comprenant le InGaAsP-n, la couche de multiplication 11 en InP-n et la couche fenêtre 17 en Fe-InP sont successivement disposées sur le substrat 1 en InP-n+. En diffusant Zn comme impureté de dopage du type p jusqu'à une profondeur atteignant l'interface entre la couche fenêtre 17 et la couche de multiplication 11, dans la région prescrite de la couche fenêtre 17, la région 5 du type p formant la jonction pn à gradins dans la région o elle est en contact avec la
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région semi-conductrice du type n est établie, et la région d'anneau de garde formant la jonction pn inclinée de façon à recouvrir la partie de bord de la région 5 du type p est réalisée. De ce fait, la jonction pn n'est pas formée dans la région de la partie de bord de la région 5 du type p en contact avec la couche fenêtre 17, et la partie de bord de la région du type p est recouverte de la région d'anneau de garde ayant la jonction pn inclinée dans la partie en contact avec la couche de multiplication 11 ou dans la couche de multiplication 11, en empêchant ainsi de façon certaine le
claquage de bord.
Etant donné que la couche fenêtre semi-conductrice en Fe-InP est utilisée comme couche fenêtre, la capacité de plage de connexion de l'électrode côté p 8 peut être réduite
comme dans le premier mode de réalisation.
Mode de réalisation 6 La figure 11 est une vue en coupe illustrant une PAD selon un sixième mode de réalisation de la présente invention. Sur la figure 11, les mêmes numéros de référence que sur la figure 10 désignent les mêmes ou des parties correspondantes. L'APD selon le sixième mode de réalisation est fondamentalement identique à l'APD selon le cinquième mode de réalisation à l'exception du fait qu'aucune région d'anneau de garde 24 n'est prévue en raison de l'omission du
processus de formation de la région d'anneau de garde 24.
Comme cela a été décrit plus haut, dans l'APD de l'état de la technique, il est nécessaire de former la région d'anneau de garde 24 en utilisant la jonction pn inclinée par implantation d'ions Be et par recuit pour empêcher le claquage de bord. Cependant, étant donné que ce processus de formation de la région d'anneau de garde 24 est extrême, particulièrement la température de recuit est de l'ordre de
600 - 800 C, ce qui occasionne la dissociation du semi-
conducteur composé en InP séries, il est nécessaire d'empêcher la dissociation du cristal et l'augmentation du
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courant d'obscurité lors de la manifestation des
dissociations de cristal.
Cependant, dans ce sixième mode de réalisation, étant donné que la plus grande partie de la région de la partie de bord de la région 5 du type p est formée dans la région de la couche fenêtre 17 en Fe-InP semiisolante, le claquage de bord peut être empêché sans former la région d'anneau de garde 24, et le processus de formation de la région d'anneau de garde 24 est omis. De ce fait, il n'y a pas de manifestation de dissociations de cristal et le courant d'obscurité n'est pas augmenté lors de la production de la dissociation cristalline, et un procédé de fabrication simple est obtenu. Supplémentairement, dans l'APD de l'état de la technique, la région d'anneau de garde est formée de façon à recouvrir la partie de bord de la région du type p, et l'aire de la jonction pn o la région d'anneau de garde est connectée à la couche de multiplication de lumière est plus large que l'aire de la jonction pn o la région du type p est connectée à la couche de multiplication de lumière. A l'absence de la région d'anneau de garde, la capacité de la jonction pn formée à l'emplacement ou la région d'anneau de garde et la couche de multiplication de lumière sont reliées
l'une à l'autre.
Selon le sixième mode de réalisation, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n-, la couche d'obstruction de bloc des contacts à trous 25, comprenant InGaAs-n-, la couche de multiplication 11 en InP-n et la couche de fenêtre 17 en Fe- InP sont successivement déposées sur le substrat 1 en InP-n+. En diffusant Zn comme impureté de dopage du type p jusqu'à une profondeur atteignant l'interface entre la couche fenêtre 17 et la couche de multiplication 11, dans la région prescrite de la couche fenêtre 17, la région 5 du type p formant la jonction pn à gradin dans la région o il est en contact avec la région semi-conductrice du type p est réalisée. De ce fait, il est possible d'empêcher le claquage de bord, avec certitude, sans formation de la jonction pn dans la région o
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la partie de bord de la région 5 du type p est en contact avec la couche fenêtre 17 et sans former la région d'anneau de garde, qui exige le recuit à haute température occasionnant des dissociations cristallines pour l'augmentation du courant d'obscurité, d'o résulte une APD à haute performance qui peut éviter le claquage de bord sans
augmentation du courant d'obscurité.
Mode de réalisation 7 La figure 12 est une vue en coupe illustrant une APD selon un septième mode de réaliation de la présente invention. Sur la figure 12, les mêmes numéros de référence que sur la figure 10 désignent les mêmes ou les parties correspondantes, et le numéro de référence 18 désigne un film réfléchissant multi-couche comprenant une couche en InP et une couche en InGaAs et ayant la même structure que le film réfléchissant multi-couche décrit dans le second mode de réalisation. Cette APD prévoit un film réfléchissant multi- couche 18 entre la couche de tampon 2 en InP-n et la couche d'absorption de lumière 3 du type n-, et 1'APD est fabriquée comme dans le sixième mode de réalisation. Lors de la croissance épitaxiale, comme dans le sixième mode de réalisation, après la formation de la couche de tampon 2 en InP-n et avant la formation de la couche d'absorption de lumière 3 du type n-, le film réfléchissant multi-couche 18 est formé par MOCVD, et la croissance épitaxiale de ces
couches 2, 18 et 3 est subséquemment effectuée.
Selon le septième mode de réalisation de la présente invention, en utilisant la couche fenêtre 17 en Fe-InP comme couche fenêtre, le même effet que dans le sixième mode de réalisation est obtenu, et en formant le film réfléchissant multi-couche 18 sur le côté opposé de l'emplacement o la lumière est appliquée, en parallèle, à la couche d'absorption de lumière 3, la lumière incidente qui n'est pas absorbée par la couche d'absorption de lumière 3 et passe à travers la couche d'absorption de lumière 3, est réfléchie par le film
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réfléchissant multi-couche 18 et à nouveau appliquée à la couche d'absorption de lumière 3, en améliorant ainsi la sensibilité de l'APD. De ce fait, même si la couche d'absorption de lumière 3 est rendue mince pour réduire le temps de parcours des porteurs, il est possible d'éviter la dégradation de la sensibilité de 1'APD, ce qui a pour résultat une APD susceptible d'un fonctionnement à haute
vitesse et une sensibilité améliorée.
Mode de réalisation 8 La figure 13 est une vue en coupe illustrant une APD selon un sixième mode de réalisation de la présente invention. Sur la figure 13, les mêmes références que sur la
figure 10 désignent les mêmes ou les parties correspondantes.
L'APD selon le huitième mode de réalisation est fondamentalement identique à 1'APD selon le sixième mode de réalisation, à l'exception du fait que la région 5 du type p a une profondeur qui n'atteint pas la couche de multiplication 11 et la couche 17 en Fe-InP est disposée entre la région 5 du type p et la couche de multiplication 11. L'APD selon le huitième mode de réalisation est fabriquée en ajustant le temps de diffusion de Zn comme impureté de
dopage du type p, comme dans le sixième mode de réalisation.
Selon le huitième mode de réalisation, étant donné que le même effet que dans le sixième mode de réalisation est obtenu et la région 5 du type p a une profondeur n'atteignant pas la couche de multiplication 11, la partie de bord de toute la région 5 du type p. qui comprend l'interface avec la surface de fond, est recouverte par la couche 17 en Fe-InP semi-isolante, ce qui a pour résultat une APD qui a l'effet amélioré d'empêcher le claquage de bord en comparaison à
I'APD selon le sixième mode de réalisation.
Mode de réalisation 9 Les figures 15(a)-15(c) sont des schémas illustrant les opérations de processus d'un procédé de fabrication d'une APD selon un neuvième mode de réalisation de la présente
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invention. Sur les figures 15(a)-15(c), les mêmes numéros de référence que sur la figure 13 désignent les mêmes ou des parties correspondantes. Le numéro de référence 47 désigne une couche en AlInAs non dopée, semiisolante, et le numéro 48 désigne une couche en InP du type p comportant du Zn comme impureté de dopage du type p en une concentration de 1 x 1017 cm-3 - 1 x 1020 cm3. Le numéro de référence 48a désigne une région semi-isolante en InP formée sur la couche 48 en InP-p, le numéro de référence 27 désigne une couche en InGaAs-p comprenant une impureté de dopage du type p en une concentration de 1 x 1019 cm-3, le numéro 29 désigne une source de diffusion en phase solide comprenant le matériau qui est susceptible de diffuser mutuellement pour l'impureté de dopage du type p, dans le neuvième mode de réalisation du
FeO est utilisé.
Un procédé de fabrication sera maintenant décrit.
Initiallement, à l'étape selon la figure 15(a), sur le substrat 1 en InPn+, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n, la couche d'obstruction de bloc de contacts 25 à trous comprenant du InGaAsP-n, la couche de multiplication 11 en InP-n, la couche 47 en AlInAs non dopée semi-isolante, la couche 48 en InP-p comprenant Zn, et la couche 27 en InGaAs-p sont
successivement établies par croissance épitaxiale par MOCVD.
Puis, à l'étape de la figure 15(b), le masque de diffusion 21 tel que du SiO2 est formé sur la région prescrite de la couche 27 en InGaAs-p, et sur la couche 27 en InGaAs-p et le masque de diffusion 21, la source de diffusion en phase solide 29 telle que du FeO comportant une impureté de dopant telle que Fe qui est susceptible de diffuser avec
du Zn de la couche 48 en InP-p et devient la couche semi-
isolante lorsqu'il est diffusé avec l'InP, est formée, puis le recuit est accompli. Grâce à ce recuit, du Fe de la source de diffusion solide 29 et du Zn de la couche 48 en InP-p sont diffusées mutuellement, grâce à quoi du Fe est implanté dans la région autre que la région des parties inférieures du masque de diffusion 21 de la couche 48 en InP-p, et la région
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48 en InP, semi-isolante, dopée par du Zn est formée dans la couche 26 en InP-p. Supplémentairement, étant que la couche 47 en AlInAs non dopée ne comprend pas d'impureté, la diffusion du Zn ne se produit pas. Subséquemment, après que le masque de diffusion 21 et la source de diffusion en phase solide 29 ont été éliminés par attaque chimique en utilisant comme agent d'attaque une acide hydrofluoborique série, la couche de contact 6 en InGaAs-p est formée en dessinant la couche 27 en InGaAs-p de façon que la couche 27 en InGaAs-p ait la surface annulaire, et le film d'évitement de réflexion 7 en SiN, le film isolant 9, l'électrode côté n 8 et l'électrode côté p 10 sont formées comme dans le sixième mode de réalisation décrit ci-dessus, ce qui a pour résultat une
APD telle que montrée sur les figures 15(c).
Une description sera maintenant donnée du
fonctionnement. Dans 1'APD selon le neuvième mode de réalisation, lorsqu'un courant inverse s'écoule vers l'électrode côté n et l'électrode côté p, une couche de déplétion est formée à partir de la région de la couche en InP-p autre que la région de la région 48a semi- isolante en InP, vers la couche d'absorption de lumière 3. Lorsque la lumière est appliquée à la couche d'absorption de lumière 3 dans la couche de déplétion, les porteurs sont excités dans la couche d'absorption de lumière 3 et les porteurs sont multipliés par le phénomène d'avalanche, ce qui a pour effet l'écoulement d'un courant photo-électrique en fonction de la
quantité de la lumière incidente.
Dans 1'APD selon le neuvième mode de réalisation, étant donné que la région du type p pour être la région d'absorption de lumière, c'est-àdire la région autre que la région semi-isolante 48a en InP de la ocuche 48 en InP-p, est pris en sandwich entre la région 48a semi-isolante en InP et la couche 47 en AlInAs non dopée, 1'APD a le même effet que dans le huitième mode de réalisation. En outre, l'épaisseur de la couche 47 en AlInAs non dopée est commandée ou contrôlée par la croissance épitaxiale ayant la faculté d'un meilleur contrôle de l'épaisseur, telle que le MOCVD, grâce à
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quoi il est possible de contrôler ou commander la distance entre la couche 48 en InP-p et la couche de multiplication de lumière 11 correspondant à la distance S entre la région 5 du type p et la couche de multiplication de lumière 11 de 1'APD montrée sur la figure 13, et il est possible de commander ou contrôler la largeur Wz fonctionnant essentiellement comme couche de multiplication, c'est-à-dire la distance entre la couche 48 en InP-p comme région du type p et la couche d'absorption de lumière 3 ou la distance entre la couche 48 en InP-p et la couche 25 en InGaAsp-n d'obstruction de bloc
de contacts à trous.
Selon le neuvième mode de réalisation de la présente invention, la couche de tampon 2 en InP-n, la couche d'absorption de lumière 3 en InGaAs-n-, la couche d'obstruction 25 de blocs de contacts à trous, la couche de multiplication 11 en InP-n, la couche 47 en AlInAs non dopée et semi-isolante, la couche 48 en InP-p dopée par Zn, et la couche 27 en InGaAs-p sont successivement établies par croissance épitaxiale sur le substrat 1 en InP-n+, et du Fe est diffusé dans la région autre que la région prescrite sur la couche 27 en InGaAs-p pour former la région 48a en InP semi-isolante, grâce à quoi il est possible d'obtenir le l'APD dans laquelle la région de la couche 48 en InP-p autre que la région 48a en InP semi-isolante est recouverte par la région 48a en InP semi-isolante et la couche 47 en AlInAs non dopée, semi-isolante, avec les mêmes effets que dans le huitième mode de réalisation décrit ci-dessus. En outre, la couche 47 en AlInAs non dopée peut être formée par la croissance épitaxiale qui possède la faculté d'être contrôlable d'une meilleure façon quant à son épaisseur, telle que par MOCVD, ce qui a pour résultat une APD de haute performance qui peut commander ou contrôler la largeur fonctionnant comme couche de multiplication avec une haute précision. Tandis que dans le neuvième mode de réalisation en utilisant la couche 47 en AlInAs non dopée qui est disposée sous la couche 48 en InP-p, lorsque du Fe de la source de
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diffusion de phase solide 28 et du Zn de la couche 48 en InP-
p sont diffusées l'une à l'autre, du Zn n'est pas diffusé à partir de la couche 48 en InP-p qui est la partie inférieure du masque de diffusion 21 à la couche qui est disposée sous la couche 48 en InP-p, dans la présente invention la couche en InP semi-isolante comprenant l'impureté qui n'est pas suceptible de diffuser avec l'impureté de la couche 48 en InP-p ou la couche comprenant l'impureté qui n'est pas susceptible de diffuser avec l'impureté de la couche InP-p et qui est susceptible de s'adapter au niveau du réseau mutuellement avec l'InP peut être utilisée à la place de la couche 47 en AlInAs non dopée, avec le même effet que dans le
neuvième mode de réalisation.
Tandis que dans le neuvième mode de réalisation la région semi- isolante en InP est formée par diffusion mutuelle du Fe de la source de diffusion solide 28 et du Zn de la couche 48 en InP-p, dans la présente invention du Fe de la source de diffusion en phase solide 28 peut être diffusée dans une profondeur atteignant la couche de multiplication 11
avec le même effet que dans le neuvième mode de réalisation.
En outre, la région o du Fe est diffusé dans la couche de multiplication 11 devient une région semi-isolante, en améliorant ainsi l'effet d'empêchement du claquage de bord et
en réduisant la capacité de plage de connexion.
Tandis que dans le neuvième mode de réalisation la couche non dopée 47 en AlInAs est disposée entre la couche de multiplication 11 et la couche 48 en InP-p, dans le présente mode de réalisation la structure dans laquelle la couche 47
non dopée, en AlInAs n'est pas présente peut être appliquée.
Dans une telle structure, étant donné que du Zn est diffusé mutuellement à partir de la couche 48 en InP-p de la partie inférieure du masque de diffusion 21 vers la couche de multiplication 11, l'APD ayant la même structure que dans le
sixième mode de réalisation est obtenue.
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Mode de réalisation 10 La figure 16 est une vue en coupe illustrant une APD selon un dixième mode de réalisation de la présente invention. Sur la figure 16, les mêmes numéros de référence que sur la figure 10 désignent les mêmes ou les parties correspondantes. Les figures 18(a)- 18(d) sont des vues en coupe illustrant les opérations de processus d'un procédé de
fabrication de 1'APD selon le dixième mode de réalisation.
Sur les figures 18(a)-18(d), les mêmes numéros de référence que sur la figure 10 désignent les mêmes ou les parties correspondantes. Le numéro de référence 21 désigne un masque de diffusion comprenant le film isolant tel que du SiN, le numéro 31 désigne un masque d'attaque chimique comprenant le film isolant tel que du SiN, le numéro 32 désigne une source de diffusion en phase solide, le numéro 6a désigne une couche
en InGaAs-n-, et le numéro 6b désigne une région en InGaAs-p.
L'APD selon le dixième mode de réalisation est fondamentalement idendique à 1'APD selon le sixième mode de réalisation, à l'exception du fait que la couche de multiplication 11 est formée dans la structure mesa seulement directement sous la région 5 du type, et la partie de bord de la région 5 du type p est entièrement disposée dans la couche fenêtre 17 semi-isolante en Fe-InP;
Ci-après on donnera une description du procédé de
fabrication de 1'APD selon le dixième mode de réalisation.
Initialement, à l'étape de la figure 18(a), la couche de tampon 2 en InPn, la couche d'absorption de lumière 3 en InGaAs-n-, la couche d'obstruction de bloc de contacts à trous 25 et la couche de multiplication 11 en InP-n sont
successivement formées sur le substrat 1 en InP-n+.
Subséquemment, à l'étape de la figure 18(b), le masque d'attaque chimique 31 est formé sur la région o la région d'absorption de lumière doit être formée, et en utilisant ce masque d'attaque 31 comme masque, seulement la couche de multiplication 11 est sélectivement attaquée pour former une
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structure mesa par l'agent d'attaque en Br série. La
profondeur de l'attaque est contrôlée par le temps.
Puis, après l'enlèvement du masque d'attaque 31, la couche semi-isolante 17 en Fe-InP est établie par croissance sur la couche 25 en InGaAs-n accomplissant la fonction de la couche d'obstruction de bloc de contacts à trous et de multiplication 11 de façon à enfouir l'ensemble de la couche de multiplication en forme de mesa 11, par MOCVD, et la couche 6 en InGaAs-n est établie par croissance sur la couche fenêtre 17 en Fe- InP. Subséquemment, le masque de diffusion 21 ayant une ouverture qui est plus large que celle de la couche de multiplication en forme de mesa 11 est formée sur la partie supérieure de la couche de multiplication en forme de mesa 11 de la couche 6 en InGaAs-n. Après que les sources de diffusion 22 telles que du ZnO/SiO2 sont formées sur le masque d'attaque 31 et sur l'ouverture décrite ci-dessus, l'opération de recuit est accomplie et le Zn est diffusé pour former la région 5 du type p. Cette région 5 du type p a une profondeur atteignant la partie supérieure de la couche de multiplication 11. Puis, le diamètre de l'ouverture du masque de diffusion 21 est ajusté de façon que la partie de bord de la région 5 du type p qui est formée par la diffusion de Zn soit reliée seulement à la couche 17 en Fe-InP et ne soit pas connectée à la couche de multiplication 11. Puis, à l'étape de la figure 18(d), la couche de contact 6 du type p, le film d'évitement de réflexion 7, le film isolant 9, l'électrode côté n et l'électrode côté p sont formées comme dans le
sixième mode de réalisation.
Tandis que dans 1'APD générale, la profondeur de la région du type p est changée selon la caractéristique de l'élément, dans 1'APD selon les sixième au neuvième modes modes de réalisation, étant donné que la couche de multiplication 11 a une épaisseur uniforme, lorsque la région du type p atteint la couche de multiplication 11, une partie de la partie de bord de la région 5 du type p est toujours présente dans la couche de multiplication 11. De ce
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fait, le claquage de bord est susceptible de se produire dans
la partie de bord dans la couche de multiplication 11.
Cependant, dans le dixième mode de réalisation de la présente invention, la couche de multiplication 11 est formée directement en dessous de la région o la région du type p doit être formée et la région 5 du type p est formée de façon que le fond de la région 5 du type p atteint la partie supérieure de la couche de multiplication 11 et la partie de bord de la région 5 du type p est disposée entièrement dans la région semi- isolante 17 en InP. De ce fait, il est possible d'éviter le claquage de bord au moment o la partie de fond de la région du type p atteint la partie supérieure
de la couche de multiplication 11.
Selon le dixième mode de réalisation, étant donné que la couche de multiplication 11 est formée dans la structure mesa et disposée directement en dessous de la région o la région du type p doit être formée et la partie de bord de la région du type p est disposéeentièrement dans la couche fenêtre semi-isolante 17 en Fe-InP, le même effet que dans le sixième mode de réalisation est obtenu. Etant donné que la partie de bord de la région 5 du type p est disposée entièrement dans la couche fenêtre 17 en Fe-InP et la jonction pn n'est pas prévue dans la partie de bord, le
claquage de bord est empêché, de façon certaine.
Alors que dans les sixième au dixième modes de réalisation, la couche de contact 6 est formée entre la région 5 du type p et l'électrode côté p 8, dans la présente invention la couche de contact peut ne pas être formée si la région 5 du type p est en contact ohmique avec l'électrode côté p, avec les mêmes effets que dans les premier au
cinquième mode de réalisation.
Alors que dans les premier au huitième et le dixième mode de réalisation, la couche fenêtre en Fe-InP est utilisée comme couche fenêtre, dans la présente invention, à la place de la couche fenêtre en Fe-InP, la couche fenêtre comprenant d'autres semi-conducteurs semi-isolants qui peuvent être adaptés du point de vue du réseau avec le matériau InP série
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peut être utilisée, avec les mêmes effets que dans les modes
de réalisation décrits ci-dessus.
Mode de réalisation 11 La figure 17 est une vue en coupe illustrant un laser semi-conducteur selon un onzième mode de réalisation de la présente invention. Sur la figure 17, le numéro de référence 51 désigne un substrat en InP-n+ comprenant une impureté de dopage du type n, telle que du S ou Si, à une concentration de 5 x 1018 cm-3, le numéro 52 désigne une couche de placage inférieure en InP-n comprenant une impureté de dopage du type n & une concentration de 1 x 1018 cm-3, le numéro 55 désigne une première couche de placage supérieure en InP-p comprenant une impureté de dopage du type p à une concentration de 1 x 1018 cm-3, le numéro 56 désigne une couche active non
dopée en InGaAsP, le numéro 67 désigne une couche semi-
isolante en Fe-InP comprenant du Fe à une concentration de 1 x 1015 cm-3 i x 1018 cm-3. Le numéro de référence 65 désigne une région du type p formée par diffusion Zn, comprenant une impureté de dopage du type p à une concentration de 1 x 1017 cm-3 - 1 x 1020 cm-3, et ayant une profondeur atteignant la couche de placage supérieure 55. Le numéro de référence 57 désigne un film isolant tel que du SiN. Le numéro de référence 58 désigne une électrode côté p et le numéro 50 désigne une électrode côté n. Le numéro de référence 66 désigne une couche de contact en InGaAs-n qui devient du type p dans la région 65 du type p due à la
diffusion Zn.
Les figures 19(a)-19(d) sont des vues en coupe illustrant les étapes de processus d'un procédé de fabrication d'un laser semi-conducteur selon un onzième mode de réalisation de la présente invention. Sur les figures 19(a)-19(d), les mêmes numéros de référence que sur la figure 17 désignent les mêmes ou les parties correspondantes, et le numéro de référence 61 désigne un masque de diffusion comprenant le film isolant tel que du Si02, le numéro 62 désigne une source de diffusion en phase solide comprenant
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une impureté de dopage du type p telle que du Zn, et le
numéro 63 désigne un masque d'attaque en forme de ruban.
Puis, ci-après une description sera donnée du procédé
de fabrication du laser semi-conducteur selon le onzième mode de réalisation. A l'étape de la figure 19(a), la couche de placage inférieure 52 en InP-n, la couche active 56 en InGaAs et la couche de placage supérieure 55 en InP-p sont successivement établies par croissance épitaxiale sur le
substrat 51 en InP-n, par MOCVD.
Subséquemment, à l'étape de la figure 19(b), le masque d'attaque en forme de ruban 63 comprenant le film isolant en
SiO2 est formé sur la couche de placage supérieure 55 en InP-
p, et en utilisant ce masque, des couches semi-conductrices établies par croissance épitaxiale sont attaquées pour atteindre la couche de placage inférieure 52 dans le but de former une structure mesa à ruban. L'attaque est accomplie
par le réactif d'attaque en Br série.
Puis, après l'enlèvement du masque d'attaque, la couche 67 en Fe-InP est établie par croissance selon MOCVD de façon à enterrer la structure de mesa dans son ensemble, et la couche de contact 66 est formée sur le masque 67 en Fe-InP, subséquemment. Ensuite, sur la couche de contact 66, le masque de diffusion 61 en SiO2 ayant une ouverture au-dessus de la structure mesa et la source de diffusion solide 62 comprenant du ZnO/SiO2 sont formés, et l'opération de recuit est exécutée pour former la région du type p par diffusion de Zn jusqu'à l'atteinte de la couche de placage supérieure 55 de la structure mesa, comme le montre la figure 19(c). Après l'enlèvement de la source de diffusion solide 62 et du masque de diffusion 61 par le réactif d'attaque en acide hydrofluoborique série, le film isolant 57 en SiN ayant l'ouverture au-dessus de la strcuture mesa est formée sur la couche de contact 66, et l'électrode côté p 58 est formée dans l'ouverture du film isolant 57 et au voisinage de l'ouverture, et l'électrode côté n 50 est formée sur la face arrière du susbtrat 51, comme cela est montré sur la figure 19(d).
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Une description sera maintenant donnée du
fonctionnement. Lorsqu'un courant s'écoule de façon que l'électrode côté p 58 devienne plus et l'électrode côté n 50 devienne moins, les porteurs injectés à partir des électrodes respectives atteignent la couche active 56 de la strcuture mesa, la recombinaison d'émission de lumère des porteurs se produit et la lumière est guidée le long de la couche active 56 et la lumière est émise comme faisceau laser. Les porteurs injectés à partir de l'électrode côté n 58 et de l'électrode côté p 50 ne s'écoulent pas dans la région autre que la
région de la structure mesa, étant donné que la couche semi-
isolante 67 en Fe-InP est formée.
Dans le laser semi-conducteur selon l'état de la technique, étant donné que la structure mesa est formée sous forme d'une structure confinant le courant, la structure mesa est enfouie avec les couches d'arrêt de courant 53 en InP du type p et les couches d'arrêt de courant 54 en InP- n, et la seconde couche de placage supérieure 55b en InP du type p est disposée sur la structure mesa et les couches d'arrêt de courant 54 en InP-n, il est nécessaire d'accomplir trois processus de croissance épitaxiale, à savoir pour former la structure mesa, pour enfouir la structure mesa et pour former la couche de placage supérieure 55b en InP, et les processus de fabrication sont relativement compliqués. Cependant, dans le onzième mode de réalisation de l'invention, seulement deux processus de croissance épitaxiale à savoir la formation de la structure mesa et l'enfouissement de la structure mesa, sont satisfaisants, et un procédé de fabrication simple est obtenu. Dans le onzième mode de réalisation, la structure mesa est formée, la couche 67 semi-isolante en Fe-InP est formée de façon à enfouir la structure mesa dans son ensemble, la région 65 du type p ayant une profondeur atteignant la structure mesa de la couche de placage supérieure 55 est formée seulement au-dessus de la structure mesa par diffusion de Zn, l'électrode côté p 58 est formée sur la région du type p et le courant peut s'écouler dans cette structure mesa à
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travers la région 65 du type p. De ce fait, étant donné que seulement deux processus de croissance épitaxiale, à savoir la formation de la structure et l'enfouissement de la structure mesa, sont nécessaires, un procédé de fabrication simple est obtenu. Alors que dans le onzième mode de réalisation, une
description est donnée du procédé de fabrication du laser
semi-conducteur ayant la structure mesa, dans la présente invention le laser semi-conducteur ayant la structure de confinement de courant dans lequel la structure à double hétérojonction ayant la structure mesa de la profondeur prescrite, telle le laser semi-conducteur ayant la structure à nervure enfouie, est enfouie par les couches d'arrêt de courant, peut être utilisé avec le même effet que dans le
onzième mode de réalisation.
Alors que dans le onzième mode de réalisation la couche en Fe-InP est utilisée comme couche pour enfouir la structure mesa, dans la présente invention la couche semi-isolante en InP dopée par autres impuretés peut être utilisée à la place de Fe, avec le même effet que dans le onzième mode de réalisation. Alors que dans le onzième mode de réalisation la couche en Fe-InP est utilisée comme couche pour enfouir la structure
mesa, dans la présente invention, l'autre couche semi-
isolante qui peut être adaptée au niveau du réseau au matériau en InP série peut être utilisée à la place de la couche en Fe-InP, avec le même effet que dans le onzième mode
de réalisation.
Alors que dans les premier au onzième modes de réalisation, les dispositifs à semi-conducteur tels que la PD pin, l'ADP et la LD comprennent le substrat en InP du type n, dans le cadre de la présente invention, le substrat en InP du type p peut être utilisé comme substrat, avec le même effet
que dans les modes de réalisation décrit ci-dessus.
Alors que dans les premier au onzième modes de réalisation les dispositifs semi-conducteurs tels que la PD pin, l'ADP et la LD comportent du matériel en InP série, dans
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le cadre de la présente invention le matériau à l'exception du matériau en InP série peut être utilisé, avec les mêmes
effets que dans les modes de réalisation décrits ci-dessus.
* Supplémentairement, alors que dans les premier au onzième modes de réalisation, la PD pin, 1'APD et la LD sont utilisées comme dispositif semi-conducteur, dans le cadre de la présente invention l'autre dispositif semi-conducteur tel que le transistor à effet de champ peut être utilisé avec les
mêmes effets que dans les modes de réalisation décrits ci-
dessus.
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Claims (20)
1. Dispositif à semi-conducteur, caractérisé en ce qu'il comprend: un substrat semi-conducteur (1) d'un premier type de conductivité ayant une surface de front ou avant et une surface arrière et une bande interdite; une structure à couche stratifiée semi-conductrice, comprenant une ou plusieurs couches semi-conductrices (2, 3) disposées sur la face avant du substrat (1); une couche semi-conductrice semi-isolante (17) ayant une surface avant ou frontale disposée sur la structure de couche stratifiée semi-conductrice; une région semi-conductrice (5) d'un second type de conductivité disposée dans une région sur la surface frontale ou avant de la couche semi-conductrice semi-isolante (17) et ayant une profondeur prédéterminée; une première électrode (10) prévue sur la face arrière du substrat (1) en contact ohmique avec le substrat (1); et
une seconde électrode (8) disposée sur la couche semi-
conductrice semi-isolante (17) en contact ohmique avec la
région semi-conductrice (5) du second type de conductivité.
2. Dispositif à semi-conducteur selon la revendicatin 1, caractérisé en ce que: ladite structure de couche stratifiée semi-conductrice comprend une couche d'absorption de lumière (3) d'un premier type de conductivité ayant une bande interdite plus étroite que la bande interdite du substrat (1); la couche semi-conductrice semi-isolante précitée (17) comprend un matériau semi-conducteur ayant une bande interdite plus large que la bande interdite de la couche d'absorption de la lumière (3); et la région semi-conductrice (5) précitée du second type de conductivité a une profondeur atteignant la couche
d'absorption de lumière (3).
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3. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que: la structure de couche stratifiée semi-conductrice précitée comprend une couche d'absorption de lumière (3) d'un premier type de conductivité ayant une bande interdite plus étroite que la bande interdite du substrat (1) et une couche de multiplication (11) d'un premier type de conductivité ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière (3) et disposée sur la couche d'absorption de lumière (3); la couche semi-conductrice semi- isolante précitée (17) comprend un matériau semi-conducteur ayant une bande interdite plus large que la bande interdite de la couche d'absorption de lumière (3); et la région semi-conductrice (5) du second type de conductivité, précitée, a une profondeur qui n'atteint pas la couche d'absorption de lumière (3) et forme une jonction pn à gradin à l'interface entre la région semi-conductrice (5) du second type de conductivité et la région semi-conductrice du
premier type de conductivité.
4. Dispositif semi-conducteur selon la revendication 2, caractérisé en ce qu'un réflecteur de Bragg (18) ayant une bande interdite plus large que la bande interdite de la région d'absorption de lumière (3), dans lequel deux genres de couches semi-conductrices du premier type de conductivité ayant chacune un indice de réfraction différent et un quart de la longueur d'onde de la lumière incidente sur le dispositif à semi- conducteur sont établis par stratification, de façon alternante, est inséré entre la couche d'absorption
de lumière (3) et le substrat (1).
5. Dispositif semi-conducteur selon la revendication 3, caractérisé en ce que la région semi-conductrice (5) précitée du second type de conductivité a une profondeur qui n'atteint
pas la couche de multiplication (11).
6. Dispositif semi-conducteur selon la revendication 3, caractérisé en ce qu'il comprend:
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la région semi-conductrice précitée (5) du second type de conductivité ayant une profondeur atteignant la couche de multiplication (11); et une région d'anneau de garde (24) d'un second type de conductivité formant une jonction pn du type incliné à son interface avec la couche semiconductrice du premier type de conductivité et prévue dans une région le long du contour extérieur de la région semi-conductrice (5) du second type de
conductivité à la surface de la couche semi-conductrice semi-
isolante (17), pour recouvrir la portion de bord de la région
semi-conductrice (5) du second type de conductivité.
7. Dispositif semi-conducteur selon la revendication 3, caractérisé en ce que: la couche de multiplication (11) du premier type de conductivité, précitée, a un plan d'une taille supérieure à la taille de la région semi-conductrice (5) du second type de conductivité; la couche semi-conductrice semi-isolante précitée (17) est disposée au-dessus de la couche de multiplication (11) et la couche d'absorption de lumière (3) en recouvrant ces couches (11, 3); et la région semi-conductrice (5) précitée du second type de conductivité est disposée sur une région o la couche de multiplication (11) est disposée avec son fond en contact avec la couche de multiplication (11) et sa portion de bord
non en contact avec la couche de multiplication (11).
8. Dispositif semi-conducteur selon la revendication 2, caractérisé en ce que le substrat semi-conducteur précité (1) comprend du InP du type n; la couche d'absorption de lumière précitée (3) comprend du InGaAs du type n; la couche semi-conductrice semi-isolante (17) comprend du InP dopé par Fe; et la région semi-conductrice précitée (5) du second type de conductivité a une région du type p formée par
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introduction d'une impureté de dopage du type p à partir de
la surface de la couche semi-conductrice semi-isolante (17).
9. Dispositif semi-conducteur selon la revendication 3, caractérisé en ce que la région précitée (5) du type p formant la jonction pn à gradin est formée par introduction de Zn à partir de la surface de la couche semi-conductrice
semi-isolante (17) par diffusion en phase solide.
10. Dispositif semi-conducteur caractérisé en ce qu'il comprend: une couche d'absorption de lumière (3) comprenant un matériau d'un premier type de conductivité ayant une bande interdite plus faible que la bande interdite du substrat (19) et formée dans une région sur le substrat semi-conducteur semi-isolant (19); une couche semi- conductrice semi-isolante (17) ayant une bande interdite plus large que la bande interdite de la couche d'absorption de la lumière (3) est disposée sur la
couche d'absorption de la lumière (3) et le substrat semi-
conducteur (19); une région semi-conductrice (5) d'un second type de conductivité ayant une profondeur atteignant la couche d'absorption de la lumière (3) et disposée dans une portion prédéterminée de la couche semi-conductrice semi-isolante (17) sur la région o la couche d'absorption de lumière (3) est disposée; une région semi-conductrice (20) d'un premier type de conductivité ayant une profondeur atteignant la couche d'absorption de la lumière (3) et disposée dans une portion prédéterminée de la couche semi-conductrice semi-isolante (17) sur la région o la couche d'absorption de lumière (3)
est disposée, autre que la région o la région semi-
conductrice (5) du second type de conductivité est formée; une première électrode (10a) disposée sur la surface de la couche semi-conductrice semi-isolante (17) en contact ohmique avec la région du premier type de conductivité (20); et
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une seconde électrode (8) ayant une région de plage de connexion (B) sur une région o la couche d'absorption de lumière (3) n'est pas disposée et prévue sur la surface de la couche semi-conductrice semi-isolante (17) en contact ohmique avec la région semi-conductrice (5) du second type de conductivité.
11. Dispositif semi-conducteur, caractérisé en ce qu'il comprend: un substrat semi-conducteur (51) d'un premier type de conductivité ayant des surfaces avant et arrière; une structure à double hétérojonction comprenant une couche de placage inférieure (52) comprenant un matériau semi-conducteur d'un premier type de conductivité, une couche active (56), une couche de placage supérieure (55) comprenant un matériau semi-conducteur d'un second type de conductivité, qui sont successivement établies selon une structure stratifiée sur la face avant du substrat (51), dans lequel, une largeur à partir de la surface de la couche de placage supérieure (55) jusqu'à un emplacement d'une profondeur prédéterminée est plus étroite que la largeur du substrat (1); une couche semi-conductrice semi- isolante (67) disposée sur la structure à double hétérojonction, pour enfouir la structure mesa; une région semi-conductrice (65) d'un second type de conductivité prévue dans une région au-dessus de la structure mesa de la couche semi-conductrice semi-isolante (67) jusqu'à une profondeur atteignant la couche de placage supérieure (55); une première électrode (50) prévue sur la face arrière du substrat (51) en contact ohmique avec le substrat (51); et
une seconde électrode (58) prévue sur la couche semi-
conductrice semi-isolante (67) en contact ohmique avec la
région semi-conductrice (65) du second type de conductivté.
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12. Procédé de fabrication d'un dispositif semi-
conducteur (figures 3(a)-3(d) caractérisé en ce qu'il comprend les opérations de: préparer un substrat semi-conducteur (1) d'un premier type de conductivité, ayant des surfaces avant et arrière; établir par croissance épitaxiale une structure de couches stratifiées semiconductrices comprenant une ou plusieurs couches semi-conductrices (2, 3) et une couche semi-conductrice semi-isolante (17) sur la face avant du substrat (1); former une région semi-conductrice (5) d'un second type de conductivité par introduction d'une impureté de dopage d'un second type de conductivité à partir d'une région prédéterminée de la surface de la couche semi-conductrice semi-isolante (17); former une première électrode (10) sur la face arrière du substrat (1) en contact ohmique avec le substrat (1); et former une seconde électrode (8) sur la face avant de la couche semi-conductrice semi-isolante (17) en contact ohmique avec la région semi-conductrice (5) du second type de conductivité.
13. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 12, caractérisé en ce qu'il comprend: l'opération de combiner l'impureté de dopage de la couche semiconductrice semi-isolante (17) et de l'impureté de dopage du second type de conductivité pour qu'elles
diffusent aisément l'une avec l'autre.
14. Procédé de fabrication d'un dispositif semi-
conducteur, caractérisé en ce qu'il comprend les opérations de: préparer un substrat semi-conducteur (1) d'un premier type de conductivité ayant des surfaces avant et arrière; établir par croissance épitaxiale, sur la face avant du substrat (1), une couche d'absorption de lumière (3) comprenant un matériau semi-conducteur d'un premier type de conductivité, ayant une bande interdite plus étroite que la
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bande interdite du substrat (1) et une couche de multiplication (11) comprenant une couche semi-conductrice d'un second type de conductivité et ayant une bande interdite plus large que la bande interdite de la couche d'absorption de la lumière (3); éliminer par attaque chimique la couche de multiplication (11) en laissnat subsister la région d'une largeur prédéterminée;
établir par croissance épitaxiale une couche semi-
conductrice semi-isolante (17) ayant une surface avant sur la couche d'absorption de la lumière (3) et la couche de multiplication (11); introduire une impureté de dopage d'un second type de conductivité dans une région sur la surface de la couche semi-conductrice semi-isolante (17), ladite région comprenant une région supérieure de la couche de multiplication (11) ayant la largeur prédéterminée et une surface plane d'une taille supérieure à la taille de la couche de multiplication (11), jusqu'à une profondeur atteignant la couche de
multiplication (11), pour former ainsi une région semi-
conductrice (5) d'un second type de conductivité ayant une partie de bord qui n'est pas en contact avec la couche de multiplication (11); former une première électrode (10) sur la face arrière
du substrat (1) en contact ohmique avec le substrat semi-
conducteur (1) du premier type de conductivité; et former une seconde électrode (8) sur la face avant de la couche semi-conductrice semiisolante (17) en contact ohmique avec la région semi-conductrice (5) du second type de
conductivité.
15. Procédé de fabrication d'un dispositif semi-
conducteur, caractérisé en ce qu'il comprend les opérations de: préparer un substrat semi-conducteur semi-isolant (19) ayant une surface avant; établir par croissance épitaxiale, sur la face avant du substrat (19), une couche d'absorption de la lumière (3)
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comprenant un matériau semi-conducteur d'un premier type de conductivité et ayant une bande interdite plus éroite que la bande interdite du substrat (19); enlever par attaque chimique la couche d'absorption de lumière (3) laissant subsister la région de la largeur prédéterminée;
établir par croissance épitaxiale une couche semi-
conductrice semi-isolante (17) ayant une surface frontale sur la couche d'absorption de la lumière (3) et le substrat
(19);
introduire une impureté de dopage d'un second type de conductivité dans une région prédéterminée sur la couche d'absorption de la lumière (3) de la face avant de la couche semi-conductrice semi-isolante (17) pour former une région semi-conductrice d'un second type de conductivité, ayant une profondeur atteignant la couche d'absorption de la lumière (3); introduire l'impureté de dopage du premier type de
conductivité dans la région sur la surface de la couche semi-
conductrice semi-isolante (17) au-dessus de la couche d'absorption de la lumière (3) autre que la région (5) du
second type de conductivité, pour former une région semi-
conductrice d'un premier type de conductivité (20) d'une profondeur atteignant la couche d'absorption de la lumière
(3);
former une première électrode (10a) sur la face avant de la couche semiconductrice semi-isolante (17) en contact ohmique avec la région semiconductrice (20) du premier type de conductivité; et former une seconde électrode (8) prévue sur une région de la surface de la couche semi-conductrice semi-isolante (17), avec une région de plage de connexion (B) sur la région o la couche d'absorption de la lumière (3) est formée en contact ohmique avec la région semi-conductrice (5) du second
type de conductivité.
16. Procédé de fabrication d'un dispositif semi-
conducteur dans lequel:
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le substrat semi-conducteur semi-isolant précité (19) comprend de l'InP dopée par Fe; la couche d'absorption de la lumière précitée (3) comprend du InGaAs du type n; la couche semi-conductrice semi-isolante précitée (17) comprend de l'InP dopée par Fe; caractérisée en ce que le processus d'introduction de l'impureté de dopage du second type de conductivité est accompli en faisant en sorte que la source de diffusion en phase solide comprenne un composé comportant du Zn en contact avec la surface de la couche semi-conductrice semi-isolante (17) et en effectuant un recuit de façon que la phase solide diffuse les atomes Zn; et le processus d'introduction de l'impureté de dopage du premier type de conductivité est accompli en introduisant l'impureté de dopage du type n à partir de la surface de la
couche semi-conductrice semi-isolante (17).
17. Procédé de fabrication d'un dispositif semi-
conducteur, caractérisé en ce qu'il comprend les opérations de: préparer un substrat semi-conducteur (1) d'un premier type de conductivité ayant des surfaces avant et arrière; établir par croissance épitaxiale successivement une couche d'absorption de lumière (3) ayant une bande interdite plus large que la bande interdite du substrat (1), une couche de multiplication (11) comprenant un matériau semi-conducteur d'un premier type de conductivité, ayant une bande interdite plus large que la bande interdite de la couche d'absorption de la lumière (3), et une couche semi-conductrice (48) d'un second type de conductivité ayant une face avant et une bande interdite plus large que la bande interdite de la couche d'absorption de lumière (3), sur la face avant du substrat (1); prévoir une source de diffusion (29) comprenant un composé comportant une impureté de dopage qui rend la couche
semi-conductrice (48) du second type de conductivité semi-
isolante sur une région autre que la région prédéterminée sur
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la couche semi-conductrice (48) du second type de conductivité et de recuire la source de diffusion (29) pour obtenir la diffusion de l'impureté de dopage mutuellement avec l'impureté de dopage d'un second type de conductivité dans la couche semi-conductrice (48) du seond type de conductivité, pour rendre la région (48a) autre que la région prédéterminée de la couche semi-conductrice du second type de conductivité (48) semi-isolante; enlever la source de diffusion (29); former une première électrode (10) sur la face arrière du substrat (1) en contact avec le susbtrat (1);et former une seconde électrode (8) sur la face de la couche semi-conductrice (48) du second type de conductivité
en contact ohmique avec la région autre que la région semi-
isolante (48a) de la couche semi-conductrice (48) du second
type de conductivité précité.
18. Procédé de fabrication selon la revendication 17, caractérisé en ce qu'il comprend en outre les opérations de:
établir par croissance épitaxiale une couche semi-
conductrice semi-isolante (47) dans laquelle l'impureté de dopage d'un second type de conductivité comprise dans la couche semi-conductrice (48) du second type de conductivité n'est pas susceptible d'être diffusée, entre la couche de multiplication (11) et la couche semi- conductrice (48) du
second type de conductivité.
19. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 18, dans lequel: le substrat précité (1) comprend de l'InP du type n; la couche d'absorption de lumière précitée (3) comprend de l'InGaAs du type n; la couche semi- conductrice semi-isolante précitée (47) comprend de l'AlInAs non dopé; la couche semi-conductrice (48) du second type de conductivité d'InP comprenant du Zn comme impureté de dopage; la source de diffusion précitée (29) comprend du Fe comme impureté de dopage;
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caractérisé en ce que le processus de rendre semi-
isolante la couche semi-conductrice (48) second type de conductivité est accompli par diffusion mutuelle de Fe de la
source de diffusion précitée (29) et de Zn de la couche semi-
conductrice (48) du second type de conductivité, par une
opération de recuit.
20. Procédé de fabrication d'une couche semi-
conductrice, caractérisé en ce qu'il comprend les opérations de: préparer un substrat semi-conducteur (51) d'un premier type de conductivité, comprenant des faces avant et arrière; établir par croissance épitaxiale successivement une couche de placage inférieure (52) d'un premier type de conductivité, une couche active (56) et une couche de placage supérieure (55) d'un second type de conductivité sur la face avant du substrat (1) pour former une structure à double hétérojonction; former un film isolant (63) ayant une largeur prédéterminée à partir de la surface de la couche de placage supérieure (55) jusqu'à un emplacement de profondeur prédéterminé de la couche de placage supérieure (55) et attaquer chimiquement la structure à double hétérojonction en utilisant le film isolant (63) comme un masque, en formant ainsi une structure mesa; après enlèvement du film isolant (63), former une couche semi- conductrice semi-isolante (67) ayant une surface avant de façon à recouvrir la structure mesa sur la structure à double hétérojonction; former une région semi-conductrice (65) d'un second
type de conductivité sur la structure mesa de la couche semi-
conductrice semi-isolante (67) en introduisant l'impureté de dopage jusqu'à une profondeur atteignant la couche de placage supérieure (55) de la structure mesa; former une première électrode (50) sur la face arrière du substrat (51) en contact ohmique avec le substrat (51); et
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former une seconde électrode (58) sur la face avant de la couche semiconductrice semi-isolante (67) en contact ohmique avec la région semicondcutrice (65) du second type
de conductivité.
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- 1996-04-02 US US08/626,565 patent/US5880489A/en not_active Expired - Fee Related
- 1996-07-05 DE DE19627168A patent/DE19627168A1/de not_active Ceased
- 1996-07-31 KR KR1019960031860A patent/KR980012624A/ko not_active Application Discontinuation
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Also Published As
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| JPH0945954A (ja) | 1997-02-14 |
| US5880489A (en) | 1999-03-09 |
| KR980012624A (ko) | 1998-04-30 |
| DE19627168A1 (de) | 1997-02-06 |
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