FR2674387A1

FR2674387A1 - High-resolution analog/digital converter with sub-processing in two steps, and method for converting an analog signal into a digital signal

Info

Publication number: FR2674387A1
Application number: FR9111363A
Authority: FR
Inventors: Roy S Kaller; David M Thomas
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1991-09-16
Filing date: 1991-09-16
Publication date: 1992-09-25

Abstract

The invention relates to a high-resolution analog/digital converter which, in particular, comprises a fast A/D, low-resolution converter (230), a reference D/A converter (250), with a current output, having resolution equal to the A/D converter, and a bias architecture formed by a single chain (252) of current sources with transistors (251) for producing the currents for the bits of the reference D/A converter (250), the voltages of a reference scale (232) and a bipolar compensation voltage (IOFF) for the A/D converter, by using resistors manufactured from the same material and according to the same technology in order to obtain better resolution without additional circuits.

Description

Cette invention se rapporte au domaine général des convertisseurs analogiques/numériques. En particulier, elle propose un nouveau convertisseur analogique/numérique amélioré à sous-traitement en deux étapes (dénommé "Two- step sub-ranging analog to digital converter" en langue anglaise,caractérisé par une architecture à appariement de gain pour la totalité de ces éléments constitutifs. This invention relates to the general field of analog / digital converters. In particular, it offers a new improved analog / digital converter with two-stage subprocessing (called "Two-step sub-ranging analog to digital converter" in English, characterized by an architecture with gain matching for all of these various components.

La fonction dun convertisseur analogique/numérique est de convertir précisément un signal d'entrée analogique, échantillonné à partir dune source de tension analogique variable et maintenu constant pendant un laps de temps spécifié par des circuits échantillonneurs/bloqueurs, en une sortie numérique représentée par une configuration codée de signaux de bit binaire. Les informations binaires de sortie sont produites en traitant le signal d'entrée analogique par l'intermédiaire d'un certain nombre d'étapes de comparaison.Une sortie numérique à n bits peut entre produite en une étape avec ont comparateurs en parallèle (convertisseur analogique/numérique rapide) ou, à la limite, par n étapes séquentielles avec un seul comparateur (convertisseur analogique/numérique à approximations successives). Rapproche à une étape procure évidemment une vitesse très élevée de conversion, mais est limitée par des capacités d'entrée très importantes, une consommation de puissance et des contraintes de production du dispositif associes au nombre élevé de comparateurs dans les circuits. The function of an analog / digital converter is to precisely convert an analog input signal, sampled from a variable analog voltage source and kept constant for a period of time specified by sampler / blocker circuits, into a digital output represented by a coded configuration of binary bit signals. Binary output information is produced by processing the analog input signal through a number of comparison steps. A n-bit digital output can be produced in one step with parallel comparators (analog converter / fast digital) or, ultimately, by n sequential steps with a single comparator (analog / digital converter with successive approximations). Approaching a stage obviously provides a very high conversion speed, but is limited by very large input capacities, power consumption and production constraints of the device associated with the high number of comparators in the circuits.

Ainsi, afin dexploiter partiellement les avantages des deux approches, les concepteurs ont développé des architectures utilisant un ou plusieurs convertisseurs analogiques/numériques à faible résolution et un convertisseur numérique/analogique avec contre-réaction pour réaliser un convertisseur analogique/numérique à résolution plus élevée (convertisseur analogique/numérique à - traitement). Un convertisseur analogique/numérique à contre-réaction à sous-traitement en deux étapes est l'un des types les plus habituellement utilisés parmi les convertisseurs analogiques/numériques à sous-traitement et est illustré sous forme schématique à la figure 1.Pendant la première étape, un signal de tension d'entrée analogique au noeud 110 provenant de la sortie d'un amplificateur échantillonneur/bloqueur (non représenté) est envoyé dans un convertisseur analogique/numérique rapide à faible résolution à m bits par l'intermédiaire dun commutateur 128 situé dans un réseau de soustracteur et d'amplificateur d'erreur 120. Le convertisseur analogique/numérique rapide à faible résolution convertit le signal analogique en m bits de poids fort de sa valeur numérique, qui sont mémorisés dans un réseau logique 140 et ensuite envoyés dans un convertisseur numérique/analogique de référence 150 de résolution à m bits.Le convertisseur numérique/analogique de référence reconvertit la première étape de valeur numérique à m bits en une valeur analogique, qui est renvoyée vers un circuit de soustraction 124 pour comparaison à l'entrée analogique pour produire une valeur de tension d'erreur analogique
Cette tension d'erreur est amplifiée à travers un amplificateur différentiel 126 et, dans la seconde étape de la conversion analogique/numérique à contre-réaction à sous-traitement en deux étapes, envoyée de nouveau à travers le convertisseur analogique/numérique rapide à faible résolution 130 pour produire les m bits de poids faible de la valeur numérique d'entrée, La sortie de la seconde étape est ensuite combinée avec la première étape dans le réseau logique 140 pour produire une sortie numérique à haute résolution 115. Le séquencement des diverses étapes est cadencé et commandé par des circuits logiques appropriés 160.Thus, in order to partially exploit the advantages of the two approaches, the designers have developed architectures using one or more analog / digital converters at low resolution and a digital / analog converter with feedback to achieve an analog / digital converter at higher resolution ( analog / digital converter with - processing). One of the most commonly used types of analog / digital converters with two-stage sub-processing feedback is one of the most commonly used analog-to-digital converters, and is illustrated schematically in Figure 1. step, an analog input voltage signal at node 110 from the output of a sample amplifier / blocker (not shown) is sent to a fast low resolution m / bit analog / digital converter via a switch 128 located in a subtractor and error amplifier network 120. The low-resolution fast analog / digital converter converts the analog signal into m most significant bits of its digital value, which are stored in a logic network 140 and then sent in a reference digital / analog converter 150 of resolution at m bits. The digital / analog converter of re ference converts the first step of m-bit digital value to an analog value, which is returned to a subtraction circuit 124 for comparison to the analog input to produce an analog error voltage value
This error voltage is amplified through a differential amplifier 126 and, in the second stage of the analog-to-digital conversion with feedback in two-stage sub-processing, sent again through the fast analog-to-digital converter at low resolution 130 to produce the m least significant bits of the digital input value, The output of the second step is then combined with the first step in the logic array 140 to produce a high resolution digital output 115. The sequencing of the various steps is clocked and controlled by appropriate logic circuits 160.

Théoriquement, l'utilisation d-une telle approche de sous-traitement en deux étapes rend possible de produire une sortie numérique avec une résolution à 2m bits avec un seul convertisseur numérique/analogique rapide à m bits, diminuant ainsi le nombre de comparateurs requis de 22m-i @ à 2m-i. Dans la pratique, cependant, d'autres facteurs qui affectent la performance du convertisseur à sous-traitement en deux étapes peut diminuer sa précision à des niveaux inacceptables à moins que des exigences spécifiques soient satisfaites pour chacun de ses éléments individuels.En particulier, le convertisseur numérique/analogique de référence doit avoir une résolution égale au convertisseur analogique/numérique rapide à faible résolution et une précision au moins égale aux exigences globales pour le convertisseur à sous-traitement en deux étapes global. En outre, la précision de l'amplificateur d'erreur doit être égale à celle du convertisseur analogique/numérique rapide à faible résolution. Enfin, les gains du convertisseur numérique/analogique de référence, de l'amplificateur d'erreur et du convertisseur analogique/numérique rapide à faible résolution doivent s'apparier avec une précision au moins aussi grande que celle du convertisseur analogique/numérique à structure parallèle à faible résolution.Bien qu'une conception et une sélection correcte des composants ont été faites pour satisfaire les spécifications de résolution et de précision, ces exigences d'appariement de gain ont continué à être un obstacle à l'utilisation optimale de la conversion analogique/numérique à sous-traitement en deux étapes. Theoretically, the use of such a two-step subprocessing approach makes it possible to produce digital output with a resolution of 2m bits with a single fast digital / analog converter with m bits, thus reducing the number of comparators required by 22m-i @ to 2m-i. In practice, however, other factors that affect the performance of the two-stage processor can decrease its accuracy to unacceptable levels unless specific requirements are met for each of its individual elements. Reference digital-to-analog converter must have a resolution equal to the fast low-resolution analog-to-digital converter and an accuracy at least equal to the overall requirements for the overall two-step sub-processor. In addition, the accuracy of the error amplifier should be equal to that of the low resolution fast analog to digital converter. Finally, the gains of the reference digital / analog converter, the error amplifier and the fast analog / digital converter with low resolution must match with an accuracy at least as great as that of the analog / digital converter with parallel structure. Although correct design and selection of components was made to meet resolution and accuracy specifications, these gain matching requirements continued to be an obstacle to the optimal use of analog conversion. / digital with two-stage sub-processing.

Divers types de convertisseurs analogiques/numériques à sous-traitement sont décrits dans plusieurs brevets U.S., tels que le n 4 612 531 de Dingwall et al (1986) ; le n 4 804 960 et le n 4 814 767 de Fernandes et al (1989) et le n 4 816 831 à Mizoguchi et al (1989). En particulier, dans le brevet U.S n 4 875 048 (1989), Shimizu et al décrivent un convertisseur analogique/numérique parallèle à deux étapes avec des exigences d'appariement de gain caractéristiques des convertisseurs analogiques/numériques à sous-traitement.Ils prévoient un circuit de correction de gain qui établit automatiquement un gain pour le convertisseur numérique/analogique de référence sur la base d'une tension de référence appliquée à un premier convertisseur analogique/numérique rapide à faible résolution utilisé pour produire les bits de poids fort de la sortie numérique De plus, un circuit de génération séparé de tensions de référence est prévu pour établir les tensions de référence supérieure et inférieure, sur la base de la tension de l'étape du convertisseur numérique/analogique de référence, d'un second convertisseur analogique/numérique rapide à faible résolution utilisé pour produire les bits de poids fort de la sortie numérique.Les circuits décrits mettent en oeuvre l'utilisation de boucles d'amplificateurs de commande pour forcer les divers gains à s'apparier. Various types of analog / digital converters with sub-processing are described in several U.S. patents, such as No. 4,612,531 to Dingwall et al (1986); No. 4,804,960 and No. 4,814,767 to Fernandes et al (1989) and No. 4,816,831 to Mizoguchi et al (1989). In particular, in US Pat. No. 4,875,048 (1989), Shimizu et al describe a two-stage parallel analog-to-digital converter with gain matching requirements characteristic of analog-to-digital converters with sub-processing. gain correction circuit which automatically establishes a gain for the reference digital to analog converter on the basis of a reference voltage applied to a first fast analog / digital converter with low resolution used to produce the most significant bits of the output digital In addition, a separate reference voltage generation circuit is provided for establishing the upper and lower reference voltages, based on the voltage of the reference digital / analog converter step, of a second analog / analog converter. low resolution fast digital used to produce the most significant bits of the digital output rique.Les described circuits implement the use of control amplifiers loops to force the various gains to mate.

La technique antérieure ne décrit pas un convertisseur analogique/numérique à sous-traitement où l'appariement ou la concordance des gains des divers composants est obtenu par une architecture spéciale du convertisseur analogique/numérique lui-même, sans l'utilisation de circuits supplémentaires prévus à cette fin. En fait, la plupart des convertisseurs actuellement commercialisés de la technique antérieure sont constitués de convertisseurs analogiques/numériques à sous-traitement à résolution de 10 bits qui soit acceptent la non linéarité résultant du manque d'appariement des gains, soit la corrigent au moyen de circuits de commande supplémentaires. Ainsi, il existe toujours un besoin pour une architecture de convertisseur analogique/numérique à sous-traitement en plusieurs étapes qui par lui-mSme procure les caractéristiques d'appariement de gain requises avec un nombre minimal de composants et une faible complexité pour une mise en oeuvre à haute vitesses à précision élevée, à faible consommation de puissance et à faible coût. The prior art does not describe an analog / digital converter with sub-processing where the matching or the matching of the gains of the various components is obtained by a special architecture of the analog / digital converter itself, without the use of additional circuits provided to this end. In fact, most of the converters currently on the market of the prior art are made up of analog / digital converters with sub-processing at 10 bit resolution which either accept the non-linearity resulting from the lack of matching of the gains, or correct it by means of additional control circuits. Thus, there is still a need for an analog-to-digital converter architecture with multi-stage sub-processing which by itself provides the gain matching characteristics required with a minimum number of components and low complexity for implementation. works at high speeds with high precision, low power consumption and low cost.

C'est par suite un but de cette invention de proposer une architecture pour un convertisseur analogique/numérique à sous-traitement qui assure loappariement des gains pour la totalité de ses éléments du convertisseur analogique/numérique à sous-traitement sans l'utilisation de circuits supplémentaires prévus à cette fin. It is therefore an object of this invention to provide an architecture for an analog / digital converter with sub-processing which ensures the matching of the gains for all of its elements of the analog / digital converter with sub-processing without the use of circuits. for this purpose.

Un autre but de lsinvention est d'être appropriée pour mise en oeuvre avec une étape de conversion analogique/numérique rapide à faible résolution constituée d'un convertisseur analogique/numérique à sous-traitement en deux étapes de sorte que le nombre total de comparateurs peut autre matériellement réduit. Another object of the invention is to be suitable for implementation with a fast analog / digital conversion step at low resolution consisting of an analog / digital converter with sub-processing in two steps so that the total number of comparators can other materially reduced.

Un autre but de cette invention est que le convertisseur analogique/numérique soit approprié pour mise en oeuvre sur un substrat semi-conducteur sans traitement supplémentaire,
Un autre but de l'invention est l'aptitude à appliquer le mme concept général dans une grande variété de conception et de modes de réalisation physiques pour s adapter aux processus de mise en oeuvre divers actuellement connus dans la technique.A cette fin, le dispositif décrit ici peut être mis en oeuvre dans des circuits en variante par les spécialistes de la technique par l'utilisation de transistors bipolaires ou autres dispositifs équivalents, tels que des transistors à effet de champ à jonctions, des transistors à effet de champ à métal-oxyde semi-conducteur, ou l'un quelconque des dispositifs généralement connus dans l'industrie des semiconducteurs à oxyde métallique.Another object of this invention is that the analog / digital converter is suitable for implementation on a semiconductor substrate without additional processing,
Another object of the invention is the ability to apply the same general concept in a wide variety of design and physical embodiments to adapt to the various implementation processes currently known in the art. device described here can be implemented in alternative circuits by those skilled in the art by the use of bipolar transistors or other equivalent devices, such as junction field effect transistors, metal field effect transistors semiconductor oxide, or any of the devices generally known in the metal oxide semiconductor industry.

Un autre but encore de cette invention est l'obtention des buts mentionnés ci-dessus dune manière économique et commercialisable. Ceci est fait en utilisant des composants simples et des procédés de fabrication qui sont soit déjà connus sur le marché soit qui peuvent ?tre développés à des prix compétitifs
En conformité avec ceux-ci et d'autres buts, le convertisseur analogique/numérique à sous-traitement de cette invention comprend une architecture de polarisation qui est constituée d'une seule chaîne de sources de courant à transistors utilisée pour produire les courants de bit du convertisseur numérique/analogique de référence, la tension d'échelle de référence du convertisseur analogique/numérique rapide à faible résolution et la tension de compensation bipolaire du convertisseur analogique/numérique.Les résistances du convertisseur numérique/analogique de référence, les résistances d'échelle de référence de tension à faible résolution, les résistances d'établissement du gain de l'amplificateur d'erreur et les résistances de compensation bipolaire sont toutes construites à partir du même matériau et utilisent la m?me construction physique, de sorte quelles peuvent s'apparier avec une haute précision et souligner sur tout le processus et en température.Dans un mode de réalisation, le convertisseur analogique/numérique rapide à faible résolution est lui-mEme mis en oeuvre comme un convertisseur analogique/numérique à sous-traitement en deux étapes, comprenant une échelle de référence de bits de poids fort et une échelle de référence de bits de poids faible et comporte un convertisseur numérique/analogique interne dont les courants de bit sont également délivrés par la même channe unique de sources de courant à transistors.De plus, une résistance de dérivation (constituée du merde matériau de résistance) incorporée aux bornes de celle de bits de poids faible du convertisseur numérique/analogique à faible résolution rend possible de le connecter en série directement à son échelle de référence de bits de poids fort, fournissant ainsi un appariement par nature des tensions de référence des deux échelles.Finalement, un réseau de résistances de compensation de courant de polarisation est prévu sur le coté entrée des comparateurs analogiques/numériques à faible résolution pour annuler les erreurs de courant de polarisation d'entrée
Divers autres buts et avantages de loinvention deviendront clairs à partir de cette description dans les spécifications qui suivent et à partir des nouvelles caractéristiques particulièrement énoncées dans les revendications annexées. Par suite, pour obtenir les buts décrits ci-dessus, cette invention est constituée des caractéristiques illustrées ci-après sur les dessins, totalement décrites dans la description détaillée du mode de réalisation préféré et particulièrement énoncées dans les revendications.Toutefois, ces dessins et la description décrivent seulement certaines manières selon lesquelles l'invention peut être mise en pratique.Yet another object of this invention is to achieve the objects mentioned above in an economical and marketable manner. This is done using simple components and manufacturing methods which are either already known on the market or which can be developed at competitive prices.
In accordance with these and other purposes, the analog-to-digital converter with sub-processing of this invention includes a bias architecture which consists of a single chain of transistor current sources used to produce bit currents of the reference digital-to-analog converter, the reference scale voltage of the low-resolution fast analog-to-digital converter and the bipolar compensation voltage of the analog-to-digital converter. The resistors of the reference digital-to-analog converter, the resistors of low resolution voltage reference scale, the error amplifier gain resistors and the bipolar compensation resistors are all constructed from the same material and use the same physical construction, so what can pair with high precision and emphasize on the whole process and in temperature re. In one embodiment, the fast analog / digital converter with low resolution is itself implemented as an analog / digital converter with two-stage sub-processing, comprising a reference scale of most significant bits and a Least significant bit reference scale and includes an internal digital / analog converter whose bit currents are also delivered by the same single string of transistor current sources. In addition, a shunt resistor (consisting of shit resistor material ) incorporated at the terminals of that of the least significant bits of the digital / analog converter at low resolution makes it possible to connect it in series directly to its reference scale of most significant bits, thus providing a pairing by nature of the reference voltages of the two Finally, a network of bias current compensation resistors is provided on the e input side of analog / digital comparators at low resolution to cancel the input bias current errors
Various other objects and advantages of the invention will become clear from this description in the specifications which follow and from the new features particularly set out in the appended claims. Consequently, in order to obtain the aims described above, this invention consists of the features illustrated below in the drawings, fully described in the detailed description of the preferred embodiment and particularly set out in the claims. However, these drawings and the description only describe certain ways in which the invention can be practiced.

La figure 1 est un schéma synoptique montrant une configuration caractéristique de un convertisseur analogique/numérique à sous-traitement utilisant un convertisseur analogique/numérique à faible résolution pour réaliser un convertisseur analogique/numérique à résolution plus élevée. FIG. 1 is a block diagram showing a characteristic configuration of an analog / digital converter with sub-processing using an analog / digital converter at low resolution to produce an analog / digital converter at higher resolution.

La figure 2 est un schéma synoptique montrant une architecture de convertisseur analogique/numérique à soustraitement conformément à la présente invention dans lequel une channe unique de sources de courant à transistors est utilisée pour produire les courants de bits du convertisseur numériquefanalogique de référence, de la tension d'échelle de référence du convertisseur analogique/numérique rapide à faible résolution et de la tension de compensation bipolaire du convertisseur analogique/numérique. FIG. 2 is a block diagram showing an analog / digital converter architecture with sub-processing in accordance with the present invention in which a single chain of transistor current sources is used to produce the bit currents of the digital reference digital converter, of the voltage reference scale of the fast analog to digital converter with low resolution and the bipolar compensation voltage of the analog to digital converter.

La figure 3 montre un schéma synoptique d'un mode de réalisation du dispositif convertisseur analogiquefnumérique de la figure 2, dans lequel le convertisseur analogique/numérique rapide à faible résolution est lui-même mis en oeuvre comme un convertisseur analogique/numérique à sous-traitement parallèle en deux étapes et comporte un convertisseur numérique/analogique interne dont les courants de bit sont également délivrés par la mme channe unique de sources de courant à transistors. FIG. 3 shows a block diagram of an embodiment of the analog-digital converter device of FIG. 2, in which the low-resolution fast analog / digital converter is itself implemented as an analog / digital converter with sub-processing parallel in two stages and comprises an internal digital / analog converter whose bit currents are also delivered by the same single channel from current sources with transistors.

La figure 4 montre un schéma synoptique plus détaillé des parties du convertisseur analogiqueinumérique et du convertisseur numérique/analogique du convertisseur analogique/numérique rapide à faible résolution de la figure 3. Figure 4 shows a more detailed block diagram of the parts of the analog-to-digital converter and the digital-to-analog converter of the low-resolution fast analog-to-digital converter of Figure 3.

La figure 5 montre le schéma synoptique de la figure 4, dans lequel un réseau de résistances de compensation de courant de polarisation est prévu sur les cotés entres des comparateurs du convertisseur analogiquefnumériquea
Le coeur de cette invention repose sur la nouvelle approche adoptée pour commander les gains des divers composants d'un convertisseur analogique/numérique à soustraitement afin de les amener à sFapparier. Au lieu de forcer chaque gain à s'apparier aux variations de tension dans l'échelle de référence à travers des réseaux de commande en tension, cette invention utilise une channe unique de sources de courant pour commander la totalité des composants du convertisseur analogique/numérique, de sorte que toutes les variations de tension dans le circuit et les changements de gain correspondants sont automatiquement réfléchis uniformément sur tout le circuit entier.Figure 5 shows the block diagram of Figure 4, in which a network of bias current compensation resistors is provided on the sides between the comparators of the analog-digital convertera
The heart of this invention is based on the new approach adopted to control the gains of the various components of an analog / digital converter with subprocessing in order to bring them to match. Instead of forcing each gain to match the variations in voltage in the reference scale through voltage control networks, this invention uses a single chain of current sources to control all of the components of the analog / digital converter. , so that all voltage variations in the circuit and the corresponding gain changes are automatically reflected uniformly across the entire circuit.

En se référant aux dessins, la totalité des composants sont indiqués par trois chiffres numériques et les deux derniers chiffres sont utilisés sur tous les dessins pour indiquer des composante identiques dans les divers modes de réalisation représentés.La figure 2 illustre l'architecture de base de l'invention, dans laquelle le schéma classique de la figure 1 est mis en oeuvre en utilisant une chaîne unique 252 de sources de courant à transistors pour produire les courants de bit destinés au convertisseur numérique/analogique de référence de sortie en courant 250, le courant pour l'échelle de tensions de référence 232 du convertisseur analogique/numérique rapide à faible résolution 230 et le courant de compensation bipolaire pour le système. Le convertisseur analogique/numérique à sous-traitement de la figure 2 comporte un noeud d'entrée 210 auquel un signal de tension analogique provenant d'un amplificateur échantillonneur/bloqueur est appliqué.Le noeud d'entrée 210 est connecté par l'intermédiaire du noeud 221 à un réseau 220 qui comporte deux trajets de signaux alternés régis par un commutateur 228 qui est commandé par un réseau de cadencement et de commande classique représenté par le bloc 260. Le premier trajet est une connexion directe entre le noeud 221 et une première position du commutateur 228 (ou bien encore il peut comporter un amplificateur séparateur à gain unité pour le conditionnement des signaux) ; ; le second trajet entre le noeud 221 et une seconde position du commutateur 228 comporte une résistance de soustraction 224 en série avec l'entrée non inverseuse d'un amplificateur différentiel 226 dont l'entrée inverseuse est connectée à la masse 6 à travers une résistance de compensation bipolaire 222 La sortie du commutateur 228 est connectée au noeuds d'entrée non inverseurs de la chaîne des comparateurs 234 dans le convertisseur analogique/numérique rapide à faible résolution 230.Les noeuds d'entrée inverseurs de cette channe de comparateurs sont connectés de manière classique à une échelle de tensions de référence 232, qui comporte une série de résistances 236 de valeurs égales et de caractéristiques physiques identiques. L'échelle 232 est connectée entre une masse G et une source de courant à transistor dans le convertisseur numérique/analogique de référence de sortie en courant 250. Le nombre de comparateurs 234 et des résistances correspondantes 236 dans le convertisseur analogique/numérique rapide à faible résolution est fonction de la résolution souhaitée, conformément à la relation exponentielle 2m-i décrite cidessus. Ainsi, par exemple, 127 comparateurs sont nécessaires pour une résolution de 7 bits (m = 7 ; 27-i = 127). Referring to the drawings, all the components are indicated by three numerical digits and the last two digits are used on all the drawings to indicate identical components in the various embodiments shown. Figure 2 illustrates the basic architecture of the invention, in which the classic diagram of FIG. 1 is implemented by using a single chain 252 of transistor current sources to produce the bit currents intended for the digital / analog converter of reference output current 250, the current for the reference voltage scale 232 of the low resolution fast analog / digital converter 230 and the bipolar compensation current for the system. The analog / digital converter with sub-processing of FIG. 2 comprises an input node 210 to which an analog voltage signal coming from a sampler / blocker amplifier is applied. The input node 210 is connected via the node 221 to a network 220 which comprises two alternating signal paths governed by a switch 228 which is controlled by a conventional timing and control network represented by block 260. The first path is a direct connection between node 221 and a first position of switch 228 (or alternatively it may include a unit gain separating amplifier for signal conditioning); ; the second path between node 221 and a second position of switch 228 comprises a subtraction resistor 224 in series with the non-inverting input of a differential amplifier 226 whose inverting input is connected to ground 6 through a resistor bipolar compensation 222 The output of switch 228 is connected to the non-inverting input nodes of the comparator chain 234 in the fast low-resolution analog / digital converter 230. The inverting input nodes of this comparator chain are connected in a manner conventional to a reference voltage scale 232, which comprises a series of resistors 236 of equal values and identical physical characteristics. The ladder 232 is connected between a ground G and a transistor current source in the digital / analog converter of current output reference 250. The number of comparators 234 and corresponding resistors 236 in the fast analog to digital converter at low resolution is a function of the desired resolution, in accordance with the exponential relation 2m-i described above. Thus, for example, 127 comparators are necessary for a resolution of 7 bits (m = 7; 27-i = 127).

Le convertisseur analogique/numérique rapide à faible résolution 230 est couplé au réseau de cadencement et de commande 260 et envoie sa sortie numérique vers un réseau de logique classique 240 à travers un bus unidirectionnel 214. Ce réseau de logique, à son tour, délivre une sortie globale du convertisseur analogiquefnumerique à travers le bus unidirectionnel 215 et une sortie de contre-réaction à travers le bus unidirectionnel 216 qui envoie la sortie du convertisseur analogique/numérique rapide à faible résolution vers le convertisseur numérique/analogique de référence de sortie en courant 250.Ce convertisseur numérique/analogique est. constitué d'une channe classique 254 de commutateurs 253 qui délivrent des courants binairement pondérés pour une conversion numérique/analogique du signal numérique reçu depuis le réseau logique 240. La sortie provenant du convertisseur numérique/analogique de référence est connectée au noeud 225 entre la résistance de soustraction 224 et l'amplificateur différentiel 226 dans le second trajet du réseau 220.La totalité des courants destinés au convertisseur analogique/numérique comportant le courant de compensation bipolaire IOFF pour l'amplificateur différentiel 226, sont obtenus à partir de la chaîne unique 252 de transistors bipolaires du type n-p-n 251, dont les noeuds de base sont tous connectés à et commandés par le mBme circuit d'asservissement 270, assurant ainsi une intensité du courant proportionnelle à travers chaque transistor.Dans le mode de réalisation représenté sur les figures, le circuit d'asservissement 270 comporte une référence de tension 272, un amplificateur opérationnel 274, une résistance de proportionnalité de courant 276 et un transistor d'établissement 275. En utilisant une technique bien connue, grâce à la connexion du collecteur du transistor d'établissement 278 à l'entrée non inverseuse de l'amplificateur 274, le courant à travers le transistor est rendu égal au rapport de la tension de référence a la résistance de proportionnalité. The low-resolution fast analog-to-digital converter 230 is coupled to the timing and control network 260 and sends its digital output to a conventional logic network 240 through a unidirectional bus 214. This logic network, in turn, provides a global output of the analog-digital converter through the unidirectional bus 215 and a feedback output through the unidirectional bus 216 which sends the output of the fast analog / digital converter with low resolution to the digital / analog converter of current output reference 250 .This digital to analog converter is. consisting of a conventional channel 254 of switches 253 which deliver binarily weighted currents for digital / analog conversion of the digital signal received from the logic network 240. The output from the reference digital / analog converter is connected to node 225 between the resistor 224 and the differential amplifier 226 in the second path of the network 220. All of the currents intended for the analog / digital converter comprising the bipolar compensation current IOFF for the differential amplifier 226, are obtained from the single chain 252 bipolar transistors of the npn 251 type, the basic nodes of which are all connected to and controlled by the same servo circuit 270, thus ensuring a proportional current intensity through each transistor. In the embodiment shown in the figures, the servo circuit 270 has a reference of ten sion 272, an operational amplifier 274, a proportional current resistor 276 and an establishment transistor 275. Using a well known technique, thanks to the connection of the collector of the establishment transistor 278 to the non-inverting input of the amplifier 274, the current through the transistor is made equal to the ratio of the reference voltage to the proportionality resistance.

En fonctionnement, pendant la première passe de la conversion à deux étapes, le signal d'entrée de tension analogique reçu au noeud 210 est transmis vers le noeud d'entrée non inverseur de chaque comparateur 234 dans le convertisseur analogique/numérique rapide à faible résolution 230 à travers le commutateur 228, qui est positionné de manière appropriée par le réseau de cadencement et de commande 260. Au mgme moment, les tensions de référence au noeud inverseur de chaque comparateur sont établies par le courant constant d'échelle de référence IREF tiré à partir d'un des transistors 251 dans la chaîne des sources de courant 252 et s'écoulant à travers la chaîne de référence 232 des résistances égales 236. Les signaux numériques produits par la channe des comparateurs pendant cette première passe de conversion rapide sont mémorisés et codés conformément au dispositif classique (non représenté sur les figures) et la sortie codée obtenue constitue les bits de poids fort de la sortie globale à résolution élevée, qui est traitée et conservée par le réseau logique 240. Cette sortie numérique à faible résolution est ensuite envoyée vers le convertisseur numérique/analogique de référence 250 où elle est reconvertie en un signal analogique en sommant les courants à partir des sources de courant 251 dans la channe 252 conformément à l'état des commutateurs 253.Le courant total à travers la totalité de ces commutateurs, IDAC, s'écoule à partir d noeud 225 et à travers la résistance de soustraction 224, produisant ainsi une chute de tension au noeud 225 correspondant à la valeur analogique des bits de poids fort obtenus à partir de la première passe à travers le convertisseur numérique/analogique rapide à faible résolution. Le résultat global est que la tension au noeud 225 représente la différence analogique entre la tension d'entrée bloquée au noeud 210 et la sortie provenant du convertisseur numérique/analogique de référence 250.Le courant de référence de compensation bipolaire IOFF provenant de l'amplificateur différentiel 226 et IREF sont produits similairement par les transistors 251 dans la chaîne 252
Cette différence, ou erreur, mesurée au noeud 225 est amplifiée par l'amplificateur différentiel 226 et envoyée de nouveau pour une seconde passe au convertisseur analogique/numérique rapide à faible résolution 230 à travers le commutateur 228, qui à ce moment est positionné par le réseau de cadencement et de commande 260 pour recevoir la sortie de l'amplificateur.Il est a noter que l'amplification de l'erreur produite au noeud 225 n'est pas nécessaire pour mettre en pratique cette invention, tant que les réglages appropriés sont etablis aux tensions de référence dans le convertisseur analogique/numérique rapide de faible résolution. Pendant la seconde passe du fonctionnement, le signal d'erreur est appliqué au convertisseur analogique/numérique rapide a faible résolution 230 et est converti en une sortie numérique qui correspond aux bits de poids faible de ia sortie à haute résolution globale du dispositif. Ce signal numérique est envoyé vers le réseau logique 240 où il est combiné avec les bits de poids fort provenant de la première passe pour produire une sortie à haute résolution produite au niveau du bus unidirectionnel 215.Ainsi, une sortie numérique de résolution à 2 n bits peut être produite avec cette architecture de convertisseur analogiquefnumbrique à soustraitement en utilisant un convertisseur analogique/numérique rapide de résolution de n bits en combinaison avec un convertisseur numérique/analogique de référence de n bits.Ainsi que les spécialistes de la technique pourront facilement le voir à partir du schéma de la figure 2, tout changement dans la température ou autre état qui sinon modifierait les courants à travers la chaîne 252 des transistors des sources de courant 251 affecteront nécessairement uniformément le courant d'échelle de référence IREF, le courant du convertisseur numérique/analogique de référence I et le courant de compensation bipolaire IOFF (il est à noter que ces courants peuvent tous être désignés comme courants de référence du fait qu'ils déterminent les tensions de référence correspondantes).Par suite, les fluctuations correspondantes des tensions s'alignent automatiquement et produisent un appariement continu des gains entre les éléments du convertisseur analogique/numérique global.In operation, during the first pass of the two-stage conversion, the analog voltage input signal received at node 210 is transmitted to the non-inverting input node of each comparator 234 in the low-resolution fast analog / digital converter 230 through the switch 228, which is appropriately positioned by the timing and control network 260. At the same time, the reference voltages at the reversing node of each comparator are established by the constant reference scale current IREF drawn from one of the transistors 251 in the chain of current sources 252 and flowing through the reference chain 232 of the equal resistors 236. The digital signals produced by the comparator chain during this first fast conversion pass are memorized and coded according to the conventional device (not shown in the figures) and the coded output obtained constitutes the s most significant bits of the high resolution global output, which is processed and stored by the logic network 240. This low resolution digital output is then sent to the reference digital / analog converter 250 where it is reconverted into an analog signal by summing the currents from the current sources 251 in the channel 252 in accordance with the state of the switches 253. The total current through all of these switches, IDAC, flows from node 225 and through the resistor of subtraction 224, thereby producing a voltage drop at node 225 corresponding to the analog value of the most significant bits obtained from the first pass through the fast digital / analog converter at low resolution. The overall result is that the voltage at node 225 represents the analog difference between the input voltage blocked at node 210 and the output from the reference digital / analog converter 250. The bipolar compensation reference current IOFF coming from the amplifier differential 226 and IREF are produced similarly by transistors 251 in chain 252
This difference, or error, measured at node 225 is amplified by differential amplifier 226 and sent again for a second pass to the fast low resolution analog / digital converter 230 through switch 228, which at this time is positioned by the timing and control network 260 for receiving the output of the amplifier. It should be noted that the amplification of the error produced at node 225 is not necessary to practice this invention, as long as the appropriate settings are established at reference voltages in the low resolution fast analog to digital converter. During the second pass of operation, the error signal is applied to the low resolution fast analog / digital converter 230 and is converted to a digital output which corresponds to the least significant bits of the overall high resolution output of the device. This digital signal is sent to logic network 240 where it is combined with the most significant bits from the first pass to produce a high resolution output produced on the unidirectional bus 215, thus a digital output of resolution at 2 n bits can be produced with this sub-processed analog-to-digital converter architecture using a fast n-bit resolution analog-to-digital converter in combination with a n-bit reference digital-to-analog converter. As will be readily apparent to those skilled in the art from the diagram in FIG. 2, any change in temperature or other state which would otherwise modify the currents through the chain 252 of the transistors of the current sources 251 will necessarily uniformly affect the reference scale current IREF, the current of the converter digital / analog reference I and the compensating current bipolar ion IOFF (it should be noted that these currents can all be designated as reference currents because they determine the corresponding reference voltages). Consequently, the corresponding fluctuations of the voltages align automatically and produce a continuous pairing of the gains between the elements of the overall analog / digital converter.

Cette nouvelle caractéristique de conception produit un appariement des gains par nature sur tous les composants sans utiliser de circuits de commande de tension supplémentaires.This new design feature produces a gain match by nature on all components without the use of additional voltage control circuits.

Ainsi que décrit ci-dessus et comme cela est apparent à partir des schémas de la figure 2, la totalité des résistances 236 dans l'échelle de référence 232 sont de valeur égale et sont fabriquées à partir du même matériau, ce qui est particulièrement approprié pour une construction monolithique. Du fait que l'échelle de référence 232 est constituée de 2m-1 résistances pour une résolution de m bits dans le convertisseur analogique/numérique rapide à faible résolution, le nombre de résistances (et les comparateurs correspondant=) nécessaire tend à être très important. Par exemple, un convertisseur analogique/numérique rapide à résolution de 6 bits nécessite 63 résistances.De plus, ce nombre est habituellement accru par les exigences pour une correction d'erreur numérique supplémentaire, qui nécessite un certain degré de redondance dans le niveau de résolution du convertisseur analogique/numérique rapide à faible résolution. Par exemple, deux conversions à 7 bits sont caractéristiquement tout d'abord produites et ensuite combinées pour produire un niveau à 13 bits ou 12 bits de résolution. Il résulte de ce grand nombre de résistances requis pour la conversion rapide, que la tension d'incrément disponible pour chaque étage d'échelle de référence, à l'intérieur des contraintes des tensions d'alimentation positive et négative normalement utilises dans ce type de dispositif, devient inacceptablement petite pour une résolution élevée rapide.De plus, le nombre important correspondant de comparateurs résulte en une consommation de puissance élevée, un cout de fabrication élevé et un rendement faible. Afin de surmonter ces problèmes, un second mode de réalisation de cette invention, représenté à la figure 3, illustre un convertisseur analogique/numérique à sous-traitement en deux étapes où la rapidité de la résolution faible elle m?me met en oeuvre une conception à sous-traitement en deux étapes avec l'architecture de polarisation décrite cidessus. De plus, une résistance de dérivation est prévue qui permet l'utilisation du même matériau de résistance pour les deux échelles de référence correspondant aux bits de poids fort et aux bits de poids faible de la conversion à faible résolution. As described above and as is apparent from the diagrams in Figure 2, all of the resistors 236 in the reference scale 232 are of equal value and are made from the same material, which is particularly suitable for a monolithic construction. Because the reference scale 232 consists of 2m-1 resistors for a resolution of m bits in the fast analog / digital converter at low resolution, the number of resistors (and the corresponding comparators =) necessary tends to be very large . For example, a fast 6-bit resolution analog-to-digital converter requires 63 resistors, and this number is usually increased by the requirements for additional digital error correction, which requires some degree of redundancy in the resolution level. of the low-resolution fast analog-to-digital converter. For example, two 7-bit conversions are characteristically first produced and then combined to produce a 13-bit or 12-bit level of resolution. It results from this large number of resistors required for rapid conversion, that the increment voltage available for each reference scale stage, within the constraints of the positive and negative supply voltages normally used in this type of device, becomes unacceptably small for fast high resolution. In addition, the corresponding large number of comparators results in high power consumption, high manufacturing cost and low efficiency. In order to overcome these problems, a second embodiment of this invention, represented in FIG. 3, illustrates an analog / digital converter with sub-processing in two stages where the speed of the low resolution itself implements a design. two-stage sub-processing with the polarization architecture described above. In addition, a shunt resistor is provided which allows the use of the same resistance material for the two reference scales corresponding to the most significant bits and the least significant bits of the low resolution conversion.

En se référant à la figure 3, le convertisseur analogique/numérique rapide à faible résolution 330 comprend une partie de poids fort, correspondant au segment 332 de l'échelle de référence de tension, une partie de poids faible correspondant au segment 333 dans l'échelle. Referring to Figure 3, the low-resolution fast analog-to-digital converter 330 includes a most significant part, corresponding to segment 332 of the voltage reference scale, a least significant part corresponding to segment 333 in the ladder.

Les deux segments sont réalisés à partir de la mgme conception classique que décrite à la figure 2 et comportent une chaîne de comparateurs 334 connectée à l'échelle de référence et à la source de signal dans le réseau 320, qui est équivalent au réseau 220 décrit cidessus. De plus, une résistance de soustraction du convertisseur analogique/numérique à faible résolution 338, construite avec le même matériau utilisé pour la résistance 336 dans l'échelle de référence, est prévue entre la sortie du réseau 320 au noeud 329 et l'entrée vers la chaîne des comparateurs au noeud 339.La sortie des comparateurs utilisée pour la conversion rapide des bits de poids fort est connectée à un codeur parallèle 335 et à un convertisseur numérique/analogique interne 337, qui est réalisé avec les mimes circuits de commutateurs classiques utilisés dans le convertisseur numérique/analogique de référence de sortie en courant 350. Chaque courant de bit IBIT dans le convertisseur numérique/analogique rapide 337 est prévu par la même architecture de polarisation utilisée pour le dispositif entier, ainsi qu'illustré par la chaîne 354 des sources de courant à transistors 351, qui est commandée par le m?me dispositif de circuit d'asservissement 370 commandant la totalité des sources de courant du dispositif.La partie de bits de poids faible du convertisseur analogique/numérique rapide à faible résolution 330, correspondant au segment 333 de l'échelle de référence de tension, est réalisée avec une résistance de dérivation 331 afin de produire une résistance équivalente pour le segment 333 égale à celle de chaque étage dans le segment de bits de poids fort 332. Par suite, la valeur de résistance 331 est établie, d'une manière évidente pour les spécialistes de la technique, par le nombre d'étages dans l'échelle de référence de la partie de bits de poids faible du convertisseur analogique/numérique rapide. ta résistance 331 est de nouveau réalisée avec le mme matériau utilisé pour la résistance de soustraction 338 et pour la totalité des résistances 334.Un courant de référence unique IREF s'écoule à travers l'échelle entière et est produit par la meme chaîne 352 de sources de courant à transistors 351 utilisée dans le premier mode de réalisation de l'invention. ainsi une seule chaîne (352 plus 354) de sources de courant à transistors 351 est utilisée pour produire des courants de bit pour le convertisseur numérique/analogique interne 337, les courants de bit pour le convertisseur numérique/analogique de référence 350, la tension pour l'échelle de référence (332 plus 333) du convertisseur analogique/numérique rapide à faible résolution 330 et le courant de compensation bipolaire pour le système.The two segments are produced from the same conventional design as described in FIG. 2 and include a chain of comparators 334 connected to the reference scale and to the signal source in the network 320, which is equivalent to the network 220 described. above. In addition, a subtraction resistance of the low-resolution analog-to-digital converter 338, constructed with the same material used for resistance 336 in the reference scale, is provided between the output of the network 320 at node 329 and the input to the comparator chain at node 339. The comparator output used for the rapid conversion of the most significant bits is connected to a parallel encoder 335 and to an internal digital / analog converter 337, which is implemented with the same conventional switch circuits used in the digital output / analog converter for current output 350. Each IBIT bit current in the fast digital to analog converter 337 is provided by the same polarization architecture used for the entire device, as illustrated by the chain 354 of transistor current sources 351, which is controlled by the same servo circuit device 370 controlling all of the device's current sources. The least significant bit portion of the low-resolution fast analog-to-digital converter 330, corresponding to segment 333 of the voltage reference scale, is made with a shunt resistor 331 so to produce an equivalent resistance for segment 333 equal to that of each stage in the most significant bit segment 332. As a result, the resistance value 331 is established, evidently to those skilled in the art, by the number of stages in the reference scale of the least significant bit part of the fast analog / digital converter. your resistor 331 is again made with the same material used for the subtraction resistor 338 and for all of the resistors 334. A single reference current IREF flows through the entire scale and is produced by the same chain 352 of 351 transistor current sources used in the first embodiment of the invention. thus a single chain (352 plus 354) of transistor current sources 351 is used to produce bit currents for the internal digital / analog converter 337, the bit currents for the reference digital / analog converter 350, the voltage for the reference scale (332 plus 333) of the low resolution fast analog / digital converter 330 and the bipolar compensation current for the system.

En fonctionnement, le dispositif de la figure 3 fonctionne de la meme manière que celui de la figure 2, avec la caractéristique supplémentaire que chaque passe de sous-traitement est constituée d'une procédure de soustraitement parallèle en deux étapes La tension d'entrée analogique au noeud 310 est appliquée au noeud 329 à travers un commutateur 328 qui est positionné de manière correcte par le réseau de cadencement et de commande 360 et ensuite au noeud 339 à travers la résistance de soustraction 338.Ce signal est envoyé vers le noeud d'entrée non inverseur de chaque comparateur 334 dans le convertisseur analogique/numérique rapide à faible résolution 330. Au m?me moment, les tensions de référence au noeud inverseur de chaque comparateur sont établies par le courant constant IREF tiré depuis une des sources de courant dans la chaîne 352 et circulant à travers l'échelle de référence constituée des segments 332 et 333.Pendant la première étape interne de la première passe à travers le convertisseur analogique/numérique rapide à faible résolution, les signaux numériques correspondant aux bits de poids fort sont produits par la chaîne de comparateurs connectée au segment 32 de l'échelle de référence et sont mémorisés et codés dans le réseau 335. Au mime moment, cette sortie numérique est envoyée vers le convertisseur numérique/analogique interne 337 pour reconversion en un signal analogique qui est soustrait à partir du signal d'entrée au noeud 29, produisant ainsi automatiquement au noeud 339 un signal résiduel analogique interne ou erreur, appliqué à la chaîne de comparateurs connectée au segment 333 de l'échelle de référence, où il est soumis à une seconde étape de conversion interne rapide. La sortie numérique de la seconde étape, correspondant aux bits de poids faible de la première passe, est combinée dans le réseau 335 avec les bits de poids fort produits pendant la première étape et envoyée à travers un bus unidirectionnel 314 vers le réseau logique 340. Comme dans le mode de réalisation décrit à la figure 2, cette sortie numérique de première passe, qui constitue les bits de poids fort de la sortie globale à haute résolution, est mémorisée dans la logique du système et renvoyée à travers le bus unidirectionnel 316 vers le convertisseur numérique/analogique de référence 350, od elle est reconvertie en un signal analogique par une série de commutateurs de passage de courant 353. Le courant total à travers ces commutateurs IDAC circule à partir du noeud 325 et à travers une résistance de soustraction 324, produisant ainsi une chute de tension au noeud 325 correspondant à la valeur analogique des bits de poids fort de la première passe. Le résultat global est de nouveau que la tension 325 représente la différence analogique entre la tension d'entrée bloquée au noeud 310 et la sortie en provenance du convertisseur numXrique/analogique de référence 350. Comme dans le premier mode de réalisation de la figure 2, le courant de compensation bipolaire IOFF et le courant d'échelle de référence IREF sont produits similairement par les transistors dans la channe 352 des transistors 351. In operation, the device of FIG. 3 operates in the same way as that of FIG. 2, with the additional characteristic that each sub-processing pass consists of a parallel sub-processing procedure in two stages The analog input voltage at node 310 is applied to node 329 through a switch 328 which is properly positioned by the timing and control network 360 and then to node 339 through subtraction resistor 338. This signal is sent to the node non-inverting input of each comparator 334 into the low-resolution fast analog / digital converter 330. At the same time, the reference voltages at the inverting node of each comparator are established by the constant current IREF drawn from one of the current sources in chain 352 and flowing through the reference scale consisting of segments 332 and 333. During the first internal step of the first pass through the fast analog / digital converter at low resolution, the digital signals corresponding to the most significant bits are produced by the chain of comparators connected to segment 32 of the reference scale and are memorized and coded in the network 335 At the same time, this digital output is sent to the internal digital / analog converter 337 for reconversion into an analog signal which is subtracted from the input signal at node 29, thus automatically producing at node 339 an internal analog residual signal or error, applied to the comparator chain connected to segment 333 of the reference scale, where it is subjected to a second rapid internal conversion step. The digital output of the second step, corresponding to the least significant bits of the first pass, is combined in the network 335 with the most significant bits produced during the first step and sent via a unidirectional bus 314 to the logic network 340. As in the embodiment described in FIG. 2, this first-pass digital output, which constitutes the most significant bits of the high-resolution global output, is stored in the system logic and returned through the unidirectional bus 316 to the reference digital / analog converter 350, od it is reconverted into an analog signal by a series of current passage switches 353. The total current through these IDAC switches flows from node 325 and through a subtraction resistor 324 , thereby producing a voltage drop at node 325 corresponding to the analog value of the most significant bits of the first pass. The overall result is again that the voltage 325 represents the analog difference between the input voltage blocked at node 310 and the output from the reference digital / analog converter 350. As in the first embodiment of FIG. 2, the bipolar compensation current IOFF and the reference scale current IREF are produced similarly by the transistors in the channel 352 of the transistors 351.

L'erreur produite au noeud 325 est soit amplifiée par l'amplificateur différentiel 326, qui est mis à la masse a travers la résistance de compensation bipolaire 322 à son noeud inverseur, soit est directement envoyée de nouveau vers le convertisseur analogique/numérique rapide à faible résolution 330 à travers le commutateur 28, qui à ce moment est positionné pour connecter la sortie de l'amplificateur par l'intermédiaire du réseau de cadencement et de commande 360.Pendant cette seconde passe à travers le convertisseur analogiquefnumerique rapide à faible résolution, le signal d'erreur est tout d'abord converti par l'intermédiaire du segment de bits de poids fort 332 et ensuite par l'intermédiaire du segment de bits de poids faible 333 comme détaillé dans la première passe. The error produced at node 325 is either amplified by differential amplifier 326, which is grounded through bipolar compensation resistor 322 at its inverting node, or is sent directly back to the fast analog-to-digital converter at low resolution 330 through switch 28, which at this time is positioned to connect the amplifier output via the timing and control network 360. During this second pass through the fast low resolution analog-digital converter, the error signal is first converted through the most significant bit segment 332 and then through the least significant bit segment 333 as detailed in the first pass.

La sortie obtenue à partir du codeur rapide 335, qui constitue les bits de poids faible de la sortie globale de résolution élevée du dispositif, est envoyée vers le roseau logique 340 où elle est combinée avec les bits de poids fort provenant de la première passe pour produire une sortie à haute résolution produite au niveau du bus unidirectionnel 315. De nouveau, du fait de l'architecture spéciale utilisée pour produire la totalité des courants dans le dispositif, tout changement dans la température ou autre condition qui devrait affecter les courants à travers les chaînes 352 et 354 des transistors de source de courant 351 devront nécessairement modifier de manière égale le courant d'échelle de référence IREF, les courants IBIT du convertisseur numérique/analogique interne rapide, le courant du convertisseur numérique/analogique de référence I et le courant de compensation bipolaire IOFF (tous référencés comme courant de référence). Par suite, les fluctuations de tension correspondantes s'alignent automatiquement et produisent un appariement des gains en continu entre les éléments du convertisseur analogique/numérique entier.The output obtained from the fast encoder 335, which constitutes the least significant bits of the overall high resolution output of the device, is sent to the logic reed 340 where it is combined with the most significant bits coming from the first pass for produce a high resolution output produced at the unidirectional bus 315. Again, due to the special architecture used to produce all of the currents in the device, any change in temperature or other condition which should affect the currents through the chains 352 and 354 of the current source transistors 351 will necessarily have to modify equally the reference scale current IREF, the IBIT currents of the fast internal digital / analog converter, the current of the reference digital / analog converter I and the bipolar compensation current IOFF (all referenced as reference current). As a result, the corresponding voltage fluctuations align automatically and produce a continuous gain match between the elements of the entire analog / digital converter.

Ainsi, comme dans le cas du premier mode de réalisation représenté à la figure 2, une sortie numérique de résolution à 2n bits peut être produite avec cette architecture de convertisseur analogique/numérique à soustraitement en utilisant un convertisseur analogique/ numérique parallèle rapide à résolution de n bits. Ru lieu d'avoir besoin des 2n-1 comparateurs et éléments de tension de référence, on obtient cependant le mEme niveau de résolution élevée avec beaucoup moins d'éléments du fait de la mise en oeuvre des deux étapes pour le convertisseur analogique/numérique rapide a faible résolution illustré à la figure .En supposant, par exemple, qu'un convertisseur analogique/numérique à sous-traitement de 12 bits est souhaité et qu'une certaine redondance de la résolution est requise pour la correction d'erreur, on devra implanter 127 comparateurs, conformément au mode de réalisation de la figure 2 ou 22 comparateurs conformément au dispositif rapide de résolution faible à deux étapes de la figure 3. Thus, as in the case of the first embodiment represented in FIG. 2, a digital output of 2n bit resolution can be produced with this architecture of analog / digital converter with subprocessing using a fast analog / digital parallel converter with resolution of n bits. Rather than needing the 2n-1 comparators and reference voltage elements, the same high level of resolution is obtained with much less elements due to the implementation of the two steps for the fast analog / digital converter. at low resolution illustrated in Figure. Assuming, for example, that an analog-to-digital converter with 12-bit subprocessing is desired and that some resolution redundancy is required for error correction, one should set up 127 comparators, in accordance with the embodiment of FIG. 2 or 22 comparators in accordance with the fast two-stage low resolution device of FIG. 3.

Dans ce dernier cas, ainsi que représenté en détail à la figure 4, un convertisseur analogique/numérique rapide à faible résolution de 7 bits est construit avec une partie de bits de poids fort de 3 bits et une partie de bits de poids faible de 4 bits, qui est constitué de 7 (23-1) et 15 (24-1) étages de tension de référence, respectivement, pour un total de 22. La figure 4 illustre également une manière pour mettre en oeuvre les circuits de commutation du convertisseur numérique/analogique 337. In the latter case, as shown in detail in FIG. 4, a fast 7-bit low resolution fast analog / digital converter is constructed with a part of most significant bits of 3 bits and a part of least significant bits of 4 bits, which consists of 7 (23-1) and 15 (24-1) stages of reference voltage, respectively, for a total of 22. Figure 4 also illustrates a way to implement the switching circuits of the converter digital / analog 337.

La figure 5 montre un réseau de résistances de compensation de courant de polarisation d'entrée qui constitue un raffinement supplémentaire à l'architecture représentée à la figure 4. En fait, la différence dans les impédances entre les entrées inverseuse et non inverseuse de chaque comparateur 334 produit une erreur de courant de polarisation qui augmente avec le nombre de comparateurs dans le dispositif.Afin de corriger ce déséquilibre, un réseau de résistances identique à celui dans l'échelle de résistances de référence de tension est prévu, de sorte que l'impédance aux deux entrées de chaque comparateur est exactement la me5me et les erreurs de courant de polarisation d'entrée sont annulée. Il va de soi quen utilisant le m?me matériau pour les deux jeux de résistances, l'annulation de l'erreur est maintenue avec les changements de température et autres. FIG. 5 shows an array of input bias current compensation resistors which constitutes an additional refinement to the architecture represented in FIG. 4. In fact, the difference in the impedances between the inverting and non-inverting inputs of each comparator 334 produces a bias current error which increases with the number of comparators in the device. In order to correct this imbalance, a resistor network identical to that in the voltage reference resistor scale is provided, so that the impedance at the two inputs of each comparator is exactly the same and the input bias current errors are canceled. It goes without saying that by using the same material for the two sets of resistances, the cancellation of the error is maintained with temperature changes and the like.

On comprendra que de nombreuses conceptions de circuit détaillé équivalentes sont possibles à l'intérieur de la portée de la présente invention, avec des modifications correspondantes pour traiter les niveaux de courant et les exigences d'appariement des paramètres pour un fonctionnement correct du circuit. L'architecture des circuits électroniques décrits ici est appropriée pour la fabrication monolithique et peut être monte dans sa totalité en utilisant des composants actuellement disponibles.Par ailleurs, les spécialistes de la technique pourront facilement concevoir des circuits pour mettre en pratique l'invention avec des composants en variante, tels que des transistors à effet de champ et des transistors à effet de champ à semi-conducteurs à oxyde métallique ou tout dispositif équivalent tels que des transistors généralement appelés semi-conducteurs à oxyde metallique dans l'industrie. It will be understood that many equivalent detailed circuit designs are possible within the scope of the present invention, with corresponding modifications to address the current levels and the parameter matching requirements for proper circuit operation. The architecture of the electronic circuits described here is suitable for monolithic manufacturing and can be assembled in its entirety using components currently available. Furthermore, those skilled in the art can easily design circuits to practice the invention with alternating components, such as field effect transistors and metal oxide semiconductor field effect transistors or any equivalent device such as transistors generally called metal oxide semiconductors in industry.

Ainsi, diverses modifications dans les détails, étapes et matériaux qui ont été décrits peuvent autre réalisées par les spécialistes de la technique à l'intérieur des principes et de la portée de l'invention ici illustrée et définie dans les revendications annexées. Bien que la présente invention a été représentée et décrite ici en ce qu'elle est considérée être le mode de réalisation le plus pratique et préféré, on reconnaîtra que des modifications peuvent entre apportées à celle-ci à l'intérieur de la portée de l'invention, qui n'est par suite pas limitée aux détails décrits ici mais doit être conformément à la portée totale des revendications embrasser l'une quelconque et la totalité des procédés et dispositifs équivalents. Thus, various modifications to the details, steps and materials which have been described may other than be made by those skilled in the art within the principles and scope of the invention here illustrated and defined in the appended claims. Although the present invention has been shown and described here in that it is considered to be the most practical and preferred embodiment, it will be recognized that modifications may be made thereto within the scope of the invention. The invention, which is therefore not limited to the details described herein, but should be in accordance with the full scope of the claims embrace any and all of the equivalent methods and devices.

Claims

1. High resolution analog / digital converter with sub-processing, characterized in that it comprises

(a) a low resolution fast analog to digital converter for firstly submitting an analog input signal and then an analog error signal for conversion into first and second corresponding low resolution digital signals, said analog to digital converter low resolution comprising a reference voltage scale consisting of a series of resistors ;;

(b) a digital output analog to current reference converter with a resolution equal to that of said low resolution analog to digital converter for converting said first low resolution digital signal into a corresponding analog feedback signal.

(c) error measuring means for measuring the difference between said analog feedback signal and said analog input signal to determine said analog error signal ;;

(d) a logic network for combining said first and second low resolution digital signals into a high resolution digital signal and

(e) timing and control means for sequentially producing said first low resolution digital signal, said analog feedback signal, said analog error signal, said second low resolution digital signal and said high resolution digital signal

in which a single chain of current sources controlled by the same servo circuit is used to produce at least two reference currents

2.Analog-to-digital converter according to claim 1, characterized in that the subtraction resistance in said error measurement means, the resistances in said low resolution reference voltage scale, the proportional current resistance in said circuit servo control and the bipolar compensation resistance are all made with the same material.

ta Analog to digital converter according to claim 2, characterized in that all of the resistors in said reference voltage scale have practically the same value.

4. Analog / digital converter according to claim 3, characterized in that said single chain of current sources consists of junctions of bipolar transistors controlled by the same servo circuit.

5. Analog / digital converter according to any one of claims 1 to 4, characterized in that said fast analog / digital converter with low resolution consists of an analog / digital converter with parallel sub-processing in two stages comprising:

(f) a fast most significant bit analog-to-digital converter for producing a digital signal corresponding to the most significant bits of, first, said analog input signal and, second, said analog error signal, said high-order bit analog-to-digital converter comprising a most significant bit voltage reference scale consisting of resistors connected in series;

(g) an internal digital / analog converter with a resolution equal to that of said high order bit analog / digital converter for converting the digital output thereof into a corresponding analog feedback signal

(h) a subtraction resistor in said low resolution fast analog to digital converter for measuring the analog difference between the input to said high bit fast analog to digital converter and the analog feedback signal produced by said digital converter / internal analog

(i) a low-bit parallel analog-to-digital converter for producing a digital signal corresponding to the low-order bits of, first, said analog input signal and, second, said analog error signal, said high order bit analog / digital converter comprising a high order bit voltage reference scale connected in series with said high order bit voltage reference scale and consisting of a shunt resistor connected in parallel to a resistance chain in series and

(j) a logic array for combining said digital signals corresponding to the most significant bits and the least significant bits of first said analog toothed signal and then said analog error signal to produce the output of said fast analog / digital converter at low resolution;

wherein said single chain of current sources is also used to produce the bit currents for said internal digital to analog converter.

6. analog / digital converter according to claim 5, characterized in that the subtraction resistors in said error measurement means and in said fast analog / digital converter at low resolution, the resistances in said reference digital / analog converter, the resistors in said most significant bit voltage reference scale, the resistors in said least significant bit voltage reference scale and the bipolar compensation resistance are all constructed from the same material.

7. Analog / digital converter according to claim 6, characterized in that each resistance in said chains of series resistors in the reference voltage scales of most significant bits and of least significant bits have practically the same value.

8. Analog / digital converter according to claim 7, characterized in that the equivalent value of said scale of voltage references of least significant bits is connected in series to the scale of voltage references of most significant bits is equal to the value of each resistor connected in series in said most significant bit voltage reference scale.

9. Analog / digital converter according to claim 8, characterized in that said high-order fast analog / digital converter consists of a fast 3-bit converter and said fast low-bit bits analog / digital converter consists of a fast 4-bit converter and in which their digital outputs are combined to produce a low-resolution 7-bit output.

10. Analog / digital converter according to claim 9, characterized in that it further comprises:

(k) a bias current compensation network in said low resolution fast analog / digital converter made up of a series resistance series identical to that in said series resistance chains in said most significant bit reference voltage scales and of least significant bits and connected to the comparator chain in said fast analog / digital converter with low resolution so that the impedance at the two inputs of each comparator is exactly the same in order to cancel the current errors of input polarization.

11. Analog / digital converter according to claim 10, characterized in that all of the resistors in said bias current compensation network and all of the resistors in said series resistance chains in said weight bit reference voltage scales strong and least significant bits are practically equal and made with the same material.

12. Analog / digital converter according to claim 11, characterized in that said single chain of current sources consists of junctions of bipolar transistors controlled by the same servo circuit.

13. Analogue-digital converter according to claim 11, characterized in that said single chain of current sources consists of junction field effect transistors which are controlled by the same servo circuit.

14. Analog / digital converter according to claim 11, characterized in that said single chain of current sources consists of metal oxide semiconductor field effect transistors controlled by the same servo circuit.

15. Analog / digital converter according to claim 11, characterized in that said single chain of current sources consists of semiconductor metal oxide transistors controlled by the same servo circuit.

16. Analog to digital converter according to any one of claims 11 to 15, characterized in that said at least two reference currents comprise the current through said voltage reference scale of the fast analog-digital converter at low resolution and the currents of bit for said reference digital / analog converter.

17. Analog to digital converter according to claim 16, characterized in that said at least two reference currents further comprise the bit currents for said internal digital / analog converter and the bipolar compensation current for the circuit.

18. Method for converting an analog signal into a high resolution digital signal using the analog / digital converter defined in any one of claims 1 to 17, characterized by the following steps:

(a) passing an analog input signal through a fast low resolution analog / digital converter for conversion to a first low resolution digital signal corresponding to the most significant bits of said high resolution digital signal, wherein said analog / digital converter digital low resolution includes a voltage reference scale consisting of a series resistor chain

(b) passing said first low resolution digital signal through a digital to analog converter of current output reference of a resolution equal to that of said low resolution analog-digital converter to convert said first low resolution digital signal into a signal of corresponding analog feedback ;;

(c) measuring the difference between said analog feedback signal and said analog input signal to determine an analog error signal

(d) passing said analog error signal through said low resolution fast analog to digital converter for conversion to a second low resolution digital signal corresponding to the least significant bits of said high resolution digital signal;

(e) combining said first and second low resolution digital signals with said high resolution digital signal and

(f) supplying a single chain of current sources to produce at least two of the currents in the assembly comprising: the current across the voltage reference scale of the low resolution fast analog / digital converter, the bit currents for said reference digital / analog converter and the bipolar compensation current for the circuit

19. The method as claimed in claim 18, characterized in that each passage through said fast analog / digital converter at low resolution to process an analog signal corresponding first to said analog input signal and then to said analog error signal, consists of a two-stage parallel-to-sub-analog-to-digital conversion comprising the following additional steps:

(g) passing said analog signal to said low-resolution fast analog-to-digital converter through a high-order bit fast analog-to-digital converter to produce a first digital signal corresponding to the most significant bits of said analog signal;

(h) passing said first digital signal corresponding to the most significant bits of said analog signal via an internal digital / analog converter with current output of a resolution equal to that of said fast analog / digital converter of weight bits strong to convert said first digital signal therefrom to a corresponding analog internal feedback signal

(i) producing an internal analog residual signal measured by the difference between said analog signal to said high-speed fast analog / digital converter and said internal analog feedback signal produced by said internal digital / analog converter

(j) passing said internal analog residual signal via a fast analog / digital low bit converter to produce a second digital signal corresponding to the low bits of said analog signal, and

(k) supplying additional current sources in said single chain of current sources to also produce bit currents for said internal digital to analog converter.