FR2673044A1 - Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. - Google Patents
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Abstract
Un transistor à effet de champ comprend un substrat semi-isolant (1), des régions de source et de drain d'un premier type de conductivité (5a, 5b) formées sur le substrat, une couche de canal du premier type de conductivité (3), ayant une concentration en impuretés inférieure à celle des régions de source et de drain (5a, 5b) et formé entre ces dernières, et une couche enterrée d'un second type de conductivité (4) formée directement sous la couche de canal du premier type de conductivité (3), de façon à ne pas être en contact avec les régions de source et de drain (5a, 5b). Cette structure permet de réduire considérablement le courant de fuite à partir de la région de canal, sans augmenter la capacité parasite de grille.
Description
TRANSISTOR A EFFET DE CHAMP COMPRENANT UNE COUCHE
ENTERREE, ET PROCEDE DE FABRICATION
La présente invention concerne un transistor à effet de champ et un procédé de fabrication de ce transis-
tor, et elle porte plus particulièrement sur une structure de couche de semiconducteur située sous une région de canal, et sur un procédé de fabrication de cette couche. Dans des transistors à effet de champ classiques, il a été proposé une structure dans laquelle une couche enterrée ayant un type de conductivité opposé à celui d'une couche active, est formée sous la couche active, comprenant une couche de canal, dans le but de réduire un courant de fuite qui circule de la couche active vers le substrat semi-isolant.15 La figure 8 (a) est une coupe montrant schématiquement la structure d'un transistor à effet de champ de
type métal-semiconducteur, ou MESFET, à grille auto- alignée, de type classique, comportant une couche enterrée. Sur la figure 8 (a), la référence 1 désigne un substrat en20 Ga As semi-isolant Une électrode de grille 2 est formée sur le substrat 1 Des couches de type N à concentration éle-
vée, c'est-à-dire des régions de source et de drain de type n, 5 a et 5 b, sont formées de part et d'autre de l'élec- trode de grille 2 Une couche de canal de type n, 3, est25 formée directement au-dessous de l'électrode de grille 2. Une couche enterrée de type p 11, est formée sous les couches de type N à concentration élevée, 5 a et 5 b, de
2 façon à entourer ces couches de semiconducteur 3, 5 a et 5 b.
Des électrodes de source et de drain 6 a et 6 b sont respectivementforméessur les régions de source et de drain de type n+. La figure 8 (b) montre une structure de bandes d'énergie dans la direction de la profondeur dans la région de canal du transistor MESFET comportant la couche enterrée de type p Dans cette structure, des porteurs (électrons) dans la couche de canal de type n, 3, sont suffisamment confinés dans la couche de canal de type n, 3, du fait de10 l'existence d'une barrière à jonction p-n qui est formée par la couche de canal de type n, 3, et par la couche
enterrée de type p 11, ce qui fait que le courant de fuite vers le substrat au-dessous de la couche de canal est réduit Il en résulte qu'un effet de canal court, par15 exemple un décalage de la tension de seuil Vth vers le côté négatif, est atténué, ce qui permet d'obtenir des transis-
tors MESFET ayant une uniformité élevée, une reproductibi- lité élevée et de meilleures caractéristiques aux fréquen- ces élevées.20 Comme le montre la figure 10 (a), la tension de seuil Vth varie en fonction de l'épaisseur W de la région de canal C qui est formée entre la source S et le drain D. Ainsi, la tension de seuil Vth diminue lorsque l'épaisseur W augmente Par conséquent, lorsqu'un courant de fuite est25 produit, un chemin de circulation du courant est également formé sous la région de canal et dans ces conditions l'épaisseur effective de la région de canal augmente jusqu'à W 1, ce qui occasionne une réduction de la tension de seuil Vth Ce phénomène est le même que le décalage de30 la tension de seuil Vth vers le côté négatif, décrit ci- dessus, qui est l'un des divers phénomènes défavorables, c'est-à-dire l'effet de canal court, qui se produit lorsqu'on réduit la longueur de grille L Lorsqu'une couche enterrée est formée au-dessous de la couche de canal, le35 courant de fuite est réduit et l'effet de canal court est
3 alors atténué Il en résulte qu'on peut éviter des dégra-
dations des caractéristiques du transistor à effet de champ aux fréquences élevées, c'est-à-dire les caractéristiques de commutation du transistor à effet de champ aux fréquen- 5 ces élevées.
Il est difficile d'atténuer les variations de l'épaisseur W de la région de canal C, et ceci constitue un problème en ce qui concerne l'uniformité et la reproducti- bilité de transistors à effet de champ Cependant, lorsque10 la couche enterrée est formée sous la région de canal, la couche enterrée empêche l'extension de la région de canal C vers le bas, de façon à maintenir l'épaisseur W constante, ce qui fait que l'uniformité et la reproductibilité de transistors à effet de champ sont améliorées.15 Les figures 9 (a) et 9 (b) sont des coupes montrant respectivement d'autres structures de transistors MESFET classiques qui comportent des couches enterrées de type p. La structure de la figure 9 (a) comprend une couche enterrée de type p, lia, qui est formée sous les régions de source20 et de drain de type N, 5 a et 5 b, et la couche de canal de type n, 3 La couche enterrée de type p lia, ne recouvre pas les surfaces latérales des régions de source et de drain 5 a et 5 b, et ceci est la seule différence par rapport à la structure de la figure 8 (a) Dans cette structure, on peut éviter le courant de fuite à partir des surfaces infé- rieures des régions de type N à concentration élevée, 5 a et b, et à partir de la couche de canal 3, bien qu'un faible courant de fuite soit produit au niveau des surfaces laté- rales de ces régions 5 a et 5 b.30 La structure de la figure 9 (b) comprend une couche enterrée de type p llb, qui est formée sous la couche de canal de type n, 3 La couche enterrée de type p. llb, est seulement en contact avec des parties des surfaces inférieures des régions de type N à concentration élevée,35 5 a et 5 b, à la différence de la structure de la figure 8 (a) Dans cette structure, bien qu'on puisse empêcher la circulation du courant de fuite à partir du canal 3 vers le
substrat, on ne peut pas réduire suffisamment le courant de fuite qui circule des régions de source et de drain 5 a et 5 5 b vers le substrat.
Dans les structures décrites ci-dessus de tran- sistors MESFET classiques, la couche enterrée de type p qui est formée sous la couche de canal de type N atténue effi- cacement l'effet de canal court Cependant, du fait que la10 couche enterrée de type p est en contact avec les couches de type N à concentration élevée, 5 a et 5 b, avec une aire
de contact suffisamment supérieure à l'aire de la couche de canal de type n, la capacité parasite de grille augmente à cause de la capacité entre la couche enterrée de type p et15 les couches de type N, ce qui réduit la vitesse de fonc- tionnement du transistor à effet de champ.
Les demandes de brevet japonaises publiées n' Hei 1-225169, Hei 2- 105539, Sho 63-52479 et Sho 61-187277 décrivent des transistors à effet de champ dans lesquels la20 couche enterrée de type p est seulement formée directement sous la couche de canal, de façon que la capacité parasite de grille ne soit pas susceptible d'augmenter. Cependant, le transistor à effet de champ qui est décrit dans la demande de brevet japonaise publiée n' Hei 1-225169 n'est pas un transistor à effet de champ à grille auto-alignée, et il comprend un sillon formé au
centre d'une couche active, une électrode de grille formée dans le sillon, et des régions de source et de drain qui sont formées de part et d'autre de l'électrode de grille.30 Dans une telle structure, du fait que l'épaisseur de la région de canal est établie sous la dépendance de la pro-
fondeur du sillon, la tension de seuil varie, ce qui con- duit à une mauvaise uniformité et une mauvaise reproducti- bilité des caractéristiques des dispositifs De plus, du35 fait que le transistor n'est pas un transistor à effet de champ à grille auto-alignée, un masque est nécessaire pour
l'implantation ionique dans les régions de source et de drain, pour augmenter les concentrations de ces régions dans le but d'améliorer les caractéristiques des disposi- 5 tifs, c'est-à-dire la conductivité, ce qui fait que le processus de fabrication est complexe.
Dans le transistor à effet de champ qui est décrit dans la demande de brevet japonaise publiée n
Hei 2-105539, bien qu'une grande partie de la surface infé-10 rieure de la couche de canal soit recouverte par une couche enterrée de type p, ses deux parties latérales sont direc-
tement en contact avec le substrat Par conséquent, il existe un courant de fuite dirigé vers le substrat à travers ces parties, ce qui fait qu'on ne peut pas complè-15 tement supprimer le courant de fuite dans la région de canal.
Dans les transistors à effet de champ qui sont décrits dans les demandes de brevet japonaises publiées no Sho 63-52479 et Sho 61-187277, une couche de canal est20 formée dans une position dans le-substrat qui se trouve à une plus faible profondeur que les régions de source et de
drain, et les surfaces latérales supérieures de la couche enterrée de type p qui sont formées directement au-dessous de la couche de canal sont en contact avec les surfaces25 latérales inférieures des régions de source et de drain, ce qui crée des capacités parasites excessives.
Un but de la présente invention est de procurer un transistor à effet de champ à grille auto-alignée qui réduise la capacité de jonction entre la couche enterrée de30 type p qui est formée sous la couche de canal, et les cou- ches de type N qui se trouvent de part et d'autre de la
couche de canal, qui évite dans une large mesure l'appari- tion d'un courant de fuite de la couche de canal vers le substrat, et qui ait de bonnes caractéristiques de dispo-35 sitif.
Un autre but de l'invention est de procurer un transistor à effet de champ à grille autp-alignée qui
réduise considérablement le courant de fuite à partir de la couche de canal et des régions de source et de drain qui se 5 trouvent de part et d'autre de la couche de canal, sans augmenter la capacité parasite de grille.
Un autre but encore de l'invention est de procu- rer un procédé de fabrication d'un transistor à effet de
champ à grille auto-alignée, dans lequel le courant de10 fuite à partir de la couche de canal et la capacité para- site de grille soient faibles, pour garantir ainsi un ren-
dement de fabrication élevé. D'autres buts et avantages de la présente inven- tion ressortiront de la description détaillée qui est pré-
sentée ci-après Il faut cependant noter que la description détaillée et les modes de réalisation spécifiques ne sont
donnés qu'à titre d'illustration, du fait que divers chan- gements et modifications qui entrent dans le cadre de l'in- vention apparaîtront à l'homme de l'art à la lecture de la20 description détaillée qui suit.
Selon un premier aspect de la présente invention, un transistor à effet de champ comprend un substrat semi-
isolant, des régions de source et de drain d'un premier type de conductivité qui sont formées dans le substrat, une25 couche de canal du premier type de conductivité, ayant une concentration en impureté inférieure à celle des régions de source et de drain, et formée entre les régions de source et de drain, et une couche enterrée d'un second type de conductivité qui est formée directement au-dessous de la30 couche de canal du premier type de conductivité, de façon à ne pas être en contact avec les régions de source et de drain La résistance source/drain est donc réduite, ce qui améliore la vitesse de fonctionnement du transistor à effet de champ De plus, le courant de fuite à partir de la35 région de canal peut être considérablement réduit sans
7 augmenter la capacité parasite de grille.
Selon un second aspect de la présente invention, un transistor à effet de champ comprend un substrat semi-
isolant, des régions de source et de drain d'un premier 5 type de conductivité qui sont formées dans le substrat, une couche de canal du premier type de conductivité qui est formée entre les régions de source et de drain, une couche enterrée d'un second type de conductivité, ayant une con- centration élevée, qui est formée directement au- dessous de10 la couche de canal, et des couches enterrées du second type de conductivité, à faible concentration, qui sont formées
au-dessous des régions de source et de drain Par consé- quent, le courant de fuite à partir de la couche de canal et des régions de source/drain peut être considérablement15 réduit tout en réduisant la capacité de jonction entre les régions de source/drain et la couche enterrée.
Selon un troisième aspect de la présente inven- tion, un transistor à effet de champ comprend un substrat semi-isolant, une première couche de semiconducteur formée20 sur le substrat, une seconde couche de semiconducteur ayant une composition différente de celle de la première couche
de semiconducteur, et formée sur la première couche de semiconducteur, des régions de source/drain du premier type de conductivité et une couche de canal du premier type de25 conductivité, formées sur la seconde couche de semiconduc- teur, et une couche enterrée d'un second type de conducti-
vité, ayant une concentration élevée, formée sur la premiè- re couche de semiconducteur, directement au-dessous de la couche de canal Ainsi, la barrière à hétérojonction et la30 barrière à jonction p-n peuvent supprimer complètement le courant de fuite à partir de la couche de canal, et la
barrière à hétérojonction peut réduire considérablement le courant de fuite à partir des régions de source/drain. Selon un quatrième aspect de la présente inven-
tion, un transistor à effet de champ comprend un substrat 8 semi- isolant, des régions de source et de drain d'un premier type de conductivité formées dans le substrat, une couche de canal du premier type de conductivité formée entre les régions de source et de drain, une couche enter- 5 rée d'un second type de conductivité, à concentration éle- vée, formée directement au-dessous de la couche de canal, et des régions d'isolation formées par implantation ionique au- dessous des régions de source et de drain Ainsi, le courant de fuite à partir de la couche de canal et des10 régions de source/drain peut être considérablement réduit sans augmenter la capacité de jonction entre les régions de source/drain et la couche enterrée. Selon un cinquième aspect de la présente invention, un procédé de fabrication d'un transistor à effet de champ comprend les étapes suivantes: on forme successive- ment sur un substrat semi-isolant une couche active d'un premier type de conductivité et une couche isolante, on forme une ouverture dans une partie prédéterminée de la couche isolante, on implante des ions d'une impureté d'un20 second type de conductivité, en utilisant la couche isolan- te à titre de masque, pour former une région de canal du premier type de conductivité, ayant une concentration infé- rieure à celle de la couche active, dans une partie prédé- terminée de la couche active, et pour former au-dessous de25 la région de canal une couche contenant une impureté du second type de conductivité, on forme une matière de grille sur la totalité de la surface de la couche isolante, pour aplanir la surface, et on enlève par gravure une partie de la matière de grille pour former une électrode de grille30 auto-alignée sur la région de canal On peut ainsi former la couche enterrée et l'électrode de grille d'une manière auto- alignée avec la région de canal, ce qui permet de fabriquer par un processus relativement simple, avec une reproductibilité élevée, un transistor à effet de champ35 dans lequel le courant de fuite à partir de la couche de 9 canal et la capacité parasite de grille sont faibles, et la
résistance source/drain est faible. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description
qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se
réfère aux dessins annexés dans lesquels: 5 La figure 1 est une coupe d'un transistor à effet de champ de type métal- semiconducteur, ou MESFET, conforme à un premier mode de réalisation de l'invention; La figure 2 est une coupe d'un transistor MESFET conforme à un second mode de réalisation de l'invention; La figure 3 est une coupe d'un transistor MESFET conforme à un troisième mode de réalisation de l'invention; La figure 4 est une coupe d'un transistor MESFET conforme à un quatrième mode de réalisation de l'invention; Les figures 5 (a) à 5 (e) sont des coupes corres- pondant aux principales étapes de processus d'un procédé
pour la fabrication du transistor MESFET de la figure 1;20 Les figures 6 (a) et 6 (b) sont des coupes desti- nées à l'explication d'un procédé de fabrication des tran-
sistors MESFET des figures 2 et 4; Les figures 7 (a) à 7 (d) sont des coupes qui sont destinées à l'explication d'un procédé de fabrication du transistor MESFET de la figure 3; La figure 8 (a) est une coupe d'un transistor MESFET classique comportant une couche enterrée de type p, et la figure 8 (b) est un diagramme montrant une structure de bandes d'énergie dans la direction de la profondeur,30 dans une région de canal de la figure 8 (a); Les figures 9 (a) et 9 (b) sont des coupes d'un autre transistor MESFET classique comportant une couche
enterrée de type p; et Les figures 10 (a) et 10 (b) sont des représenta-
tions destinés à l'explication d'effets de canal court dans
les transistors MESFET classiques.
En se référant à la figure 1, on voit une coupe montrant la structure d'un transistor MESFET conforme à un premier mode de réalisation de l'invention Les figures 5 5 (a) à 5 (e) sont des coupes correspondant aux principales étapes de processus d'un procédé de fabrication du transis- tor MESFET de la figure 1 Dans ces figures, la référence 1 désigne un substrat en Ga As semi-isolant Une électrode de grille 2 est formée sur une région prédéterminée du subs-10 trat 1 Une couche de canal de type n, 3, est formée sous l'électrode de grille 2 Une couche enterrée de type p à concentration élevée, 4, est formée directement au-dessous de la couche de canal de type n, 3 Des impuretés de type p telles que des ions Mg ou Be sont implantées dans la couche15 enterrée 4, avec une concentration relativement élevée, par exemple 1 -10 x 10 /cm 2, de façon que la couche enterrée 4 ne soit pas complètement dans une condition de désertion lorsqu'elle est en contact avec la couche de canal de type n, 3 Des régions de source et de drain de type N à concen-20 tration élevée, 5 a et 5 b, ayant la même épaisseur que la couche de canal de type n, 3, sont formées de part et d'autre de la couche de canal 3, de façon à ne pas être en contact avec la couche enterrée de type p, 4 Des électro- des de source et de drain 6 a et 6 b sont respectivement25 formées sur les régions de source et de drain La concen- tration de la couche de canal 3 est ici réduite de façon à
être inférieure à celle des régions de source et de drain.
On va maintenant présenter une description du procédé de fabrication.
On forme sélectivement une première couche de matière de réserve 81 sur un substrat en Ga As semi-isolant.
On implante ensuite des ions Si dans le substrat 1, en uti- lisant la couche de matière de réserve 81 à titre de masque, pour former une couche de type N à concentration35 élevée 5 (figure 5 (a)).
il
Après avoir enlevé la première couche de matière de réserve 81, on forme une couche isolante 9 sur la tota-
lité de la surface, et on forme sur la couche isolante 9 une seconde couche de matière de réserve 82 ayant une 5 ouverture 82 a qui correspond à la région de canal dans le substrat 1 Ensuite, on enlève sélectivement la couche isolante 9, en utilisant la couche de matière de réserve 82 à titre de masque, pour former une ouverture 9 a, et on implante des impuretés de type p telles que des ions Mg ou des ions Be, avec une concentration d'environ 1 10 x 1012/cm 2, en utilisant à titre de masque la couche isolante 9 et la matière de réserve 82, pour former une couche enterrée de type p, 4, sous la région de canal Ensuite, on implante des impuretés de type n, telles que des ions Si,15 pour définir la concentration dans la région de canal, ce qui a pour effet de former une couche de canal 3 Après
avoir enlevé la couche de matière de réserve 82, on peut recuire le substrat pour activer les couches implantées (figure 5 (b)).
On dépose sur la totalité de la surface un sili- ciure de métal réfractaire (W Six) ou une métallisation d'électrode 10, comprenant par exemple une couche en Ti et une couche en Au, et on forme par dessus une troisième couche de matière de réserve 83, pour aplanir la surface25 (figure 5 (c)) Ensuite, on enlève sélectivement la matière de réserve 83 et la métallisation de grille 10, par gravure
ionique réactive (ou RIE) ou par érosion ionique, pour former une électrode de grille auto-alignée 2 (figure 5 (d)).
On forme sur le substrat une quatrième couche de matière de réserve 84, présentant un motif qui définit une ouverture prédéterminée, après quoi on enlève sélectivement la couche isolante 9 en utilisant cette couche de matière de réserve 84 à titre de masque, pour former des ouvertures35 9 b dans les régions de source et de drain 5 a et 5 b (figure (e)) Ensuite, on forme des électrodes de source et de drain, par exemple par un procédé de dépôt et de décolle-
ment, et on enlève la quatrième couche de matière de réser- ve 84 et la couche isolante 9, ce qui achève la réalisation 5 de la structure du transistor MESFET de la figure 1.
Dans une telle structure de transistor MESFET, du fait que la couche enterrée de type p 4, a une concentra-
tion relativement élevée, la barrière d'énergie entre la couche de canal de type n, 3, et la couche enterrée de type10 p 4, est élevée et abrupte Du fait que la couche enterrée de type p 4, recouvre complètement la surface inférieure de la couche de canal de type n, 3, une barrière d'énergie peut être formée de façon uniforme entre la couche de canal 3 et le substat 1 Par conséquent, le nombre de porteurs (électrons) qui fuient à partir de la couche de canal 3 vers le substrat 1 est considérablement réduit, et les effets de canal court sont efficacement atténués De plus, du fait que la couche enterrée de type p 4, se trouvant directement au-dessous de la couche de canal de type n, 3,20 est formée à une plus grande profondeur dans le substrat que les couches de type N, 5 a et 5 b, la couche enterrée de type p, 4, n'est pas en contact avec les couches de type n, 5 a et 5 b Il en résulte qu'il n'apparaît pas une capa- cité parasite de grille due à la capacité entre la couche25 enterrée de type p et les couches de type N, ce qui fait que la vitesse de fonctionnement du transistor à effet de
champ est améliorée Du fait que les couches de type N, 5 a et 5 b, occupent habituellement une aire dans le substrat qui est suffisamment supérieure à l'aire de la couche de30 canal 3, la réduction de capacité parasite décrite ci- dessus est effective.
Dans le procédé de fabrication de ce mode de réalisation, on forme la couche de type n+, 5, sur la sur-
face du substrat 1, et ensuite on implante sélectivement35 des ions d'une impureté de type p, en utilisant le masque (couche isolante) 9, et on forme simultanément la couche de canal de type n, 3, et la couche enterrée de type p 4,
avec une maîtrise élevée, et simultanément la concentration dans la couche de canal 3 est automatiquement diminuée par 5 rapport à la concentration des régions de source et de drain 5 a et 5 b.
De plus, du fait qu'on forme l'électrode de gril- le 2 en utilisant le masque (couche isolante) 9, on peut former l'électrode de grille 2 d'une manière auto-alignée10 avec la couche de canal et la couche enterrée Il en résul- te qu'on peut former par un processus relativement simple
et avec une reproductibilité élevée, un transistor à effet de champ à grille auto-alignée, qui comporte une couche enterrée.15 La figure 2 est une coupe montrant la structure d'un transistor MESFET conforme à un second mode de réali-
sation de la présente invention Cette structure comprend des couches enterrées de type p à faible concentration, 16 a et 16 b, qui recouvrent les surfaces inférieures et latéra-20 les des couches de type N, 5 a et 5 b.
On décrira le processus de fabrication en se référant à la figure 6 (a) On forme sur un substrat en Ga As semi-isolant 1 une première couche de matière de réserve 81 qui présente une ouverture prédéterminée 81 a On implante25 ensuite des ions Si dans le substrat 1, en utilisant la couche de matière de réserve 81 à titre de masque, pour former une couche de type N à concentration élevée, 5, après quoi on implante des ions de type p, en utilisant le même masque, pour former une couche enterrée de type p à30 faible concentration 16 (figure 6 (a)) On achève ensuite la fabrication de la structure de la figure 2 par les étapes
de processus qui sont représentées sur les figures 5 (b) à 5 (e).
Dans ce second mode de réalisation, les couches enterrées de type p à faible concentration, 16 a et 16 b, 14 empêchent complètement que des porteurs (électrons) dans les couches de source et de drain de type N, 5 a et 5 b, ne fuient vers le substrat 1, ce qui fait que les effets de canal court sont réduits davantage que dans le premier mode 5 de réalisation De plus, du fait que les couches enterrées de type p 16 a et 16 b, ont une concentration de porteurs
suffisamment faible, la capacité parasite des couches de type N, 5 a et 5 b, qui est due à la jonction p-n, est suffisamment faible.10 Dans le mode de réalisation qui est illustré ci- dessus, on utilise le masque 9 à la fois pour l'implanta-
tion d'ions Si et pour l'implantation d'impuretés de type p Cependant, on peut effectuer l'implantation d'impuretés de type p en utilisant un masque formé par photolithogra-15 phie Dans ce cas, il n'est pas obligatoire que le motif du masque qui définit une ouverture soit aligné de façon pré-
cise avec les couches de type N, 5 a et 5 b. La figure 3 est une coupe montrant la structure d'un transistor MESFET conforme à un troisième mode de réalisation de la présente invention Cette structure com- prend une C Oucbeen Al Ga As de type i, 12, qui est formée sur le substrat en Ga As semi-isolant 1, et une couche en Ga As, 13, formant une hétérojonction avec la couche en Al Ga As, 12 La couche de canal de type n, 3, et les régions de source/drain, 5 a et 5 b, sont formées dans la couche en Ga As, 13, et la couche enterrée de type p, 4, est formée dans la couche en Al Ga As, 12, directement au- dessous de la couche de canal 3. Les figures 7 (a) à 7 (d) illustrent un procédé
pour la fabrication de la structure de la figure 3.
On fait croître par épitaxie sur le substrat en Ga As semi-isolant 1 une couche en Al Ga As de type i, 12, et une couche en Ga As de type n, 13 (figure 7 (a)) Du fait qu'on fait croître ces couches 12 et 13 par épitaxie, la35 barrière à hétérojonction qui est formée entre elles devient abrupte Ensuite, on forme une couche isolante 9
sur la totalité de la surface du substrat 1, et on forme sur cette couche une première couche de matière de réserve 101 présentant une ouverture 10 la qui correspond à la ré-
gion de canal Ensuite, on enlève sélectivement la couche isolante 9, en utilisant à titre de masque la couche de matière de réserve 101, pour former une ouverture 9 a On implante ensuite des ions Mg ou des ions Be, avec une con- centration d'environ 1 -10 x 1012/cm 2, en utilisant à titre10 de masque la couche isolante 9 et la couche de matière de réserve 101, pour former une couche enterrée de type p 4, sous la région de canal Du fait que la couche enterrée de type p, 4, a une concentration relativement élevée, la barrière à jonction p-n est haute et abrupteEnsuite, on15 implante des impuretés de type n, telles que des ions Si, pour définir la concentration dans la région de canal, et pour produire ainsi une couche de canal 3 et des régions de source et de drain 5 a et 5 b On recuit ensuite le substrat pour activer les couches implantées (figure 7 (b)).20 On forme sur la totalité de la surface un sili- ciure de métal réfractaire (W Si X) ou une métallisation
d'électrode, 10, comprenant par exemple une couche en Ti et une couche en Au, après quoi on forme par dessus une secon- de couche de matière de réserve 102, pour aplanir la sur-25 face (figure 7 (c)).
Ensuite, on enlève par gravure la couche de matière de réserve 102 et la métallisation de grille 110, en procédant par gravure ionique réactive (ou RIE) ou par érosion ionique, pour former une grille auto- alignée 2 On enlève ensuite par gravure la couche isolante 9 de façon à en laisser des parties sur les régions de source et de
drain 5 a et 5 b, et on implante des protons ou des ions bore en utilisant à titre de masque la couche isolante 9 restan- te, pour former une couche en Ga As de type i, 13 d (figure35 7 (d)).
Après avoir enlevé la couche isolante 9, on forme des électrodes de source et de drain 6 a et 6 b, par un pro-
cédé de dépôt et de décollement ou un procédé similaire, ce qui donne la structure de transistor MESFET de la figure 3. 5 Dans ce troisième mode de réalisation, du fait que des barrières à hétérojonction sont formées entre la couche de canal de type N 3 et la couche enterrée de type p, 4, ainsi qu'entre les régions de source/drain de type n, 5 a et 5 b, et la couche en Al Ga As de type i, 12, on peut10 efficacement empêcher la circulation d'un courant de fuite à partir de la couche de canal 3, grâce à la barrière à jonction p-n et à la barrière à hétérojonction De plus, on
peut réduire considérablement le courant de fuite qui cir- cule des régions de source/drain de type N, 5 a et 5 b, vers15 le substrat 1, au moyen de la barrière à hétérojonction.
La figure 4 est une coupe qui montre la structure d'un transistor MESFET conforme à un quatrième mode de
réalisation de la présente invention Cette structure com- prend des régions isolantes 7 qui sont formées sous les20 couches de type N, 5 a et 5 b, par une implantation de pro- tons ou d'ions bore.
On décrira le processus de fabrication en se référant à la figure 6 (b) En premier lieu, on forme des régions de source et de drain 5 a et 5 b, une couche de canal25 3, une couche enterrée 4 et une électrode de grille 2, conformément aux étapes de processus qui sont représentées
sur les figures 5 (a) à 5 (d) Ensuite, on dépose une cin- quième couche de matière de réserve 85 sur la totalité de la surface, et on définit un motif dans cette couche pour30 former des ouvertures 85 a sur les régions de source et de drain 5 a et 5 b Ensuite, on enlève sélectivement, par gra-
vure, la couche isolante 9, en utilisant la cinquième cou- che de matière de réserve 85 à titre de masque, pour former des ouvertures 9 c On implante ensuite des protons ou des35 ions bore, en utilisant à titre de masque la couche iso-
17 lante 9 et la cinquième couche de matière de réserve 85, pour former des régions isolantes 7 directement au-dessous des régions de source et de drain 5 a et 5 b (figure 6 (b)). Après avoir enlevé la couche isolante 9 et la cinquième couche de matière de réserve 85, on forme des électrodes de source et de drain 6 a et 6 b, par un procédé de dépôt et de décollement, ou un procédé similaire, ce qui donne le transistor MESFET de la figure 4. Dans ce quatrième mode de réalisation, du fait
que les régions isolantes 7 sont formées sous les régions de source et de drain de type N, 5 a et 5 b, dans le subs-
trat en Ga As semi-isolant, 1, une capacité de jonction p-n n'est pas créée dans cette région, et on peut réduire le courant de fuite des régions de source et de drain vers le15 substrat.
Bien qu'on utilise un substrat en Ga As dans les premier à quatrième modes de réalisation que l'on a envisa-
gés ci-dessus, il est possible d'utiliser d'autres subs- trats, par exemple en In P ou Si.20 Bien qu'on ait décrit un transistor MESFET à titre de transistor à effet de champ dans les premier à quatrième modes de réalisation envisagés ci-dessus, on peut également appliquer l'invention à un transistor à effet de champ de type métal- isolant-semiconducteur, par exemple un
transistor de type métal-oxyde-semiconducteur, ou à un transistor à effet de champ à jonction (ou JFET).
Comme il ressort de façon évidente de la descrip- tion précédente, et conformément à l'invention, du fait qu'une couche enterrée ayant un type de conductivité opposé30 à celui de la couche de canal est formée sous la couche de canal, de façon à ne pas être en contact avec les régions de source et de drain, il est possible de réduire considé- rablement le courant de fuite à partir de la région de canal, sans augmenter la capacité parasite de grille.35 De plus, conformément à l'invention, une couche 18 enterrée ayant une concentration élevée et un type de conductivité opposé à celui de la couche de canal, est formée directement sous la couche de canal, et des couches enterrées à faible concentration, ayant un type de conduc- 5 tivité opposé à celui des régions de source et de drain sont formées de façon à recouvrir les régions de source et
de drain Il en résulte qu'il est possible de réduire con- sidérablement le courant de fuite à partir de la couche de canal et des régions de source/drain, tout en réduisant la10 capacité de jonction entre les régions de source/drain et la couche enterrée.
De plus, conformément à l'invention, des couches de semiconducteur supérieure et inférieure, créant un hété-
rojonction, sont formées sur le substrat La couche de15 canal et les régions de source et de drain sont formées dans la couche de semiconducteur supérieure, et une couche
enterrée ayant un type de conductivité opposé à celui de la couche de canal est formée dans la couche de semiconducteur inférieure, directement au-dessous de la couche de canal.20 Il est donc possible de réduire suffisamment le courant de fuite à partir de la couche de canal, au moyen de la bar-
rière à hétérojonction et de la barrière à jonction pn, et il est possible de réduire considérablement le courant de fuite à partir des régions de source et de drain, au moyen25 de la barrière à hétérojonction.
De plus, conformément à l'invention, une couche enterrée ayant un type de conductivité opposé à celui de la
couche de canal est directement formée au-dessous de la couche de canal, et les régions qui se trouvent sous les30 régions de source et de drain sont isolées par une implan- tation ionique Il en résulte qu'on peut réduire considé-
rablement le courant de fuite à partir de la couche de canal et des régions de source/drain, sans créer une capa- cité de jonction entre les régions de source/drain et la35 couche enterrée.
De plus, conformément au procédé de fabrication de l'invention, on implante dans la couche active à con-
centration élevée, des ions d'impuretés ayant un type de conductivité opposé à celui de la couche active, en utili- 5 sant à titre de masque une couche isolante comportant une ouverture prédéterminée, pour former une région de canal et des régions de source/drain dans la couche active, et une couche enterrée sous la région de canal On forme ensuite une électrode de grille sur la région de canal, en utili-10 sant la couche isolante à titre de masque On peut donc former la couche enterrée et l'électrode de grille d'une
manière auto-alignée avec la région de canal Il en résulte qu'on peut former par un processus simple, avec une repro- ductibilité élevée, un transistor à effet de champ dans15 lequel le courant de fuite à partir de la couche de canal et la capacité parasite de grille ont des valeurs faibles.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (9)
1 Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant ( 1); des
régions de source et de drain d'un premier type de conduc- 5 tivité ( 5 a, 5 b) formées sur le substrat ( 1); une couche de canal du premier type de conductivité ( 3) ayant une concen-
tration en impuretés inférieure à celle des régions de source et de drain ( 5 a, 5 b), et formée entre ces régions de source et de drain ( 5 a, 5 b); et une couche enterrée d'un10 second type de conductivité ( 4) qui est formé directement sous la couche de canal du premier type de conductivité
( 3), de façon à ne pas être en contact avec les régions de source et de drain ( 5 a, 5 b).
2 Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant ( 1); des régions de source et de drain d'un premier type de conductivité ( 5 a, 5 b) formées sur le substrat ( 1); une couche de canal d'un premier type de conductivité ( 3) formée entre les régions de source et de drain ( 5 a, 5 b); une couche enterrée d'un second type de conductivité à concentration élevée20 ( 4), formée directement sous la couche de canal ( 3); et des couches enterrées du second type de conductivité, à faible
concentration ( 16 a, 16 b), ayant une concentration en impu- retés inférieure à celle de la couche enterrée à concentra- tion élevée ( 4), et formée sous les régions de source et de25 drain ( 5 a, 5 b).
3 Transistor à effet de champ selon la revendi- cation 2, caractérisé en ce que les régions de source et de drain ( 5 a, 5 b) ont une concentration en impuretés supérieu- re à celle de la couche de canl ( 3), et la couche enterrée30 du second type de conductivité à concentration élevée ( 4) a une concentration en impuretés suffisamment élevée pour
qu'elle ne soit pas placée dans une condition de désertion complète. 4 Transistor à effet de champ selon la revendi-
cation 3, caractérisé en ce que les couches enterrées du 21 second type de cpnductivité à faible concentration ( 16 a,
16 b) sont formées de façon à entourer les régions de source et de drain ( 5 a, 5 b).
Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant ( 1); des régions de source et de drain d'un premier type de conductivité ( 5 a, 5 b), formées sur le substrat ( 1); une couche de canal du premier type de conductivité ( 3) formée entre les régions de source et de drain ( 5 a, 5 b); une couche enterrée10 d'un second type de conductivité à concentration élevée
( 4), formée directement sous la couche de canal ( 3); une première couche de semiconducteur ( 12) formée sur le subs-
trat ( 1); une seconde couche de semiconducteur ( 13), ayant une composition différente de celle de la première couche15 de semiconducteur ( 12); les régions de source et de drain du premier type de conductivité ( 5 a, 5 b) et la couche de
canal du premier type de conductivité ( 3) étant formées dans la seconde couche de semiconducteur ( 13); et la couche enterrée du second type de conductivité à concentration20 élevée ( 4) étant formée dans la première couche de semi- conducteur ( 12).
6 Transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semi-isolant ( 1); des régions
de source et de drain d'un premier type de conductivité25 ( 5 a, 5 b), formées sur le substrat ( 1); une couche de canal du premier type de conductivité ( 3), formée entre les ré-
gions de source et de drain ( 5 a, 5 b); une couche enterrée d'un second type de conductivité à concentration élevée ( 4) formée directement sous la couche de canal ( 3); et des30 régions d'isolation ( 7) qui sont formées par implantation ionique sous les régions de source et de drain ( 5 a, 5 b).
7 Transistor à effet de champ selon l'une des revendications 5 ou 6, caractérisée en ce que les régions
de source et de drain ( 5 a, 5 b) ont une concentration en35 impuretés supérieure à celle de la couche de canal ( 3), et
22 la couche enterrée du second type de conductivité à concen-
tration élevée ( 4) a une concentration en impuretés suffi- samment élevée pour qu'elle ne soit pas placée dans une condition de désertion complète. 5 8 Procédé de fabrication d'un transistor à effet de champ, caractérisé en ce qu'il comprend: un processus
de formation de régions de dispositif, destiné à former des régions de source et de drain ( 5 a, 5 b) et une région de canal ( 3) sur un substrat semi-isolant ( 1), et à former une10 couche enterrée d'un second type de conductivité ( 4) direc- tement sous la région de canal ( 3); et un processus de for-
mation d'électrode de grille ( 2), destiné à former une électrode de grille ( 2) sur la région de canal ( 3); le processus de formation de régions de dispositif comprenant: une première étape pour former successivement une couche active d'un premier type de conductivité ( 5) et une couche isolante ( 9) sur le substrat semi-isolant ( 1), et pour former une ouverture dans une région prédéterminée dans la couche isolante ( 9), et une seconde étape pour implanter20 des impuretés du second type de conductivité, en utilisant la couche isolante ( 9) à titre de masque, pour former la région de canal du premier type de conductivité ( 3), ayant une concentration inférieure à celle de la couche active ( 5), dans une région prédéterminée de cette couche active ( 5), ainsi que la couche enterrée du second type de conduc- tivité ( 4) sous la région de canal ( 3); et le processus de formation de l'électrode de grille ( 2) comprenant une étape pour former un matériau de grille ( 10) sur la couche isolante ( 9), dans le but d'aplanir la surface, et pour30 enlever sélectivement par gravure le matériau de grille
( 10) de façon à former une électrode de grille ( 2) de manière autoalignée sur la région de canal ( 3).
9 Procédé de fabrication d'un transistor à effet de champ selon la revendication 8, caractérisé en ce que la première étape dans le processus de formation de régions de 23 dispositif comprend: une première étape pour former une première couche de matière de réserve ( 81) sur le substrat semi-isolant ( 1), et pour définir un motif dans la première couche de matière de réserve ( 81) de façon à former une 5 ouverture; une seconde étape pour effectuer une implanta- tion ionique en utilisant la première couche de matière de réserve ( 81) à titre de masque, dans le but de former la couche active du premier type de conductivité ( 5); et une troisième étape pour enlever la première couche de matière10 de réserve ( 81) et pour former ensuite une couche isolante ( 9), et définir un motif dans cette couche isolante ( 9), afin de former une ouverture ( 9 a) dans une position qui
correspond à une région de canal ( 3) de la couche active ( 5).
10 Procédé de fabrication d'un transistor à effet de champ selon la revendication 8, caractérisé en ce que la première étape dans le processus de formation de régions de dispositif comprend: une première étape pour former une première couche de matière de réserve ( 81) sur20 le substrat semi-isolant ( 1) et pour définir un motif dans la première couche de matière de réserve ( 81) afin de former une ouverture; une seconde étape pour implanter des impuretés du premier type de conductivité, en utilisant la première couche de matière de réserve ( 81) à titre de25 masque, de façon à former la couche active du premier type de conductivité ( 5), et pour implanter des impuretés du second type de conductivité, en utilisant la première couche de matière de réserve ( 81) à titre de masque, pour former une couche enterrée du second type de conductivité30 ( 4), ayant une concentration inférieure à celle de la couche active du premier type de conductivité ( 5); et une troisième étape pour enlever la première couche de matière de réserve ( 81) et pour former ensuite une couche isolante ( 9) et définir un motif dans cette couche isolante ( 9) de façon à former une ouverture ( 9 a) dans une position qui correspond à une région de canal ( 3) de la couche active ( 5).
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