[go: up one dir, main page]

FR2654259A1 - Dispositif a semiconducteurs comportant une couche de nitrure et procede pour fabriquer un tel dispositif. - Google Patents

Dispositif a semiconducteurs comportant une couche de nitrure et procede pour fabriquer un tel dispositif. Download PDF

Info

Publication number
FR2654259A1
FR2654259A1 FR9002524A FR9002524A FR2654259A1 FR 2654259 A1 FR2654259 A1 FR 2654259A1 FR 9002524 A FR9002524 A FR 9002524A FR 9002524 A FR9002524 A FR 9002524A FR 2654259 A1 FR2654259 A1 FR 2654259A1
Authority
FR
France
Prior art keywords
layer
nitride
layers
semiconductor device
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9002524A
Other languages
English (en)
Other versions
FR2654259B1 (fr
Inventor
Kim Sungtae
Choi Soohan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2654259A1 publication Critical patent/FR2654259A1/fr
Application granted granted Critical
Publication of FR2654259B1 publication Critical patent/FR2654259B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02469Group 12/16 materials
    • H01L21/02472Oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/62Capacitors having potential barriers
    • H10D1/66Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/318Inorganic layers composed of nitrides
    • H01L21/3185Inorganic layers composed of nitrides of siliconnitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)

Abstract

L'invention concerne un dispositif à semiconducteurs et un procédé pour fabriquer un tel dispositif. Ce dispositif à semiconducteurs comprend une première couche conductrice (10), une seconde couche conductrice (11) et une ou plusieurs couches d'oxyde (OX1, OX2) ainsi qu'une couche de nitrure (MN) intercalée entre lesdites première et seconde couches conductrices, ladite couche de nitrure (MN) étant formée de sous-couches multiples (N1, N2). Application notamment à la fabrication de mémoires EEPROM.

Description

s 1 La présente invention concerne un dispositif à
semiconducteurs et un procédé pour fabriquer un tel dispo-
sitif, et en particulier un dispositif à semiconducteurs et un procédé pour fabriquer un tel dispositif, pour lesquels les caractéristiques de la couche diélectrique utilisée
lors de la formation du condensateur du dispositif de mé-
moire peuvent être améliorées.
Avec les récents progrès des techniques de fabri-
cation des semiconducteurs et l'expansion de leur domaine d'application, les développements de dispositifs de mémoire
de grande capacité sont favorisés En particulier, on a ob-
tenu un progrès remarquable dans l'amélioration de la den-
sité d'une mémoire DRAM (mémoire dynamique à accès direct) en développant une cellule de mémoire constituée par un
seul condensateur et un seul transistor.
Conformément à la structure de la cellule de mé-
moire permettant d'accroître la densité d'une mémoire DRAM, on a développé la cellule à condensateur de type planar classique pour obtenir un condensateur de type empilé et un
condensateur de type à sillon, et on a utilisé dans la pra-
tique un condensateur du type à sillon dans une mémoire
DRAM à 1 M bit.
En tant que matériau de la couche diélectrique
utilisable pour le condensateur d'une telle cellule de me-
moire à haute densité, on a remplacé la couche d'oxyde classique par une structure à couches de nitrure/ oxyde, et une couche oxyde/nitrure/oxyde (couche ONO), qui est du type empilé, une telle couche faisant l'objet de recherches diversifiées Le procédé de fabrication de la couche ONO est illustré sur les figures l A à l D annexées à la présente
demande et va être décrit ci-après de façon abrégée.
Tout d'abord, on forme une couche d'oxyde OX 1 sur
une épaisseur de 1 nm-20 nm sur un substrat du condensa-
teur; on forme une couche de nitrure N sur une épaisseur de 5 nm-20 nm sur la couche d'oxyde OX 1 comme représenté sur
la figure l B en utilisant un dispositif de dépôt chimique en phase va-
peur sous pression réduite (désigné ci-après de façon abrégée par "LPCVD") ; et on soumet la couche de nitrure N à une oxydation réalisée sur une épaisseur de 1 nm-20 nm, comme représenté sur la figure IC, de manière à former une se- conde couche d'oxyde OX 2, ce qui permet d'obtenir une
couche diélectrique I qui posséde la structure oxyde/nitru-
re/oxyde.
Sur la seconde couche d'oxyde OX 2 décrite précé-
demment, on forme du silicium polycristallin sur une épais-
seur de 50 nm-300 nm de manière à former un substrat supé-
rieur 11, ce qui achève la fabrication d'un condensateur
tel que représenté sur la figure ID.
Conformément à un tel procédé classique de fabri-
cation d'une couche diélectrique, la couche de nitrure pos-
sède une constante diélectrique E qui est 1,9 fois supé-
rieure à celle de la couche d'oxyde simple, mais présente des inconvénients consistant par exemple en la présence des défauts cristallins et des têtes d'épingles formées dans la
couche elle-même et dans la présence de diffusions d'impu-
retés polarisées en raison des caractéristiques de disper-
sion du dispositif de dépôt LPCVD qu'on utilise pour la formation de la couche C'est pourquoi, le courant de fuite augmente même avec la tension d'alimentation appliquée, ce
qui altère les caractéristiques électriques du condensa-
teur. C'est pourquoi, un but de la présente invention est de réaliser une couche diélectrique possédant une structure à couches multiples et qui permette d'éliminer
les inconvénients classiques mentionnés précédemment.
Un autre but de la présente invention est de
fournir un procédé de fabrication pour la couche diélec-
trique, qui est efficace pour fabriquer cette couche.
Pour atteindre les objectifs indiqués précédem-
ment, la couche diélectrique conforme à la présente inven-
tion comprend une couche d'oxyde formée sur une première
couche conductrice; une couche de nitrure constituée de -
sous-couches multiples et formée sur la couche d'oxyde; une-
seconde couche d'oxyde formée sur la couche de nitrure à sous-couches multiples, toutes les couches indiquées précé-
demment formant une structure couche d'oxyde/couche de ni-
trure à sous-couches multiples/couche d'oxyde.
Le procédé de fabrication, qui convient pour la
fabrication de la couche diélectrique conforme à la pré-
sente invention est caractérisé en ce que, dans le cas de
la formation de la couche de nitrure à sous-couches mul-
tiples sur la couche d'oxyde qui est formée sur la première
couche conductrice, on forme des sous-couches d'oxyde ul-
traminces entre les so Vs-couches multiples de nitrure, d'une manière naturelle ou artificielle pour éliminer les
défauts de la couche de nitrure.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la description donnée ci-
après prise en référence aux dessins annexés, sur lesquels: les figures l A à 1 D, dont il a déjà été fait mention, illustrent le procédé de fabrication de la couche diélectrique classique; et les figures 2 A à 2 D illustrent le procédé pour
fabriquer une couche diélectrique conformément à la pré-
sente invention.
Comme cela est représenté sur la figure 2 C, la couche diélectrique I conforme à la présente invention est formée de la manière suivante: on forme une couche d'oxyde OX 1 sur une première couche conductrice 10, et on forme une
première couche de nitrure Ni, une seconde couche de nitru-
re N 2, etc sur la couche d'oxyde OXI de manière à former une couche de nitrure MN à sous-couches multiples, et on
forme une seconde couche d'oxyde OX 2 sur la couche de ni-
trure MN à sous-couches multiples, ce qui permet d'obtenir une structure couche d'oxyde OX 1/couche de nitrure MN à
sous-couches multiples/couche d'oxyde OX 2.
Le procédé permettant de fabriquer la couche di-
électrique conforme à la présente invention inclut quatre
étapes différentes et on va décrire chacune des étapes sé-
parément en se référant aux figures 2 A à 2 D. La première étape est l'étape de formation de la couche d'oxyde OX 1 sur la première couche conductrice 10, lors de laquelle la couche d'oxyde OX 1 est f ormée sur une
épaisseur de 1 nm-20 nm sur une couche de silicium poly-
cristallin ou monocristallin, qui constitue la première couche conductrice telle que représentée sur la figure 2 A. La seconde étape est celle lors de laquelle on forme la couche de nitrure MN à sous-couches multiples sur la structure obtenue au moyen de la première étape et,
d'une manière plus spécifique, on forme une couche de ni-
trure possédant une épaisseur comprise entre 5 nm et 20 nm sur la couche d'oxyde OX 1 formée lors de la première étape, en introduisant du gaz NH 3 et en utilisant un dispositif de dépôt LPCVD, de sorte que la couche de nitrure MN soit constituée par des sous-couches multiples formées lors de
2 à 5 étapes secondaires, comme cela est illustré sur la fi-
gure 2 B. En outre, on forme cette couche de nitrure MN à sous-couches multiples en formant, de manière à éliminer les défauts de la couche de nitrure elle-même, des couches d'oxyde ultraminces OXT, sur une épaisseur inférieure à l nm entre les couches multiples de nitrure, et ce pendant l'intervalle de temps limité, d'une manière naturelle ou artificielle C'est-à-dire qu'en utilisant un dispositif de dépôt LPCVD, on forme une première sous-couche de nitrure
Ni sur la couche d'oxyde OX 1, qui est formée sur la pre-
mière couche conductrice 10, on fait subir un vieillisse-
ment à la première sous-couche de nitrure Ni à la tempéra-
ture ambiante de manière à former une couche d'oxyde ultra-
mince OXT possédant une épaisseur inférieure à 1 nm, et on forme une seconde sous-couche de nitrure N 2 en utilisant un dispositif LPCVD, un tel cycle étant à nouveau répété au
moins une ou plusieurs fois.
La troisième étape consiste à former la seconde couche d'oxyde OX 2 sur la structure obtenue lors de la se- conde étape, et lors de laquelle, on forme la
seconde couche d'oxyde OX 2 avec une épaisseur de 1,5 nm-
nm sur la couche de nitrure MN à sous-couches multiples,
obtenue lors de l'étape précédente comme cela est repré-
senté sur la figure 2 C, ce qui permet d'obtenir la couche diélectrique possédant la structure couche d'oxyde/couche
de nitrure à sous-couches multiples/couche d'oxyde.
La quatrième étape est l'étape finale, lors de laquelle on forme une couche de silicium polycristallin en tant que seconde couche conductrice 11 sur une épaisseur de nm-300 nm sur la couche diélectrique I obtenue lors des
étapes précédentes, qui achève la fabrication d'un conden-
sateur d'un dispositif de mémoire de grande capacité.
Dans la couche diélectrique fabriquée conformé-
ment au procédé de fabrication selon la présente invention, la couche de nitrure, qui constitue l'un des composants, est formée de sous-couches multiples et, lorsque l'on forme des sous-couches multiples, on forme des couches d'oxyde
ultraminces entre les sous-couches multiples en faisant su-
bir un vieillissement à chacune des sous-couches pendant l'intervalle de temps limité Ceci permet d'éliminer les défauts que l'on obtient lorsque la couche de nitrure est formée en un seul procédé, c'est-à-dire les défauts tels qu'une diffusion polarisée de l'impureté et des têtes d'épingles formées dans la couche elle-même en raison de la caractéristique de dispersion du dispositif de dépôt LPCVD,
ce qui améliore les caractéristiques de la couche diélec-
trique.
C'est pourquoi, si on utilise, dans le condensa-
teur de cellules de mémoire, une telle couche diélectrique
incluant une couche de nitrure formée de sous-couches mul-
tiples, les caractéristiques électriques du condensateur sont améliorées par rapport au condensateur classique En
outre, le courant de fuite est également réduit à une va-
leur inférieure d'un ordre de grandeur par rapport à la va- leur fournie par la couche diélectrique classique, et dans le cas ou l'on suppose qu'un claquage de tension apparaît pour un courant de fuite de 1 A, la couche diélectrique conforme à -la présente invention fournit un avantage de
10 %.
Le procédé de fabrication conforme à la présente
invention peut être appliqué non seulement aux condensa-
teurs de dispositifs de mémoire du type planar, du type em-
pilé et du type à sillon, mais également à une interconne-
xion entre une grille flottante et une grille de réglage
d'une mémoire EEPROM (mémoire morte effaçable et program-
mable électriquement), qui permet un effacement et un
enregistrement électriques En outre, on peut également ap-
pliquer la couche de nitrure à sous-couches multiples à
d'autres dispositifs à semiconducteurs moyennant l'util-
sation de couches de nitrure.

Claims (13)

REVENDICATIONS
1 Dispositif à semiconducteurs comprenant une
première couche conductrice ( 10), une seconde couche con-
ductrice ( 11) et une ou plusieurs couches d'oxyde (OX 1,OX 2) et une couche de nitrure (MN) disposée entre lesdites pre- mière et seconde couches conductrices, caractérisé en ce que ladite couche de nitrure (MN) est constituée de
sous-couches multiples (Nl, N 2).
2 Dispositif à semiconducteurs selon la revendi-
cation 1, caractérisé en ce que lesdites couches d'oxyde (O Xl,OX 2) sont prévues sous la forme d'un couple de couches et que ladite couche de nitrure (MN) réalisée sous la forme d'une couche de nitrure à souscouches multiples (N 1,N 2)
est disposée entre lesdites deux couches d'oxyde (OX 1,OX 2).
3 Dispositif à semiconducteurs selon l'une ou
l'autre des revendications 1 ou 2, caractérisé en ce que
des couches d'oxyde ultraminces sont disposées entre les
sous-couches multiples de ladite couche de nitrure (MN).
4 Dispositif à semiconducteurs selon la revendi-
cation 3, caractérisé en ce que lesdites couches d'oxyde ultraminces sont formées avec une épaisseur inférieure à 1 nm. Dispositif à semiconducteurs selon la revendi- cation 1, caractérisé en ce que ladite couche de nitrure
(MN) à sous-couches multiples possède une épaisseur infé-
rieure à 5 nm-20 nm.
6 Procédé pour fabriquer un dispositif à semi-
conducteurs, caractérisé en ce qu'il inclut une première
étape de formation d'une couche d'oxyde (OX 1) sur une pre-
mière couche conductrice ( 10), une seconde étape de forma-
tion d'une couche de nitrure (MN) formée de sous-couches multiples (N 1,N 2) sur ladite couche d'oxyde (OX 1) formée
lors de la première étape, et une troisième étape consis-
tant à former une seconde couche conductrice ( 11) sur la-
dite couche de nitrure (MN) formée au moyen de la seconde étape.
7 Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caractérisé en ce que ladite couche de nitrure (MN) formée lors de la seconde étape est réalisée en utilisant un procédé de dépôt chimique
en phase vapeur sous pression réduite (LPCVD).
8 Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caractérisé en ce qu'on forme ladite couche de nitrure (MN) sous la forme de sous-couches multiples (Nl, N 2), en formant une première sous-couche de nitrure (NI) en utilisant un dispositif de
dépôt LPCVD, on soumet la surface de ladite première sous-
couche de nitrure (Ni) à une oxydation, on forme une se-
conde sous-couche de nitrure (N 2) sur ladite première sous-
couche de nitrure, dont la surface est oxydée, en utilisant à nouveau un dispositif de dépôt LPCVD, un tel procédé
étant répété au moins une ou plusieurs fois.
9 Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 8, caractérisé en ce qu'on oxyde la surface de ladite première sous-couche de nitrure (Ni) en lui faisant subir un vieillissement à la
température ambiante pendant un intervalle de temps prédé-
terminé.
Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 9, caractérisé en ce qu'on détermine ledit intervalle de temps prédéterminé de vieillissement de manière qu'une couche d'oxyde ultramince soit formée, pendant cet intervalle de temps, avec une
épaisseur inférieure à 1 nm sur ladite sous-couche de ni-
trure (Ni).
11 Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caractérisé en ce que ladite couche de nitrure (MN) se présentant sous la forme de sous-couches multiples (Nl, N 2) est formée avec une
épaisseur inférieure à 5 nm-20 nm.
12 Proc 6 dé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caractérisé en ce que ladite couche de nitrure (MN), qui se présente sous la
forme de sous-couches multiples (N 1,N 2), peut être appli-
quée sur la couche diélectrique d'un condensateur de type planar.
13 Procéd 6 pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caractérisé en ce que ladite couche de nitrure (MN) se pr 6 sentant sous la forme de sous-couches multiples (N 1,N 2) est applicable à la
couche diélectrique d'un condensateur de type empilé.
14 Procédé pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6, caract 6 risé en ce que ladite couche de nitrure (MN) se présentant sous la forme de sous-couches multiples (N 1,N 2) est applicable sur la
couche diélectrique d'un condensateur du type à sillon.
Procéd 6 pour fabriquer un dispositif à sem conducteurs selon la revendication 6, caractérisé en ce que ladite couche de nitrure (MN) se pr 6 sentant sous la forme
de sous-couches multiples (N 1,N 2) est applicable à une in-
terconnexion de mémoire EEPROM.
16 Proc 6 d 6 pour fabriquer un dispositif à semi-
conducteurs selon la revendication 6,caractérisé en ce qu'il inclut l'tape cxist a fen Er roe poeàn'ue sa ei nitre (N) en
utilisant un dispositif de dépôt LPCVD, une 6 tape consis-
tant à soumettre la surface de ladite première sous-couche de nitrure (N 1) à une oxydation en lui faisant subir un
vieillissement à la température ambiante pendant un inter-
valle de temps pr 6 déterminé, et une étape consistant à for-
mer une seconde sous-couche de nitrure (N 2) au moyen de
l'utilisation d'un dispositif de d 6 pôt LPCVD, un tel pro-
céd 6 étant r 6 p 6 té au moins une ou plusieurs fois, ce qui permet d'achever la formation de la couche de nitrure (MN)
sous la forme de sous-couches multiples.
FR9002524A 1989-11-08 1990-02-28 Dispositif a semiconducteurs comportant une couche de nitrure et procede pour fabriquer un tel dispositif. Expired - Fee Related FR2654259B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890016179A KR920006736B1 (ko) 1989-11-08 1989-11-08 반도체장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
FR2654259A1 true FR2654259A1 (fr) 1991-05-10
FR2654259B1 FR2654259B1 (fr) 1993-01-08

Family

ID=19291442

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9002524A Expired - Fee Related FR2654259B1 (fr) 1989-11-08 1990-02-28 Dispositif a semiconducteurs comportant une couche de nitrure et procede pour fabriquer un tel dispositif.

Country Status (8)

Country Link
US (1) US5498890A (fr)
JP (1) JPH0748550B2 (fr)
KR (1) KR920006736B1 (fr)
CN (1) CN1039559C (fr)
DE (1) DE4006701C2 (fr)
FR (1) FR2654259B1 (fr)
GB (1) GB2237931B (fr)
IT (1) IT1248860B (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2678766A1 (fr) * 1991-07-03 1993-01-08 Samsung Electronics Co Ltd Condensateur a constante dielectrique elevee et procede pour sa fabrication.

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
JPH05190796A (ja) * 1991-07-30 1993-07-30 Internatl Business Mach Corp <Ibm> ダイナミック・ランダム・アクセス・メモリ・セル用誘電体皮膜およびその形成方法
US5640032A (en) * 1994-09-09 1997-06-17 Nippon Steel Corporation Non-volatile semiconductor memory device with improved rewrite speed
JP3683972B2 (ja) * 1995-03-22 2005-08-17 三菱電機株式会社 半導体装置
JPH098244A (ja) * 1995-06-20 1997-01-10 Yamaha Corp 半導体装置とその製造方法
US6548854B1 (en) * 1997-12-22 2003-04-15 Agere Systems Inc. Compound, high-K, gate and capacitor insulator layer
US6144546A (en) * 1996-12-26 2000-11-07 Kabushiki Kaisha Toshiba Capacitor having electrodes with two-dimensional conductivity
US5818697A (en) 1997-03-21 1998-10-06 International Business Machines Corporation Flexible thin film ball grid array containing solder mask
DE19743495C2 (de) * 1997-10-01 2001-11-22 Daimler Chrysler Ag Isolatorschicht für ein eine aktive Diamantschicht aufweisendes mikroelektronisches Bauteil mit einer durch die Isolatorschicht elektrisch isolierten Metallschicht als Elektrode
DE19743496C2 (de) * 1997-10-01 2001-11-15 Daimler Chrysler Ag Isolatorschicht für ein eine aktive Diamantschicht aufweisendes mikroelektronisches Bauteil
US6063713A (en) * 1997-11-10 2000-05-16 Micron Technology, Inc. Methods for forming silicon nitride layers on silicon-comprising substrates
US6066525A (en) * 1998-04-07 2000-05-23 Lsi Logic Corporation Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process
US6512264B1 (en) * 1999-08-13 2003-01-28 Advanced Micro Devices, Inc. Flash memory having pre-interpoly dielectric treatment layer and method of forming
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6562684B1 (en) 2000-08-30 2003-05-13 Micron Technology, Inc. Methods of forming dielectric materials
TW531803B (en) * 2000-08-31 2003-05-11 Agere Syst Guardian Corp Electronic circuit structure with improved dielectric properties
US6548425B2 (en) * 2001-05-10 2003-04-15 Macronix International Co. Ltd. Method for fabricating an ONO layer of an NROM
WO2003005459A1 (fr) * 2001-07-04 2003-01-16 Nichia Corporation Dispositif a semi-conducteurs a base de nitrure
US6878585B2 (en) * 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6723599B2 (en) * 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
US7872292B2 (en) * 2006-02-21 2011-01-18 United Microelectronics Corp. Capacitance dielectric layer and capacitor
JP2008277530A (ja) * 2007-04-27 2008-11-13 Renesas Technology Corp 不揮発性半導体記憶装置
US11373971B2 (en) * 2020-06-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
CN115377229A (zh) * 2022-09-16 2022-11-22 武汉敏芯半导体股份有限公司 一种二氧化硅钝化膜及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0301460A2 (fr) * 1987-07-30 1989-02-01 Kabushiki Kaisha Toshiba Dispositif semi-conducteur non volatil effaçable par ultraviolets
US4873610A (en) * 1986-03-20 1989-10-10 Canon Kabushiki Kaisha Dielectric articles and condensers using the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59138361A (ja) * 1983-01-28 1984-08-08 Hitachi Ltd キヤパシタ
JPS59228752A (ja) * 1983-06-10 1984-12-22 Nippon Denso Co Ltd 半導体装置
JPS61145854A (ja) * 1984-12-20 1986-07-03 Fujitsu Ltd 半導体装置
JPS63229742A (ja) * 1987-03-19 1988-09-26 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH088311B2 (ja) * 1988-07-05 1996-01-29 株式会社東芝 紫外線消去型不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873610A (en) * 1986-03-20 1989-10-10 Canon Kabushiki Kaisha Dielectric articles and condensers using the same
EP0301460A2 (fr) * 1987-07-30 1989-02-01 Kabushiki Kaisha Toshiba Dispositif semi-conducteur non volatil effaçable par ultraviolets

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
23RD PROC. OF RELIABILITY PHYSICS, MARCH 26-28, 1985, ORLANDO, FLORIDA, IEEE, NEW YORK, USA pages 18 - 23; T.WATANABE: 'A 100A Thick Stacked SiO2/Si3N4/SiO2 Dielectric Layer for Memory Capacitor' *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2678766A1 (fr) * 1991-07-03 1993-01-08 Samsung Electronics Co Ltd Condensateur a constante dielectrique elevee et procede pour sa fabrication.

Also Published As

Publication number Publication date
FR2654259B1 (fr) 1993-01-08
CN1039559C (zh) 1998-08-19
DE4006701A1 (de) 1991-05-16
IT1248860B (it) 1995-01-30
JPH03159166A (ja) 1991-07-09
KR920006736B1 (ko) 1992-08-17
US5498890A (en) 1996-03-12
GB9004462D0 (en) 1990-04-25
GB2237931B (en) 1993-07-14
CN1051637A (zh) 1991-05-22
JPH0748550B2 (ja) 1995-05-24
KR910010697A (ko) 1991-06-29
IT9020656A1 (it) 1991-12-15
GB2237931A (en) 1991-05-15
DE4006701C2 (de) 1996-06-05
IT9020656A0 (it) 1990-06-15

Similar Documents

Publication Publication Date Title
FR2654259A1 (fr) Dispositif a semiconducteurs comportant une couche de nitrure et procede pour fabriquer un tel dispositif.
US6723637B2 (en) Semiconductor device and method for fabricating the same
KR100314489B1 (ko) 강유전체 커패시터의 간단한 제조방법
US5905278A (en) Semiconductor device having a dielectric film and a fabrication process thereof
US6645779B2 (en) FeRAM (ferroelectric random access memory) and method for forming the same
US5756404A (en) Two-step nitride deposition
JPH01756A (ja) 半導体装置,キャパシタ装置及びその製造方法
JPH07153761A (ja) 半導体素子の配線製造方法
JPH11220097A (ja) 集積回路内にコンデンサを製造する方法
US5587614A (en) Microplanarization of rough electrodes by thin amorphous layers
JP3276351B2 (ja) 半導体装置の製造方法
JPH0272658A (ja) 半導体素子の製造方法
JP3316848B2 (ja) 酸化タンタル膜を用いたキャパシタ構造の製造方法
JPH0951079A (ja) 半導体素子およびその製造方法
JPH0414862A (ja) 半導体装置
JPS63174348A (ja) 積層構造半導体装置
JPH06291255A (ja) 半導体装置及びその製造方法
JPH02237145A (ja) 酸化物の側面壁のポリシリコンスペーサを利用した高抵抗負荷の製造方法
JPH06302778A (ja) 半導体装置とその製造方法
JP2612098B2 (ja) 絶縁膜の製造方法
KR100550636B1 (ko) 반도체 소자의 고유전체 캐패시터 형성방법
JP3514940B2 (ja) 強誘電体薄膜の形成方法
JP2993536B2 (ja) 半導体装置の製造方法
JPH09232536A (ja) 半導体記憶装置の製造方法
JP4267589B2 (ja) 配線及びその製造方法

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20091030