FR2631744A1 - Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser - Google Patents
Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser Download PDFInfo
- Publication number
- FR2631744A1 FR2631744A1 FR8805789A FR8805789A FR2631744A1 FR 2631744 A1 FR2631744 A1 FR 2631744A1 FR 8805789 A FR8805789 A FR 8805789A FR 8805789 A FR8805789 A FR 8805789A FR 2631744 A1 FR2631744 A1 FR 2631744A1
- Authority
- FR
- France
- Prior art keywords
- layer
- transistor
- gate
- semiconductor material
- laser
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/051—Manufacture or treatment of FETs having PN junction gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
- H01S5/0261—Non-optical elements, e.g. laser driver components, heaters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
L'invention concerne notamment un transistor à effet de champ, comportant une grille à jonction PN enterrée, ce transistor comportant : - une couche active 28, ayant un dopage N; - une couche à forte conductivité 25, ayant un dopage N**+; et étant divisée en deux parties distinctes qui sont séparées par un espace et qui se terminent chacune par un plan 31, 35 incliné de 45degre(s) par rapport au plan de la couche active 28; - deux plots de métal 33, 34 constituant respectivement des contacts de source et de drain pour le transistor; - un barreau 30 de matériau semi-conducteur ayant un dopage de type P et comportant une face 37 en contact avec la couche active 28 pour constituer une jonction PN qui est la grille de commande du transistor; et ayant deux faces 32, 36 inclinées à 45degre(s) par rapport au plan de la couche active 28, et séparées respectivement des deux plans 31, 35 terminaux des couches 35, par un espace vide ayant une largeur constante; - un plot de métal 30 situé sur le barreau 23' et constituant le contact de grille du transistor. Application aux transistors hyperfréquences à effet de champ.
Description
Transistor h effet de champ, son procédé de
réalisation et procédé d'integration
monollthique de ce transistor et d'un laser.
réalisation et procédé d'integration
monollthique de ce transistor et d'un laser.
L'invention concerne un transistor à effet de champ, comportant une jonction PN enterrée un procédé de réalisation de ce transistor ;- et un procédé d'intégration monollthique de ce transistor et d'un laser.
Il est connu de réaliser des transistors à effet de champ, à jonction PN, appelés IPET, ayant des performances intéressantes en hyperfréquences et comportant: une couche active constituée de AsGa ou GaAsinP ayant un dopage N; et une grille de commande constituée par une jonction PN, obtenue en gravant une couche de matêriaii semi-conducteur ayant un dopage P, déposée préalablement par épitaxie sur la couche active ; et trois plots de métal déposes sur la couche active et sur la grille, pour constituer respeclivement les contacts de source, de drain, et de grille.Ce type de transistor à effet de champ a pour avantages: une hauteur de barrière de jonction ajustable en agissant sur la valeur du dopage ; un faible cou rant de fuite ; et une possibilité ci d'intégré des circuits à logique complémentaire. Par contre, il a pour inconvénients une résistance d'accès relativement enlevée au niveau des contacts de drain et de source, ce qui limite les performances en hyperfréquences ; et, d'autre part, la gravure de la grille dans la couche de matériau ayant le dopage P nécessite un masquage ayant une largeur de trait inférieure à un micron et qui est donc trêsdéllcat à réaliser.
Cette structure connue peut entre réalisée avec des maté riaux de famille GaInAsP qui ont theoriquement des performances meilleures que 1'AsGa en hyperfrequences. Malheureusement, la résistance parasite apportée par la résistance d'accès des contacts de source et de drain limite les performances en hyperfréquences a des valeurs très inférieures aux limites théo risques.
Par ailleurs, on connaît une autre structure- de transistor à effet de champ permettant de réduire la résistance d'accès des contacts de source et de drain. Il s'agit de la structure à grille enterrée, appelée aussi structure à recess. Cette structure comporte une couche de matériau semi-conducteur ayant une forte conductivité, grace à un fort dopage. Cette couche est divisée en deux parties intercalees respectivement entre la couche active et les deux plots de métal constituant respectivement le contact de source et le contact de drain. Les deux par ties sont séparées par un espace vide dans lequel est situé la grille.La grille est placée sur la couche active à un niveau inférieur au niveau des deux plots de métal des contacts de drain et de source, c'est pourquoi la structure est dite à grille enterrée.
La grille est constituée par un métal déposé directement sur la couche active et constituant un contact Schottky. Cette structure est appelée MESFET. Elle R pour inconvénient de ne pouvoir fonctionner que si la hauteur de la barrière du contact
Schottky est suffisante. Cette condition limite beaucoup la possibillté de choix du matériau semi-conducteur constituant la couche active. Il est bien connu, par exemple, de réaliser cette couche active au moyen de AsGa ; par contre il n'est pas possi- ble de la constituer de GaInAsP ge1i permettrait théoriquement d'obtenir des performances meilleures que le AsGa en hyperfréquences.Dans ce type de structure, il n'est pas possi- ble de constituer la grille par une jonction PN en gravant une couche de matériau semi-conducteur ayant un dopage P, puisque la grille se trouve au même niveau que la couche de matériau ayant le fort dopage N.
Schottky est suffisante. Cette condition limite beaucoup la possibillté de choix du matériau semi-conducteur constituant la couche active. Il est bien connu, par exemple, de réaliser cette couche active au moyen de AsGa ; par contre il n'est pas possi- ble de la constituer de GaInAsP ge1i permettrait théoriquement d'obtenir des performances meilleures que le AsGa en hyperfréquences.Dans ce type de structure, il n'est pas possi- ble de constituer la grille par une jonction PN en gravant une couche de matériau semi-conducteur ayant un dopage P, puisque la grille se trouve au même niveau que la couche de matériau ayant le fort dopage N.
Le but de l'invention est de proposer une structure de transistor å effet de champ et un procédé de réalisation, permettant d'utiliser un matériau de la famille GaInAsP pour constituer la couche active, afin de tirer partie des performances
maximales permises par ces matériaux en hyperfréquences
L'objet de l'invention est un transistor à effet de champ comportant à la fois une grille enterrée, à jonction PN, et une couche
de matériau à fort dopage, située sous les plots de métal constituant les contacts de source et de drain, pour diminuer la résis- tance d'accès de ces contacts.Le procédé selon l'invention est un procédé permettant de réaliser cette grille, constituée d'un matériau ayant un premier type de dopage, à un même niveau
que la couche à forte conductivité, qui est constituée d'un matériau ayant un fort dopage, de type opposé.
maximales permises par ces matériaux en hyperfréquences
L'objet de l'invention est un transistor à effet de champ comportant à la fois une grille enterrée, à jonction PN, et une couche
de matériau à fort dopage, située sous les plots de métal constituant les contacts de source et de drain, pour diminuer la résis- tance d'accès de ces contacts.Le procédé selon l'invention est un procédé permettant de réaliser cette grille, constituée d'un matériau ayant un premier type de dopage, à un même niveau
que la couche à forte conductivité, qui est constituée d'un matériau ayant un fort dopage, de type opposé.
Un autre but de l'invention est de proposer un procédé d'intégration monolithique d'un transistor à effet de champ et d'un laser, commandé par ce transistor. En effet, les procédés connus consistent à superposer les couches de matériau nécessai- res respectivement au transistor à effet de champ et au laser, puis à graver localement les couches superficielles, qui correspondent au laser, pour accéder aux couches profondes qui constituent le transistor à effet de champ. Ce procédé est appliqué pour une intégration monolithique dans dlr GaAs. Il pourrait être appliqué aussi pour une intégration dans du GaInAsP, ce matériau étant particulièrement intéressant dans les applications de transmission sur fibre optique.
Ce procédé connu a pour inconvénients de nécessiter un plus grand nombre de couches de matériau semi-conducteur et de nécessiter des interconnexions électriques entre des couches situées à des niveaux très différents, pour connecter le laser à son transistor de commande Le but de l'invention est donc aussi de simplifier l'intégration monolithique d'un transistor à effet de champ et du laser commandé par ce transistor. L'objet de l'invention est, en outre, un procédé d'intégration monolithique, qui est dérivé du procédé de réalisation d'un transistor å effet de champ, selon l'inventìon, et qui permet de réaliser, dans les mêmes couches de matériau semi-conducteur, simultanément un transistor à effet de champ et un laser.
Selon l'invention, un transistor à effet de champ, comportant une grille à fonction PN enterrée, est caractérisé en ce qu'il comporte
- une couche dite couche active, constituée d'un matériau semi-conducteur ayant un dopage d'un premier type
- une couche, dite couche à forte conductivité, constituée d'un matériau semi-conducteur ayant un dopage du premier type, et étant divisée en deux parties distinctes qui sont si- tuées sur une même face de la couche active et qui sont séparées par un espace;;
- deux plots métalliques situés respectivement sur les deux parties de la couche à forte conductivité, et constituant respectivement des contacts de source et de drain pour le transistor
- un barreau de matériau semi-conducteur ayant un dopage de type opposé au premier type, situé dans l'espace sepa- rant les deux parties de la couche A haute conductivité, sans être en contact avec ces deux parties. et ayant : une première face en contact avec la couche active pour constituer une Jonc- tion PN qui est la grille de commande du transistor ; et une seconde face comportant un plot de métal constituant le contact de grille du transistor.
- une couche dite couche active, constituée d'un matériau semi-conducteur ayant un dopage d'un premier type
- une couche, dite couche à forte conductivité, constituée d'un matériau semi-conducteur ayant un dopage du premier type, et étant divisée en deux parties distinctes qui sont si- tuées sur une même face de la couche active et qui sont séparées par un espace;;
- deux plots métalliques situés respectivement sur les deux parties de la couche à forte conductivité, et constituant respectivement des contacts de source et de drain pour le transistor
- un barreau de matériau semi-conducteur ayant un dopage de type opposé au premier type, situé dans l'espace sepa- rant les deux parties de la couche A haute conductivité, sans être en contact avec ces deux parties. et ayant : une première face en contact avec la couche active pour constituer une Jonc- tion PN qui est la grille de commande du transistor ; et une seconde face comportant un plot de métal constituant le contact de grille du transistor.
Selon l'invention, un procédé de réalisation d'un transis tor à effet de champ, comportant une grille à jonction PN enterrée, est caractérisé en ce qu'il consiste successivement à
- déposer un masque sur une première face d'une plaque constituée d'un premier matériau semi-conducteur ayant un dopage d'un premier type, et graver chimiquement la plaque en révélant les plans 111 du matériau, pour créer sous le masque un relief ayant une section triangulaire
- déposer, par épitaxie, une couche, dite intercalaire, constitué d'au moins un second matériau semi-conducteur et ayant une épaisseur choisie en fonction de la distance souhaitée entre la grille et la source, et entre la grille et le drain du transistor à réaliser
- déposer, par épitaxie, une couche dite couche à forte conductivivité, constituée du premier matériau semi-conducteur avec un dopage d'un second type
- araser ces couches en enlevant une épaisseur de matériau, telle que le matériau constituant le relief est mis à jour sur une surface qui sépare en deux parties la couche à haute conductivité, cette surface constituant la jonction de grille du transistor à réaliser;
- déposer, par épitaxie, une couche constituée du premier matériau semi-conducteur avec un dopage du second type, pour constituer la couche active du transistor
- déposer une couche d'un matériau pour constituer un support mécanique du transistor;
- déposer un plot métallique, sur la seconde face de la plaque, en vis-à-vis du relief, pour constituer un contact de grille;;
- graver la seconde face de la plaque par un solvant sélectif qui n'attaque pas le second matériau constituant la couche intercalaire, ni le plot métallique, pour enlever completement le matériau de la plaque sauf la partie située sous le plot métallique ~
- enlever la couche intercalaire au moyen d'un solvant sélectif qui n'attaque pas le premier matériau, ni le métal du plot métallique
- déposer sur les deux parties de la couche à haute conductivité, respectivement deux plots métalliques, pour constituer respectivement un contact de source et un contact de drain.
- déposer un masque sur une première face d'une plaque constituée d'un premier matériau semi-conducteur ayant un dopage d'un premier type, et graver chimiquement la plaque en révélant les plans 111 du matériau, pour créer sous le masque un relief ayant une section triangulaire
- déposer, par épitaxie, une couche, dite intercalaire, constitué d'au moins un second matériau semi-conducteur et ayant une épaisseur choisie en fonction de la distance souhaitée entre la grille et la source, et entre la grille et le drain du transistor à réaliser
- déposer, par épitaxie, une couche dite couche à forte conductivivité, constituée du premier matériau semi-conducteur avec un dopage d'un second type
- araser ces couches en enlevant une épaisseur de matériau, telle que le matériau constituant le relief est mis à jour sur une surface qui sépare en deux parties la couche à haute conductivité, cette surface constituant la jonction de grille du transistor à réaliser;
- déposer, par épitaxie, une couche constituée du premier matériau semi-conducteur avec un dopage du second type, pour constituer la couche active du transistor
- déposer une couche d'un matériau pour constituer un support mécanique du transistor;
- déposer un plot métallique, sur la seconde face de la plaque, en vis-à-vis du relief, pour constituer un contact de grille;;
- graver la seconde face de la plaque par un solvant sélectif qui n'attaque pas le second matériau constituant la couche intercalaire, ni le plot métallique, pour enlever completement le matériau de la plaque sauf la partie située sous le plot métallique ~
- enlever la couche intercalaire au moyen d'un solvant sélectif qui n'attaque pas le premier matériau, ni le métal du plot métallique
- déposer sur les deux parties de la couche à haute conductivité, respectivement deux plots métalliques, pour constituer respectivement un contact de source et un contact de drain.
Selon l'invention, un procédé d'intégration monolithique d'un transistor à effet de champ et d 'un laser est caractérisé en ce qu'il consiste à réaliser un transistor à effet de champ selon le procédé cl-dessus et consiste en outre A
- choisir le second matériau semi-conducteur, qui constitue la couche intercalaire, tel qu'il puisse constituer la couche active d'un laser; le laser étant constitué en outre par une partie de la plaque, après la gravure de cette plaque, et par une partie de la couche à conductivité élevée
- déposer sur la plaque un second plot métallique, en même temps que celui constituant le contact de grille, pour constituer l'une des bornes d'alimentation du laser, et pour protéger toutes les couches de matériaux semi-conducteur à l'emplacement du laser, pendant la gravure de la plaque et de la couche intercalaire.
- choisir le second matériau semi-conducteur, qui constitue la couche intercalaire, tel qu'il puisse constituer la couche active d'un laser; le laser étant constitué en outre par une partie de la plaque, après la gravure de cette plaque, et par une partie de la couche à conductivité élevée
- déposer sur la plaque un second plot métallique, en même temps que celui constituant le contact de grille, pour constituer l'une des bornes d'alimentation du laser, et pour protéger toutes les couches de matériaux semi-conducteur à l'emplacement du laser, pendant la gravure de la plaque et de la couche intercalaire.
L'invention sera mieux comprise et d'autres détails nappa raîtront A l'aide de la description ci-dessous et des figures l'accompagnant
- Les figures 1 et 2 représentent schématiquement deux structures de transistor à effet de champ, pour hyperfréquences, selon l'art antérieur
- La figure 3 représente schématiquement la structure du transistor à effet de champ selon l'invention;
- Les figures 4 à 10 représentent le transistor å effet de champ selon l'invention, au cours des étapes successives de sa réalisation dans un exemple de mise en oeuvre du procédé selon l'invention;;
- La figure 11 représente schématiquement la structure d'un circuit intégré comportant un transistor à effet de champ et un laser, fabriqué selon l'art antérieur
- La figure 12 représente schématiquement la structure d'un circuit intégré comportant un transistor à effet de champ et un laser, fabriqué selon la procédé selon l'invention.
- Les figures 1 et 2 représentent schématiquement deux structures de transistor à effet de champ, pour hyperfréquences, selon l'art antérieur
- La figure 3 représente schématiquement la structure du transistor à effet de champ selon l'invention;
- Les figures 4 à 10 représentent le transistor å effet de champ selon l'invention, au cours des étapes successives de sa réalisation dans un exemple de mise en oeuvre du procédé selon l'invention;;
- La figure 11 représente schématiquement la structure d'un circuit intégré comportant un transistor à effet de champ et un laser, fabriqué selon l'art antérieur
- La figure 12 représente schématiquement la structure d'un circuit intégré comportant un transistor à effet de champ et un laser, fabriqué selon la procédé selon l'invention.
La figure 1 représente schématiquement la structure d'un transistor à effet de champ, de type JFET, selon l'art antérieur. Ce type de transistor a des performances intéressantes en hyperfréquences, mais inférieures A celles que l'on peut attendre théoriquement avec une couche active constituée de
GaInAsP, å cause des résistances d'accès qui sont relativement élevées Ce transistor à effet de champ comprend : un substrat 1 constitué de GaInAsP non dopé, sur lequel est déposé une couche active 2 constituée de GaJnAsP ayant un dopage de type
N ; une grille de commande constituée de GaInAsP ayant une dopage de type P; et deux plots métalliques 3 et 5 situés de part et d'autre de la grille 7 et déposés à la surface de la couche active 2 pour constituer les contacts de source et de drain respectivement.
GaInAsP, å cause des résistances d'accès qui sont relativement élevées Ce transistor à effet de champ comprend : un substrat 1 constitué de GaInAsP non dopé, sur lequel est déposé une couche active 2 constituée de GaJnAsP ayant un dopage de type
N ; une grille de commande constituée de GaInAsP ayant une dopage de type P; et deux plots métalliques 3 et 5 situés de part et d'autre de la grille 7 et déposés à la surface de la couche active 2 pour constituer les contacts de source et de drain respectivement.
La grille 7 est déposée sur la couche active 2 initialement sous la forme d'une couche fi représentée en pointillés.
Cette couche 6 est gravée pour réduire la longueur de la grille à une valeur inférieure à 1 micron, cette gravure étant réalisée après avoir déposé un plot métallique 4 sur la couche 6. Le plot métallique 4 constitue un masque protégeant une partie de la couche 6, puis il est utilisé comme contact de grille. La partie de la couche 6 subsistant, après la gravure, a une longueur qui est fonction de la longueur du plot 4 et de la durée d'action de la gravure. Ce type de transistor å effet de champ a pour inconvénient une résistance d'accès relativement importante entre le plot 3 et la couche active 2, respectivement entre le plot 5 et la couche active 2. D'autre part, la gravure d'une grille 7 de longueur inférieure à 1 micron est tres délicate. La difficulté réside essentiellement dans la gravure clu matériau P.La longueur de grille est très sensible aux conditions opératoires et donc peu reproductible (variations de la dilution du solvant, température du solvant...) c'est pourquoi il est particulièrement avantageux de définir une structure dans laquelle les arrêts des gravures sont imposés par des interfaces entre deux matériaux de natures chimiques différentes, et d'employer un solvant sélectif. Le résultant est alors indépendant du temps de gravure.
La figure 2 représente schématiquement la structure d'un transistor à effet de champ de type MESFET. Cette structure ne peut pas fonctionner pour le matériau .alnAsP ou GaInAs Dans cet exemple, ce transistor comporte, par exemple : un substrat 10 constitué AsGa non dopé ; une couche active 11 constituée de
AsGa avec un dopage de type N ; et une couche 12 å forte con ductivité, constituée de AsGa ayant un fort dopage de type N, noté N sur la figure. Cette couche 12 est divisée en deux parties correspondant respectivement au drain et å la source du transistor.Ce transistor comporte en outre une grille 14, constituée d'un plot métallique déposé directement à la surface de la couche active 11, par une technique connue de masquage au moyen d'une résine ; et deux plots métalliques 13 et 15 situés respectivement sur les deux parties de la couche 12, pour constituer respectivement un contact de source et un contact de drain.
AsGa avec un dopage de type N ; et une couche 12 å forte con ductivité, constituée de AsGa ayant un fort dopage de type N, noté N sur la figure. Cette couche 12 est divisée en deux parties correspondant respectivement au drain et å la source du transistor.Ce transistor comporte en outre une grille 14, constituée d'un plot métallique déposé directement à la surface de la couche active 11, par une technique connue de masquage au moyen d'une résine ; et deux plots métalliques 13 et 15 situés respectivement sur les deux parties de la couche 12, pour constituer respectivement un contact de source et un contact de drain.
Les deux parties de la couche 12 sont séparées par un espace ayant une section trapézoïdale car les deux parties de la couche 12 se terminent par une épaisseur décroissante formant un plan incliné de 450 par rapport au plan de la couche active 11. La grille 14 est dite enterrée car elle est située à un niveau inférieur au niveau des plots metalliques 13 et 15, dans l'espace séparant les deux parties de la couche de contact 12.
La grille est constituée par un contact Schottky. Il n'est pas possible de réaliser une grille à jonction PN par le procédé connu car il n'est pas possible de déposer une couche de matériau ayant un dopage de type P, pilais de la. graver, à cause de la présence, au même niveau, de la COIXehe 12 qui est constituée d'un matériau ayant un fort dopage de type N.
Cette structure fonctionne pour un matériau semi-conducteur procurant une hauteur de barrière Schottky suffisante, par exemple le AsGa. Par contre, elle ne peut pas fonctionner pour 1'in, le GaInAs, ou le GaInAsP. Cette structure a pour avantage d'abaisser notablement la résistance d'accès entre le plot de contact 13 et la couche active il d'une part, et entre le plot de contact 15 et la couche active 11 d'autre part, ce qui réduit fortement la dégradation des performances en hyperfréquences, qui est causée par ces résistances d'accès.
La figure 3 représente schématiquement la structure d'un exemple de réalisation du transistor à effet de champ selon l'invention. Cette structure est symetrique par rapport à un plan. Elle comporte
- une couche 29 de GaInAsP, non dope, qui constitue un support mécanique
- une couche active 28, constituée de GaInAsP ayant un dopage de type N
- une couche å forte conductivité, 25, constituée de
GaInAsP ayant un fort dopage de type N, et étant divisée en deux parties distinctes qui sont situées sur une même face de la couche 28.Ces deux parties sont séparées par un espace. ayant une section trapézöïdale, car ces deux parties se terminent avec une épaisseur décroIssante, en formant chacune une surface plane, respectivement 31 et 35, inclinée de 450 par rapport au plan de la couche active 28. Ces deux parties de la couche 25 sont destinées à réduire la résistance d'accès du contact de source et du contact de drain du transistor
- deux plots métalliques, 33 et 34, situés respectivement sur les deux parties de la couche 25, et constituant respectlvement le contact de source et le contact de drain du transistor
- un barreau 23 constitué de GaInAsP ayant un dopage de type P, situé dans l'espace entre les deux parties de la couche 25, et ayant une forme prismatique dont le grand axe est parallèle au plan de la couche active 28, et perpendiculaire à la direction passante par les plots 33 et 34. Le barreau 23 a une face 27 en contact avec la couche active 28 pour constituer une jonction PN qui est la grille de commande du transistor. Le barreau 23 comporte deux autres faces, 32 et 36, inclinées à 450 par rapport au plan de la couche active 28. Ces faces 32 et 36 sont respectivement parallèles aux surfaces planes 31 et 35 qui terminent les deux parties de la couche 25, en étant sepa- rées d'elles par un espace vide de largeur constante. Le barreau 23 comporte deux autres faces qui sont disposées symétriquement par rapport au plan de symétrie du transistor. Enfin, le barreau 23 a une face 19 parallèle at plan de la couche active 28 et opposée à la face 27. Cette face 19 est surmontée d'un plot métallique 30 constituant le contact de grille du transistor.
- une couche 29 de GaInAsP, non dope, qui constitue un support mécanique
- une couche active 28, constituée de GaInAsP ayant un dopage de type N
- une couche å forte conductivité, 25, constituée de
GaInAsP ayant un fort dopage de type N, et étant divisée en deux parties distinctes qui sont situées sur une même face de la couche 28.Ces deux parties sont séparées par un espace. ayant une section trapézöïdale, car ces deux parties se terminent avec une épaisseur décroIssante, en formant chacune une surface plane, respectivement 31 et 35, inclinée de 450 par rapport au plan de la couche active 28. Ces deux parties de la couche 25 sont destinées à réduire la résistance d'accès du contact de source et du contact de drain du transistor
- deux plots métalliques, 33 et 34, situés respectivement sur les deux parties de la couche 25, et constituant respectlvement le contact de source et le contact de drain du transistor
- un barreau 23 constitué de GaInAsP ayant un dopage de type P, situé dans l'espace entre les deux parties de la couche 25, et ayant une forme prismatique dont le grand axe est parallèle au plan de la couche active 28, et perpendiculaire à la direction passante par les plots 33 et 34. Le barreau 23 a une face 27 en contact avec la couche active 28 pour constituer une jonction PN qui est la grille de commande du transistor. Le barreau 23 comporte deux autres faces, 32 et 36, inclinées à 450 par rapport au plan de la couche active 28. Ces faces 32 et 36 sont respectivement parallèles aux surfaces planes 31 et 35 qui terminent les deux parties de la couche 25, en étant sepa- rées d'elles par un espace vide de largeur constante. Le barreau 23 comporte deux autres faces qui sont disposées symétriquement par rapport au plan de symétrie du transistor. Enfin, le barreau 23 a une face 19 parallèle at plan de la couche active 28 et opposée à la face 27. Cette face 19 est surmontée d'un plot métallique 30 constituant le contact de grille du transistor.
La face 27, constituant la jonction PN de la grille de commande, est située å un niveau inférieur à celui des plots métalliques 33 et 34. Par conséquent 11 s'agit bien d'une structure å grille enterrée.
Cette structure présente l'avantage d'avoir de faibles résistances d'accès sur les contacts de source et de drain, 33 et 34, tout en permettant l'utilisation de GalnAsP, grâce å la présence d'une grille en matériau semi-conducteur ayant un dopage P. Cette structure permet donc de se rapprocher des performances maximales théoriquement permises par le GalnAsP en hyperfréquences.
Les figures 4 å 10 représentent schématiquement la structure d'un transistor 8. effet de champ au cours des étapes succes slves de la réalisation de ce transistor en mettant en oeuvre le procédé selon l'invention. Cet exemple de mise en oeuvre con siste tout d'abord å déposer un masque de résine 22 sur une première face 21 d'une plaque 20, d'un matériau semi-conducteur
A ayant un dopage de type P. Le masque de résine 22 est déposé selon l'un des procédés classiques de masquage.
A ayant un dopage de type P. Le masque de résine 22 est déposé selon l'un des procédés classiques de masquage.
Puis il consiste à graver chimiquement la plaque 20 pour créer, sous le masque 21, un relief 23 ayant une section triangulaire, ce relief étant constitué de deux plans inclinés A 450 par rapport au plan de la plaque 20 ; la gravure étant faite par un agent chimique classique révélant les plans 1 1 1 de la plaque 20. La figure 5 représente en coupe le rellef 23 ainsi obtenu.
Puis il consiste å déposer, par épitaxie, une couche 24 dite intercalaire, constituée d'un second matériau semi-conducteur B non dopé et différent du matériau A, ayant une épaisseur qui est choisie en fonction de la distance souhaitée entre la grille et la. source, et entre la grille et le drain du transistor å réaliser. Cette couche 24 est représentée par des hachures espacées, sur la figure 6.
Puis, il consiste à déposer, par épitaxie, une couche A forte conductivité 25, constituée du meme matériau A que celui de la plaque 20, mais ayant un fort dopage de type N. Les couches 24 et 25 ont une épaisseur constante et ont donc une forme qui reproduit la forme du relief 23 gravé sur la plaque 20, mais le relief 23 est complètement enterre.
Puis, il consiste å araser les couches 20, 24 et 25 c'est^à-dire à supprimer tout relief, en enlevant une épaisseur de matériau elle que le matériau A de dopage P constituant le relief enterré 23 est mis à jour sur llne surface plane 27. La surface 27 constituera la jonction de grille du transistor à réaliser. La longueur Lg de cette surface 27 est déterminée par l'épaisseur des matériaux enlevés et peut facilement être inférieure au micron. La couche 25 å haute conductivité est alors séparée en deux parties, par la surface 27 qui a été mise å jour.L'arasement de ces couches 20, 24, et 25 est réalisé par un procédé classique, appelé planarisation, consistant à alterner un polissage mécanique et un polissage chimique. Selon ce procédé classique, l'épaisseur des matériaux enlevés est déterminée au moyen de colonnes de matériaux plus durs qui sont placées dans la plaque 20 au cours d'une e tape préalable à la fabrication du transistor. La structure obtenue après l'arasement est représentée sur la figure 7.
Puis il consiste à déposer, par épitaxie, une couche 28 de matériau A ayant un dopage de type N, pour constituer la couche active du transistor; puis une couche 29 de matériau A non dopé qui a pour seule fonction de constituer ultérieurement un support mécanique pour le transistor. La figure 8 représente la structure obtenue ainsi.
Puis il consiste à déposer, par un procédé classique, un plot métallique 30 sur la seconde face 19 du substrat 20, en vis-A-vis du relief 23, pour constituer un masque de gravure et constituer ultérieurement un contact de grille. Puis il consiste à graver chimiquement la seconde face 19 de la plaque 20 par un solvant sélectif qui n'attaque pas le matériau B de la couche intercalaire 24 ni le métal du plot métallique 30, pour enlever complètement le matériau de la plaque 20, sauf la partie située sous le plot métallique 30 et qui comporte la partie en rellef 23. La figure 9 représente la structure obtenue après ces deux opérations.
Il consiste ensuite å enlever complètement la couche intercalaire 24, au moyen d'un solvant sélectif qui attaque le matériau B et qui n'attaque pas le matériau A, ni le métal du plot métallique 30. La figure 10 représente la structure obtenue après cette opération d'enlèvement de Ja couche 24. Il ne reste de la plaque 20 que la partie en relier 23 qui constitue un barreau reposant par la surface 27 sur la couche active 28.
Puis le consiste à déposer sur les deux parties de la couche 25 respectivement deux plots métalliques 33 et 34, de part et d'autre de la surface 27, pour constituer respectivement un contact de source et un contact de drain. La structure obtenue est alors celle représentée sur la figure 3 et décrite précédemment.
Le matériau A est de préférence un matériau de la famille
GaInAsP, en particulier du GaInAs, et le matériau B est de préférence du InP, mais ce procédé peut être appliqué éventuellement à d'autres matériaux pour réaliser le même type de structure à grille enterrée comportant une jonction PN. Il est à la portée de l'homme de l'art de choisir parmi les solvants sélectifs connus, celui adapté à chaque cas.
GaInAsP, en particulier du GaInAs, et le matériau B est de préférence du InP, mais ce procédé peut être appliqué éventuellement à d'autres matériaux pour réaliser le même type de structure à grille enterrée comportant une jonction PN. Il est à la portée de l'homme de l'art de choisir parmi les solvants sélectifs connus, celui adapté à chaque cas.
Naturellement, le même procédé permet de réaliser des transistors comportant une couche active de type P avec une grille de type N.
Il est à remarquer que ce procédé permet de réaliser une grille de longueur inférieure au micron sans nécessiter de masquage submioronique, puisque la longueur Lg de la grille est déterminée seulement par la profondeur de l'arasement et puisque cette profondeur est parfaitement maîtrisée en l'état actuel des techniques connues d'arasement. Il est ainsi possible d'obtenir une longueur de grille inférieure à 0,15 micron. La réalisatIon de ltespacement entre la grille et la source, et de l'espacement de la grille et le drain, ne nécessite pas non plus, de masquage submicronique, puisque ces espacements sont déterminés par l'épaisseur de la couche 24. Cette épaisseur est très bien maîtrisée lorsqu'on utilise les techniques classiques de dépôt par épitaxie.Ce procédé de réalisation de transistor à effet de champ est donc particulièrement bien adapté pour la réalisation de transistors hyperfréquences.
Ce procédé de réalisation d'un transistor å effet de champ peut être complété de quelques étapes supplémentaires pour réaliser simultanément un laser semi-conducteur utilisant les mêmes couches de matériau semi-conducteur que le transistor à effet de champ. Dans le domaine de l'optique intégré, il est intéressant de pouvoir réaliser, dans les mêmes couches de matériau, un laser et le transistor A effet de champ qui commande ce laser. Il n'existe pas actueflement de procédé permettant cette intégration d'une manière simple.En effet le procédé connu consiste à superposer les couches nécessaires à chacun de ces composants puis à graver localement les couches supérieures pour accéder aux couches inférieures
La figure 11 représente schématiquement la structure d'un circuit intégré comportant un laser et un transistor à effet de champ du type MESFET, réalisé par un procédé selon l'art antérieur. Selon ce procédé connu, le substrat 40 est constitué de AsGa non dopé, ce matériau permettant de réaliser å la fois un laser et un transistor à effet de champ, mais sans que les performances soient optimales ni pour l'un ni pour l'autre Une couche 41, constituée de AsGa ayant un dopage de type N, est déposée sur le substrat 40. Cette couche 41 constitue la couche active seulement pour le transistor A effet de champ. Celui-ci comporte trois plots métalliques : 42, 43, 44, constituant rets~ pectivement le contact de drain, le contact de grille, et le contact de source. L'AsGa permettant la réalisation de transistors à effet de champ MESFET, le transistor ne comporte pas de couche de msterlau dopé de type P, ce qui simplifie bien sa réalisation. Le laser est constitué de plusieurs couches, 46 à 48, empilées au dessus de la couche 41 après interposition d'une couche Isolante 45 qui est constituée de AsGa non dopé.Cette couche 45 doit être relativement épaisse pour obtenir un isolement suffisant entre la partie inférieure du laser et la couche active 41 du transistor å effet de champ, mais l'isolement réallse n'est jamais parfaitement satisfaisant.
La figure 11 représente schématiquement la structure d'un circuit intégré comportant un laser et un transistor à effet de champ du type MESFET, réalisé par un procédé selon l'art antérieur. Selon ce procédé connu, le substrat 40 est constitué de AsGa non dopé, ce matériau permettant de réaliser å la fois un laser et un transistor à effet de champ, mais sans que les performances soient optimales ni pour l'un ni pour l'autre Une couche 41, constituée de AsGa ayant un dopage de type N, est déposée sur le substrat 40. Cette couche 41 constitue la couche active seulement pour le transistor A effet de champ. Celui-ci comporte trois plots métalliques : 42, 43, 44, constituant rets~ pectivement le contact de drain, le contact de grille, et le contact de source. L'AsGa permettant la réalisation de transistors à effet de champ MESFET, le transistor ne comporte pas de couche de msterlau dopé de type P, ce qui simplifie bien sa réalisation. Le laser est constitué de plusieurs couches, 46 à 48, empilées au dessus de la couche 41 après interposition d'une couche Isolante 45 qui est constituée de AsGa non dopé.Cette couche 45 doit être relativement épaisse pour obtenir un isolement suffisant entre la partie inférieure du laser et la couche active 41 du transistor å effet de champ, mais l'isolement réallse n'est jamais parfaitement satisfaisant.
Le laser comporte
- une couche 46 constituée de AsGa ayant- un dopage de type N et qui est reliée électriquement par une connexion 50 représentée schématiquement par un trait, sur la figure 11.
- une couche 46 constituée de AsGa ayant- un dopage de type N et qui est reliée électriquement par une connexion 50 représentée schématiquement par un trait, sur la figure 11.
- une couche active 47 qui peut comporter une seule couche de matériau ou trois sous-couches de matériau, selon qu'il s'agit d'un laser de type SCH ou d'un laser à double hêtérostructure
- une couche 48 constituée de AsGa ayant un dopage de type P ;
- et une électrode métallique 49 reliée par une connexion 45 au plot de contact de drain, 42. Cette connexion 45 est représentée schématiquement par un trait, mais est réalisée en pratique par une métallisation à la surface du circuit intégré.
- une couche 48 constituée de AsGa ayant un dopage de type P ;
- et une électrode métallique 49 reliée par une connexion 45 au plot de contact de drain, 42. Cette connexion 45 est représentée schématiquement par un trait, mais est réalisée en pratique par une métallisation à la surface du circuit intégré.
Le procédé selon l'invention consiste à réaliser un tran- sistor à effet de champ comportant une grille à jonction PN enterrée, conformément à la description précédente, en utilisant comme matériau semi-conducteur B, constituant la couche intercalaire 24, un ou plusieurs matériaux convenables pour constituer la couche active d'un laser.
La figure 12 représente un exemple de circuit intégré monolithique réalisé en mettant en oeuvre le procédé selon l'invention. Il comporte un transistor identique h celui de la figure 3. Une partie 24' de la couche intercalaire 24 subsiste et constitue la couche active .du laser. Ce laser comporte, en dessous de la couche 24', la partie de la couche 25 à forte conductivité, qui constitue le drain du transistor å effet de champ.
Le laser comporte, en outre au-dessus de la couche 24', une couche 20' qui est constituée par une partie de la plaque 20 ayant servi å réaliser le barreau 23 de la grille du transistor à effet de champ ; et un plot métallique 31' surmontant la couche 20'. En effet, le procédé comporte les étapes décrites précédemment pour le transistor seul, mais consiste en outre å déposer un plot métallique 31' en même temps que le plot métallique 31 constituant le contact de grille, pour constituer une borne d'alimentation du laser.D'autre part, le plot métallique 31' a pour fonction de protéger toutes les couches de matériau semi-conducteur, 20', 24', 25 A l'emplacement du laser, pendant la gravure de la plaque 20 et de la couche intercalaire 24.
Dans cet exemple, le matériau A, qui constitue toutes les couches et le support 29, å ltexceptíon de la couche intercalaire 24', est du InP ; alors que la couche intercalaire 24' est constituée successivement d'une sous-couche 24'a constituée de
GaInAsP, une sous-couche 24'b constituée de GainAs, et une sous-couche 24'c constituée de GaInAsP, pour constituer la couche active d'un laser à double hétérojonction.
GaInAsP, une sous-couche 24'b constituée de GainAs, et une sous-couche 24'c constituée de GaInAsP, pour constituer la couche active d'un laser à double hétérojonction.
Dans un autre exemple de réalisation, où le laser est du type SCH, la couche intermédiaire 24' est homogène, et toutes les couches, sauf la couche 24' sont constituées de InP, alors que la couche 24' est constituée de GaTnAs#.
Il est à la portée de l'homme de l'art de choisir un solvant sélectif permettant d'attaquer le matériau B sans attaquer pratiquement le matériau A, même dans le cas où la couche intermédiaire 24' est constituée de trois sous-couches de matériaux différents. Les épaisseurs et les dopages de la couche 20' et de la couche à forte conductivité -25 ne sont pas critiques pour le bon fonctionnement du transistor et peuvent donc être choisis en fonction des exigences de réalisation du laser. Autrement dit, le fait que les deux composants comportent des couches communes n'introduit pas de contrainte quant å l'optimisation de leurs performances. L'épaisseur de la couche 24' du laser détermine le choix de l'épaisseur de la couche intermédiaire 24 qui fixe l'espacement entre la grille et la source, et l'espacement entre la grille et le drain. L'épaisseur optimale choisie pour la couche active 24' du laser correspond A des espacements ayant une valeur convenable pour un bon fonctionnement du transistor en hyperfréquences
Ce procédé d'intégration monolithique est applicable notament aux circuits intégrés optiques, sur GaInAsP, pour les liaisons à fibres optiques.
Ce procédé d'intégration monolithique est applicable notament aux circuits intégrés optiques, sur GaInAsP, pour les liaisons à fibres optiques.
Claims (5)
1. Transistor à effet de champ, comportant une grille à jonction PN enterrée, caractérisé en ce qu'il comporte
- une couche dite couche active (28), constituée d'un matériau semi-conducteur ayant un dopage d'un premier type (N)
- une couche, dite - couche à forte conductivité (25), constituée d'un matériau semi-conducteur ayant un dopage du premier type (N+), et étant divisée en deux parties distinctes qui sont situées sur une même face de la couche active (28) et qui sont séparées par un espace
- deux plots métalliques (33, 34) situés respectivement sur les deux parties de la couche à forte conductivîté (25), et constituant respectivement des contacts de source et de drain pour le transistor
- un barreau (23) de matériau semi-conducteur ayant un dopage de type opposé (P) au - premier type (N), situé dans l'espace séparant les deux parties de la couche (25) à haute conductivité, sans être en contact avec ces deux parties, et ayant une première face (37) en contact avec la couche active (28) pour constituer une jonction PN qui est la grille de commande du transistor ; et une seconde face (19) comportant un plot de métal (30) constituant le contact de grille du transistor.
2. Procédé de réalisation d'un transistor à effet de champ, selon la revendication 1, caractérisé en ce qu'il consiste successivement ê
- déposer un masque (22) sur une première face (21) d'une plaque (20)- constituée d'un premier matériau semi-conducteur (A) ayant un dopage d'un premier type (P), et graver chimiquement la plaque (20) en révélant les plans 111 du matériau, pour créer sous le masque (22) un relief (23) ayant une section triangulaire
- déposer, par épitaxie, une couche (24), dite lnterca- laire, constituée d'au moins un second matériau semi-conducteur (B) et ayant une épaisseur choisie en fonction de la distance souhaitée entre la grille et la source, et entre la grille et le~ drain du transistor å réaliser
- déposer, par épitaxie, une couche (25) dite couche à forte conductivivité, constituée du premier matériau semi-conducteur (A) avec un dopage d'un second type (N )
- araser ces couches (20, 24, 25) en enlevant une épais~ seur de matériau, telle que le matériau constituant le relief (23) est mis à jour sur une surface (27) qui sépare en deux parties la couche (25) å haute conductivité, cette surface constituant la jonction de grille du transistor å réaliser
- déposer, par épitaxie, une couche (28) constituée du premier matériau semi-conducteur (A) avec un dopage du second type (N), pour constituer la couche active du transistor
- déposer une couche (29) d'un matériau pour constituer un support mécanique du transistor
- déposer un plot métallique (30), sur la seconde face (19) de la plaque (20), en vis-A-vis du relief (23), pour constituer un contact de grille
- graver la seconde face (19) de la plaque (20) par un solvant sélectif qui n'attaque pas le second matériau (B) constituant la couche intercalaire (24), ni le plot métallique (31), pour enlever complètement le matériau de la plaque (20) sauf la partie (23) située sous la plot métallique (30)
- enlever la couche intercalaire (24) au moyen d'un solvant sélectif qui n'attaque pas le premier matériau (A), ni le métal du plot métallique (30)
- déposer sur les deux parties de la couche (25) à haute conductivité, respectivement deux plots métalliques (33, 34), de part et d'autre de la surface (37) qui constitue la jonction de grille, pour constituer respectivement un contact de source et un contact de drain.
3. Procédé selon la revendication 2, caractérisé en ce que le premier matériau semi-conducteur (A) est un matériau de la famille GaInAsP et le second matériau semi-conducteur (B) est de l'InP.
4. Procédé d'intégration monolithique d'un transistor A effet de champ et d'un laser, caractérisé en ce qu'il consiste à réaliser un transistor à effet de champ selon le procédé de la revendication 1, et consiste en outre 8
- choisir le second matériau semi-conducteur (B), qui constitue la couche intercalaire (24), tel qu'il puisse constituer la couche active (24') d'un laser ; le laser étant constitué en outre par une partie (20') de la plaque (20), après la gravure de cette plaque (20), et par une partie de la couche (25) à conductîvité élevée
- déposer un second plot métallique (31'), en même temps que celui (31) constituant le contact de grille, pour constituer l'une des bornes d'alimentation du laser, et pour protéger toutes les couches de matériaux semi-conducteur (20, 24') à l'empla- cement du laser, pendant la gravure de la plaque (20) et de la couche intercalaire (24').
5. Procédé selon la revendication 4, caractérisé en ce qu'il consiste à déposer la couche intercalaire (24') en déposant successIvement trois sous-couches (24'a, 24'b, 24'c) de matériaux différents, gravables par un même agent chimique selectif n'attaquant pas le premier matériau semi-conducteur (A) ; ces matériaux étant choisis tels que ces 3 sous-couches (24'a, 24'b, 24'c) forment une couche pour un laser à double hétêrojonction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8805789A FR2631744A1 (fr) | 1988-04-29 | 1988-04-29 | Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8805789A FR2631744A1 (fr) | 1988-04-29 | 1988-04-29 | Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2631744A1 true FR2631744A1 (fr) | 1989-11-24 |
Family
ID=9365852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8805789A Withdrawn FR2631744A1 (fr) | 1988-04-29 | 1988-04-29 | Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2631744A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552067A2 (fr) * | 1992-01-16 | 1993-07-21 | Samsung Electronics Co. Ltd. | Transistor à effet de champ et sa méthode de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0233725A2 (fr) * | 1986-02-18 | 1987-08-26 | Kabushiki Kaisha Toshiba | Dispositif opto-electronique et procédé pour sa fabrication |
-
1988
- 1988-04-29 FR FR8805789A patent/FR2631744A1/fr not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0233725A2 (fr) * | 1986-02-18 | 1987-08-26 | Kabushiki Kaisha Toshiba | Dispositif opto-electronique et procédé pour sa fabrication |
Non-Patent Citations (2)
| Title |
|---|
| IEEE ELECTRON DEVICE LETTERS, vol. EDL-5, no. 7, juillet 1984, pages 273-276, New York, US; J.B.BOOS et al.: "Planar fully ion implanted InP power junction FET's" * |
| IEEE ELECTRON DEVICE LETTERS, vol. EDL-8, no. 5, mai 1987, pages 223-225, IEEE, New York, US; W.KRUPPA et al.: "Small-signal characteristics of InP junction FET's" * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552067A2 (fr) * | 1992-01-16 | 1993-07-21 | Samsung Electronics Co. Ltd. | Transistor à effet de champ et sa méthode de fabrication |
| EP0552067A3 (fr) * | 1992-01-16 | 1994-12-21 | Samsung Electronics Co Ltd |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0829934B1 (fr) | Procédé de fabrication d'un composant optoélectronique à semiconducteur et composant ou matrice de composants fabriqués selon ce procédé | |
| FR2966283A1 (fr) | Procede pour realiser une structure de collage | |
| EP3577683B1 (fr) | Structure pour application radiofréquence | |
| EP0864886B1 (fr) | Procédé de fabrication de circuits optiques intégrés permettant de minimiser les pertes optiques de couplage | |
| EP0351316A1 (fr) | Procédé de fabrication d'une cellule de mémoire intégrée | |
| EP0817337B1 (fr) | Procédé de fabrication d'un laser à émission par la surface | |
| EP0752743A1 (fr) | Dispositif laser à structure enterrée pour circuit photonique intégré et procédé de fabrication | |
| EP0310184B1 (fr) | Elément de commutation optique incluant deux guides de lumière parallèles et matrice de commutation constituée de tels éléments | |
| FR2863773A1 (fr) | Procede de fabrication de puces electroniques en silicium aminci | |
| FR2631744A1 (fr) | Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser | |
| FR2779274A1 (fr) | Circuit integre avec couche d'arret et procede de fabrication associe | |
| EP0446112A1 (fr) | Connecteur élastomérique pour circuits intégrés ou analogues, et son procédé de fabrication | |
| EP3994509A1 (fr) | Assemblage d'un composant semi-conducteur actif et d'un composant optique passif à base de silicium | |
| FR2718287A1 (fr) | Procédé de fabrication d'un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant. | |
| EP4148470A1 (fr) | Procede de fabrication d'un systeme optoelectronique en photonique sur silicium comportant un dispositif optique couple a un circuit photonique integre | |
| EP0689253B1 (fr) | Procédé de réalisation d'une matrice de composants à puits quantiques de structure verticale commandable électriquement | |
| EP3767376B1 (fr) | Modulateur optique capacitif | |
| FR3076916A1 (fr) | Modulateur de phase electro-optique | |
| FR2583220A1 (fr) | Procede de realisation d'au moins deux metallisations d'un composant semi-conducteur, recouvertes d'une couche de dielectrique et composant obtenu par ce dielectrique | |
| FR2647967A1 (fr) | Dispositif optoelectronique sur substrat semi-isolant et procede de realisation d'un tel dispositif | |
| EP1536439A1 (fr) | Composant incluant un condensateur variable | |
| FR3076658A1 (fr) | Procede de gravure d'une cavite dans un empilement de couches | |
| EP0274796B1 (fr) | Elément de commutation optique entre deux guides de lumière et matrice de commutation optique formée de ces éléments de commutation | |
| EP0999585A1 (fr) | Fabrication de mémoire dram et de transistors mos | |
| EP0550317A1 (fr) | Procédé de réalisation d'un transistor à effet de champ hyperfréquence |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |