FR2556906A1 - Disposition de circuit capable de relever le taux d'erreur dans les systemes de transmission de type numerique - Google Patents

Abstract

DISPOSITION DE CIRCUIT CAPABLE DE RELEVER LE TAUX D'ERREUR BER DANS LES SYSTEMES DE TRANSMISSION DE TYPE NUMERIQUE PAR LE BIAIS D'UN CODE DE LIGNE DU TYPE1B2B. LA DISPOSITION DE CIRCUIT PREVOIT LA PRESENCE DE MOYENS MS CAPABLES DE LIBERER UN PREMIER PUIS RESPECTIVEMENT UN DEUXIEME FLUX DE BITS A ET B OBTENUS EN REGROUPANT EN SERIES LES PREMIERS ET LES DEUXIEMES BITS DES MOTS QUI COMPOSENT LE FLUX D'ENTREE. CES FLUX A ET B SONT ENVOYES VERS DES ENTREES A PREMIERS ET DEUXIEMES MOYENS DE RELEVEMENT D'ERREURS PRE ET SRE CAPABLES DE METTRE EN SERVICE LEUR PROPRE SORTIE LOSQU'ILS DECELENT LA PRESENCE DE COUPLES DE BITS "1-1" ET "0-0". ON A PREVU EGALEMENT LA PRESENCE DE MOYENS DE TOTALISATION D'ERREURS TE RELIES A LA SORTIE DES PREMIERS ET DEUXIEMES MOYENS DE RELEVEMENT D'ERREURS.

Description

La présente invention se réfère à une disposition de circuit

particulièrement applicable dans la station réceptrice d'un système de transmission de type numérique en utilisant un code de ligne de type 1B/2B et capable de relever le taux d'erreur (BER = Bit Error Rate). Dans les systèmes de transmission de type numérique, le flux binaire de données destiné à être transmis au terminal éloigné est premièrement converti en un code à trois niveaux (AMI, HDB3, etc.) ayant pour but d'introduire des variations de polarité lorsque des séquences de bits de même valeur logique

sont présentes dans le signal binaire.

Généralement, le flux de données codifié sur trois ni-

veaux est ensuite envoyé à un autre appareil de codage capable

de libérer à la sortie le signal envoyé sur la ligne de trans-

mission. Comme code de ligne, on utilise généralement un code (par exemple MCMI) de type lB/2B, autrement dit du type o chaque

symbole du code à trois niveaux est converti en un couple de bits.

Ainsi, la description se réfère par la suite à un ter-

minal de ligne o le code à trois niveaux utilise le code HDB3 et

le code de ligne, le code MCMI. Le code MCMI prévoit la trans-

mission des symboles exprimés en code HDB3 selon les règles sui-

vantes:

- i"+l" du code HDB3 sont transmis comme "1-1".

- i"-l" du code HDB3 sont transmis conmme "0-O".

- les "O" du code HDB3 sont transmis comme "0-1".

On notera que la configuration "1-O" n'est jamais em-

ployee par le code MCMI (configuration interdite), elle peut donc être exploitée pour mesurer les erreurs commises pendant la

transmission du flux d'informations.

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Il existe généralement dans la section réceptrice des terminaux de ligne un circuit spécial pour mesurer le taux d'erreur qui fournit à son tour des indications sur la qualité

de la transmission ci-dessus.

On connait des circuits pour mesurer le taux d'erreur qui ont cependant un inconvénient: ils ne peuvent déceler qu'une partie des erreurs commises. Ces circuits agissent suivant la méthode du "mot interdit": c'est-à-dire que si des erreurs dans la reconnaissance des niveaux logiques sont commises dans la station réceptrice, certaines de ces erreurs provoquent le mot interdit "1-0". Cette méthode prévoit donc le relèvement de la configuration interdite et le comptage du nombre des relèvements dans un intervalle de temps prédéterminé. Il faut cependant tenir compte que ce mot interdit ne peut être provoqué que si le bruit

présent sur la ligne comporte une reconnaissance erronée du deu-

xième bit du mot "1-1" (expression codifiée du symbole "+" HDB3) ou du premier bit du mot "0-0" (expression codifiée du symbole "-" HDB3). Il est impossible de provoquer le mot interdit en se référant à la configuration "0-1" (expression codifiée du symbole "0" HDB3) si ce n'est en présence de deux erreurs consécutives

(toute probabilité pour que se-manifeste cette condition étant ex-

trêmement faible).

Par conséquent, la méthode du "mot interdit" permet de

relever au maximum environ 27,5% des erreurs commises.

Notons toutefois que l'entité en question s'applique à des conditions théoriques et que dans la pratique, le pourcentage des erreurs décelables est nettement inférieur à celui mentionné ci-dessus. En effet, on relèvera 27,5% d'erreurs lorsque le bruit

sur la ligne sera du type de Gauss, lorsque la probabilité d'er-

reurs sera la même tant sur les bits "1" que sur les bits "0", et

lorsque la probabilité d'erreurs ne dépendra pas du type de sé-

quence transmise sur la ligne à un moment donné. Or, dans la pra-

tique il faut tenir compte du fait que dans les systèmes en fibre optique le bruit a un spectre différent que le bruit de Gauss et

que le niveau de bruit se mesure en fonction du niveau du signal.

Par conséquent, le rapport signal bruit S/N est pire en présence de bits "1", la probabilité d'erreurs au cours de l'opération de discrimination est donc supérieure sur les bits "1" aue sur les bits "0". En outre, si le moyen de transmission atténue encore d'avantage les hautes fréquences par rapport aux basses fréquences,

la probabilité d'erreurs dans la reconnaissance de la configura-

tion "0-1" sera d'autant plus élevée par rapport aux configura-

tions "0-0" et "1-1" que sera grande la différence d'atténuation

mentionnée ci-dessus.

Dans la pratique, cette atténuation comporte une plus grande probabilité d'erreurs dans la reconnaissance du symbole

"0" HDB3 o, comme nous l'avons déjà dit, le mot interdit n'ap-

parait jamais.

Le nombre de bits erronés relevable en théorie avec la méthode du mot interdit (environ 27,5%) est donc très nettement

réduit dans la pratique.

Ce que nous venons de dire est valable quand le moyen de transmission est constitué d'une fibre optique et quand le

bruit est provoqué par un photodétecteur.

Le but de cette invention est de réaliser un circuit ca-

pable de déceler un nombre d'erreurs indépendamment ou presque des conditions citées ci-dessus et qui soit en même temps fiable et

simple à réaliser.

En ce cas, le circuit de base de la présente invention

agit selon une méthode, différente de la méthode du "mot inter-

dit", appelée par la suite méthode des "couples".

Suivant l'invention, le circuit prévoit entre autres la séparation du flux de bits reçus en deux flux, appelés par la

suite flux A et flux B, obtenus en regroupant en séries les pre-

mièrs bits et les deuxièmes bits des mots se rapportant au co-

de MCMI.

En rappelant les règles ci-dessus concernant la conver-

sion de HDB3 en MCMI et que le code HDB3 introduit une inversion de polarité lorsque des séquences de bits de même valeur logique

sont présentes dans le signal binaire, on en déduit aue, en absen-

ce d'erreur, il est impossible d'avoir deux bits "1"' consécutifs sur le flux A et deux bits "0" consécutifs sur-ie flux B. En cas d'erreurs, cette condition n'est plus remplie et on relève la présence des "couples" de bits "1" et 'l0" sur les flux A et B. Le circuit de base de l'invention présente est capable de relever la présence des couples mentionnés ci-dessus et de

compter les relèvements dans un intervalle de temps prédéterminé.

On a remarqué que le circuit de cette invention est capable de re-

lever un grand nombre d'erreurs réellement commises (environ 63%)

même quand la différence d'atténuation ci-dessus est très grande.

La disposition de circuit suivant l'invention prévoit donc la pré-

sence en combinaison des éléments caractéristiques suivants: - des moyens de séparation, capables de recevoir en entrée le signal codifié suivant ledit code de ligne et capable également de libérer sur une première sortie, puis sur une deuxième sortie, des flux binaires obtenus en regroupant par séries les premiers bits puis les deuxièmes bits de chacun des mots du code de ligne; - des premiers moyens de relèvement d'erreurs reliés à la première sortie des moyens de séparation, capables de mettre en service leur sortie chaquefois qu'ils reçoivent en entrée un couple de bits ayant la valeur logique "un"; - des deuxièmes moyens de relèvement d'erreurs reliés à la deuxième sortie des moyens de séparation, capables de mettre en service leur sortie chaque fois qu'ils reçoivent en entrée un

couple de bits ayant la valeur logique "zéro".

- des moyens de totalisation d'erreurs capables de fournir des indications concernant le total des impulsions qui correspondent à la sortie des premiers et des deuxièmes moyens

de relèvement d'erreurs.

D'autres caractéristiques de l'invention seront déve-

loppées dans la description suivante relative à un exemple non

limitatif de réalisation et accompagnée par les figures ci-inclu-

ses parmi lesquelles: - la figure 1 montre le schéma de la disposition de circuit réalisée suivant l'invention; - la figure 2 montre des formes d'onde relatives à la

figure 1.

La figure 1 illustre la disposition de circuit réalisée

suivant l'invention dont la description se réfère à un système de

transmission à 34 Mbit/s. Puisque le circuit de base de cette in-

vention peut être employé en combinaison avec un code de ligne du type lB/2B, la ligne de transmission L reçoit un flux de bits à la vitesse de 68 Mbit/s. La figure 2 illustre une séquence de symboles en code HDB3 et dans le deuxième diagramme la traduction

de cette séquence en code MCMI.

La ligne L est reliée à des moyens de séparation MS

comprenant une unité d'extraction UE des impulsions de temporisa-

tion capable de libérer en sortie une horloge CK (voir figure 2)

dont la fréquence est moitié moins rapide (34 MHz) que la fréquen-

ce de chiffre du signal reçu en entrée. Le flux de données en code MCMI arrive également sur

l'entrée de données d'un premier et d'un deuxième circuit'sbista-

bkles FF1 et FF2 lesquels reçoivent respectivement sur l'entrée

de temporisation ladite horloge CK et l'horloge CK.

Un premier flux de bits (voir flux A sur figure 2), obte-

nu en regroupant en séries les premiers bits de chacun des mots MCMI, correspond à la sortie de l'unité FF1 alors qu'à l'unité FF2 correspond un deuxième flux de bits (voir flux B sur figure B), résultat du regroupement en séries des deuxièmes bits des mots MCMI. Ainsi que nous l'avons précisé au préalable, les deux flux de bits jouissent de la propriété selon laquelle, en l'absence

d'erreurs, deux bits consécutifs d'une valeur logique "un" n'appa-

raissent jamais dans le flux A, tout comme deux bits consécutifs d'une valeur logique "zéro" ne peuvent jamais apparaître dans le flux B. En cas d'erreurs cette règle est violée et ces violations

sont mises en évidence dans la figure 2 par une ligne en pointillé.

La disposition de circuit suivant l'invention se base sur la méthode de relèvement des couples de bits "1 - 1" dans le flux A et de couples de bits "O - O" dans le flux B puisque la

présence de ces couples indique la présence d'erreurs.

On relève la présence de ces couples par des premiers

moyens de relèvement d'erreurs PRE qui, d'après une forme préfé-

rentielle de réalisation, sont mis en place à travers des circuits bistables et des circuits logiques mais qui peuvent également être mis en place à travers d'autres moyens tels que des registres etc.

Les moyens PRE prévoient en effet la présence d'un cir-

cuit bistable du type D FF3 dont l'entrée de données reçoit le

flux A et l'entrée de temporisation l'horloge CK. La sortie in-

versée de l'unité FF3 arrive à la première entrée d'une unité lo-

gique du type NOR N1 qui reçoit elle-même en deuxième entrée la sortie inversée de l'unité FF1. Lorsque deux bits "un" consécutifs sont présents sur le flux A, l'unité N1 met en service sa propre

sortie EA (illustration sur la figure 2).

Le flux B est analysé par une structure coïncidant fon-

damentalement avec la structure qui se réfère au flux A.Les deuxié-

mes moyens de relèvement d'erreurs SRE prévoient en effet la pré-

sence d'un circuit bistable du type D FFA dont l'entrée de tempo-

risation reçoit ladite horloge CK. On relie à la sortie de l'unité

FF4 une unité logique du type NOR N2 qui reçoit en deuxième en-

trée le flux B. Lorsque deux bits "zéro" consécutifs sont présents sur le flux B, l'unité N2 met en service sa propre sortie EB (illustration sur la figure 2). On a relié à la sortie des moyens PRE et SRE des moyens de totalisation d'erreurs TE qui, d'après une forme préférentielle de réalisation, sont constitués d'une unité logique du type OR N3 dont la sortie est reliée à l'entrée de données d'un autre circuit bistable FF4. Cette dernière unité reçoit sur l'entrée de temporisation l'horloge CK et libère une impulsion sur sa propre sortie ET (voir figure 2) chaque fois qu'elle relève la présence d'une erreur sur le flux A ou sur le flux B. On a relié à la sortie de l'unité FF5 des circuits de comptage CC de type connu, capables de totaliser ces impulsions

et d'en afficher le total dans les formes demandées.

La figure lillustre un autre circuit bistable FF6 qui

reçoit sur l'entrée de données le flux A et sur l'entrée de tempo-

risation l'horloge CK. L'unité FF6 a pour but de rendre le flux A parallèle et synchrone par rapport au flux B, condition nécessaire

au bon fonctionnement des circuits de décodification (non illus-

trés).

Il est possible de démontrer que la disposition de cir-

cuit à la base de l'invention présente est capable de déceler un

nombre d'erreurs qui, même en présence de conditions particuliè-

rement strictes quant à la différence d'atténuation mentionnée

ci-dessus, s'élève à environ 63% des erreurs réellement commises.

Le nombre des erreurs relevables avec ce circuit est donc nette-

ment plus élevé que celui des circuits déjà connus.

On peut avec ce circuit relever un grand nombre d'er-

reurs grâce au fait qu'il n'est pas influencé par le type de bruit présent sur la ligne de transmission et n'est que peu influencé par ladite différence d'atténuation entre les hautes et les basses fréquences. Ce circuit est en outre simple à réaliser pour le but énoncé.

Claims (5)

- REVENDICATIONS -

1.- Disposition de circuit pour le relèvement du taux d'erreur dans les systèmes de transmission de type numérique en utilisant un code de ligne (1B/2B) o chaque symbole du code d'origine est converti en un mot de deux bits, caractérisé par le fait qu'il prévoit la présence en combinaison des éléments caractéristiques suivantes: - des moyens de séparation (MS) capables de recevoir en entrée le signal codifié suivant ledit code de ligne (MCMI) et capable également de libérer sur une première sortie (A), puis

sur une deuxième sortie (B), des flux binaires obtenus en regrou-

pant en séries le premier bit puis le deuxième bit de chacun des mots du code de ligne;

- des premiers moyens de relèvement d'erreurs (PRE), re-

liés à la première sortie (A) des moyens de séparation (MS), ca-

pables de mettre en service leur propre sortie (EA) chaque fois qu'ils reçoivent en entrée deux bits consécutifs ayant la valeur logique "un"; des deuxièmes moyens de relèvement d'erreurs (SRE)

reliés à la deuxième sortie des moyens de séparation (MS), capa-

bles de mettre en service leur propre sortie (EB) chaque fois au'ils reçoivent en entree deux bits consécutifs ayant la valeur logique "zéro"; - des moyens de totalisation d'erreurs (TE) capables

de fournir des indications concernant le nombre total d'impul-

sions qui correspondent à la sortie des premiers et des deuxièmes

moyens de relèvement d'erreurs (PRE et SRE).

2.- Disposition de circuit suivant la revendication 1

caractérisée par le fait que les moyens de séparation (MS) pré-

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voient la présence en combinaison des éléments caractéristiques suivants:

- une unité d'extraction des impulsions de temporisa-

tion (UE) capable de libérer une horloge (CK) dont la fréquence est moitié moins grande que la fréquence de chiffre du flux de données transmis sur la ligne; - un premier et un deuxième circuits bistablesdu type D (FF1, FF2) dont les entrées de données sont reliées à la ligne de transmission et dont l'entrée de temporisation reçoit ladite

horloge (CK) puis l'horloge inversée (CK).

3.- Disposition de circuit suivant la revendication 1 caractérisée par le fait que les premiers moyens de relèvement d'erreurs (PRE) prévoient la présence en combinaison des éléments caractéristiques suivants: - un troisième circuit bistable du type D (FF3) dont l'entrée de données est reliée à la première sortie (A) des

moyens de séparation (MS) et dont l'entrée de temporisation re-

çoit ladite horloge (CK); - un premier circuit logique du type NOR (N1) dont la première entrée reçoit la sortie inversée du troisième circuit bistable (FF3) et dont la deuxième entrée reçoit la sortie inversée

du premier circuit bistable (FF1).

4.- Disposition de circuit suivant la revendication 1 caractéxisée par le fait que les deuxièmes moyens de relèvement d'erreurs (SRE) prévoient la présence en combinaison des éléments caractéristiques suivants: - un quatrième circuit bistable du type D (FF4) dent l'entrée de données est reliée à la deuxième sortie des moyens de sépration (MS) et dont l'entrée de temporisation reçoit ladite horloge inversée (C-K); - un deuxième circuit logique du type NOR (N2) dont une première entrée reçoit la sortie du deuxième circuit bistable (FF2) et dont la deuxième entrée reçoit la sortie du quatrième

circuit bistable (FF4).

5.- Disposition de circuit suivant la revendication 1

caractérisée par le fait cue lesdits moyens de totalisation d'er-

reurs (TE) prévoient la présence en combinaison des éléments carac-

téristiques suivants: - une unité logique du type OR (N3) dont les entrées sont reliées aux sorties des premiers et des deuxièmes moyens de relèvement d'erreurs (PRE et SRE); - un cinquième circuit bistable du type D (FF5) dont l'entrée de données est reliée à la sortie de l'unité de somme

logique (N3) et dont l'entrée de temporisation reçoit ladite hor-

loge inversée (CK); - des circuits de comptage (CC) reliés à la sortie du

cinquième circuit bistable (FF5).