FR2552903A1

FR2552903A1 - Multiplier

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Publication number: FR2552903A1
Application number: FR8315946A
Authority: FR
Original assignee: Individual
Current assignee: Individual
Priority date: 1983-10-03
Filing date: 1983-10-03
Publication date: 1985-04-05

Abstract

The invention relates to a ''pipe line'' multiplier composed of binary logic elements, receiving 2 numbers, one a binary-coded, fixed point, 2's complement multiplicand, the other a binary-coded, fixed point absolute value and sign bit multiplication factor, and supplying a result which is coded identically to the multiplicand and in the same format. It comprises a device for reception of the multiplicand in ''serial by packet of F bits'' mode, a device for parallel reception and approximation of the multiplication factor, a primary multiplier assembly, an assembly for selection of the primary multiplications according to the multiplication factor, addition means, an inversion assembly, synchronisation means. The multiplicand is of any length by packet of F bits, the result is supplied in the same way as the multiplicand is input. The multiplication time is equal to the basic clock period of the multiplier multiplied by the number of bits of the multiplicand and divided by F. Application to digital signal processing.

Description

La presente invention concerne un multiplieur composé d'eléments logiques binaires,recevant 2 nombres,l'un appelé multiplicande codé en binaire,virgule fixe,complement à 2,11autre appelé multiplicateur, codé en binaire,virgule fixe,valeur absolue et bit de signe, et fournissant un nombre, résultat de la multiplication,codé identiquement au multiplicande. The present invention relates to a multiplier composed of binary logic elements, receiving 2 numbers, one called multiplicand coded in binary, fixed point, complement to 2.11 other called multiplier, coded in binary, fixed point, absolute value and sign bit , and providing a number, the result of multiplication, coded identically to the multiplicand.

Le traitement de signaux numériques necessitent souvent la multiplication de ceux-ci par un coefficient.Dès que ces multiplications doivent être exécutées rapidement, il est necessaire de prévoir des dispositifs spécialisés et non de les faire éxecuter par un ordinateur. The processing of digital signals often requires the multiplication of these by a coefficient. As soon as these multiplications must be carried out quickly, it is necessary to provide specialized devices and not to have them executed by a computer.

La multiplication de 2 nombres binaires demande- un nombre important d'éléments logiques qui varie avec:
.La longueur 1 du mot binaire multiplicande et g du multiplicateur,
.L'éxistence et le codage du signe du multiplicande et multiplicateur,
.Le mode d'introduction du multiplicande et du multiplicateur dans le multiplieur
Le mode de restitution du résultat
L'algorithme utilisé et la structure interne
Les 3 derniers points permettent de classer les multiplieurs existants::
Multiplieur parrallèle-parrallèle
.Multiplicande et multiplicateur sont présentés en parrallèle au multiplieur,
.Le résultat est fourni en parrallèle sur log blts,
.L'algorithme utilisé est celui de la multiplication classique sur papier, au moyen d'additionneurs élémentaires ou de tables de multiplications élémentaires mémorisées,
La rapidité est proportionnelle à 1+I,
.La complexité du multiplieur varie avec lxg,
.La prise en compte du signe compléxifie chaque additionneur élémentaire et pour un multiplieur donné, la longueur des opérandes
est fixe.The multiplication of 2 binary numbers requires a large number of logical elements which varies with:
.The length 1 of the binary word multiplicand and g of the multiplier,
.The existence and the coding of the sign of the multiplicand and multiplier,
The method of introducing the multiplicand and the multiplier into the multiplier
The method of restitution of the result
The algorithm used and the internal structure
The last 3 points are used to classify the existing multipliers:
Multiplier parrallèle-parrallèle
.Multiplicand and multiplier are presented in parallel to the multiplier,
The result is provided in parallel on log blts,
.The algorithm used is that of classical multiplication on paper, using elementary adders or memorized elementary multiplication tables,
The speed is proportional to 1 + I,
The complexity of the multiplier varies with lxg,
.The taking into account of the sign complicates each elementary adder and for a given multiplier, the length of the operands
is fixed.

Multiplieur série-parrallèle
.le multiplicande est introduit en série, bit après bit
avec une horloge d'inscription H et le multiplicateur est intro
duit en parrallèle,
Le multiplieur,outre des cellules additionneur élémentaire, -comprend des bistables pour propager, au rythme de H,le résultat et les retenues de cellule en cellule,
.Le résultat est fourni en série bit après bit sur lsg bits,
Le résultat commence à apparaitre au bout de g temps d'hor loae après l'introduction du bit de poids faible du multiplicande et son calcul demande l+g opérations,
.La compléxité du multiplieur varie avec g seulement,
La longueur du multiplicande est quelconque,
.La prise en compte du signe compléxifie chaque cellule,
.La prise en compte de multiplicateurs différents pour cha- que multiplicande necessite des éléments supplémentaires permettant de mémoriser chaque bit du multiplieur et de les modifier au fur et à mesure de l'introduction du multiplicande.Series-parallel multiplier
.the multiplicand is introduced in series, bit after bit
with an inscription clock H and the multiplier is intro
duit in parallel,
The multiplier, in addition to the elementary adder cells, includes bistables to propagate, at the rate of H, the result and the retentions from cell to cell,
.The result is supplied in series bit after bit on lsg bits,
The result begins to appear at the end of g hor loae time after the introduction of the least significant bit of the multiplicand and its calculation requires l + g operations,
.The complexity of the multiplier varies with g only,
The length of the multiplicand is arbitrary,
.The taking into account of the sign complicates each cell,
.Taking into account different multipliers for each multiplicand requires additional elements making it possible to memorize each bit of the multiplier and to modify them as the multiplicand is introduced.

Comme pour beaucoup de processeurs, le rendement d'un multiplieur peut autre grandement amélioré par l'introduction dans sa structure interne de bistables de mémorisation qui permettent ltéxé- cution de plusieurs calcul#simultanés,chaque calcul étant plus ou moins avancé, et donc l'utilisation permanente du multiplieur. As with many processors, the efficiency of a multiplier can be greatly improved by the introduction into its internal structure of memory bistables which allow the execution of several simultaneous calculations, each calculation being more or less advanced, and therefore the permanent use of the multiplier.

Dans la suite, de tels multiplieurs seront nommés multiplieur "pipe-line".In the following, such multipliers will be referred to as "pipeline" multipliers.

Le multiplieur serie-parrallèle mentionné ci-dessus est naturellement "pipe-line" avec toutefois la difficulté qu'un nouveau multiplicande pourrait être introduit tous les 1 coups d'horloge alors que le résultat ne peut sortir que tous les l+g coups d'horloge,d'où un rendement moindre. The serial-parallel multiplier mentioned above is naturally "pipeline" with the difficulty, however, that a new multiplicand could be introduced every 1 clock ticks while the result can only be output every l + g strokes. 'clock, hence a lower yield.

Le multiplieur parralèle-parrallèle peut être rendu "pipeline" en intercalant entre cellules élémentaires successives des bistables isolant chaque résultat partiel pendant une période d'horloge. The parallel-parallel multiplier can be made "pipeline" by inserting between successive elementary cells bistables isolating each partial result during a clock period.

La présente invention a pour objet un multiplieur "pipe-ling" présentant les avantages suivants:
A technologie égale, rapidité du mialtiplieur parralèleparrallèle,
Compléxité, liée au multiplicateur seulement, inférieure à icelle du multiplieur série-parrallèle,
.Longueur du multiplicande est quelconque,
.Mode et rythme d'introduction du multiplicande et de sortie du résultat rigoureusement identique,
.Multiplicateur différent pour chaque multiplicande sans bouplexifier le multiplieur,
.Cdmpléxité moindre selon les valeurs permises pour le multiplicateur, lorsqu'il n'est pas necessaire qu'il prenne toutes les valeurs de sa plage de variation.The subject of the present invention is a "pipe-ling" multiplier having the following advantages:
With equal technology, speed of the parallel-to-parallel mialtiplier,
Complexity, linked to the multiplier only, less than that of the series-parallel multiplier,
.Length of the multiplicand is arbitrary,
.Mode and rhythm of introduction of the multiplicand and output of the strictly identical result,
.Different multiplier for each multiplicand without bouplexifying the multiplier,
.Lower flexibility according to the values allowed for the multiplier, when it is not necessary for it to take all the values of its range of variation.

Selon l'invention,un multiplieur de 2 nombres binaires,l'u# appelé multiplicande codé en virgule fixe et complémént a 2,1'autre appelé multiplicateur codé en virgule fixe, valeur absolue et bit d signe, le résultat étant de codage identique au multiplicande, est caractérisé en ce qu'il comporte::
.Un ensemble de reception en mode "série par paquet(P,F)", décrit ci-après,d'un multiplex de multiplicandes et de reception en parralèle et d'approximation du multiplicateur,
Un ensemble multiplieur primaire destiné à construire q multiplex de nombres binaires,de mame P et F que le multiplex de multiplicandes recu,dont les nombres ont pour valeurs celles des multiplicandes du multiplex reçu après multiplication par des nombres puissances entieres relatives consécutives de 2,
.Un ensemble de sélection de m multiplex au plus parmi ces q multiplex selon la valeur absolue approximée des multiplicateurs successifs correspondant à chaque multiplicande,
Des moyens d'addition des nombres2des m multiplex sélectéE pour en fournir un multiplex de nombres résultats, de même P et F que le multiplex de multiplicandes reçu,
.Un ensemble d'inversion d'un résultat du multiplex des nombres résultats selon le signe du multiplicateur correspondant,
.Des moyens de synchronisation de toutes les actions des moyens et ensembles ci-dessus.According to the invention, a multiplier of 2 binary numbers, the u # called multiplicand coded in fixed point and complementary to 2.1 'other called multiplier coded in fixed point, absolute value and bit d sign, the result being of identical coding multiplicand, is characterized in that it comprises:
.A set of reception in "serial by packet (P, F)" mode, described below, of a multiplex of multiplicands and of reception in parallel and of approximation of the multiplier,
A primary multiplier set intended to construct q multiplex of binary numbers, of mame P and F as the received multiplicand multiplex, whose numbers have as values those of the multiplicands of the received multiplex after multiplication by consecutive relative integer numbers of 2,
.A selection set of m multiplex at most among these q multiplex according to the approximate absolute value of the successive multipliers corresponding to each multiplicand,
Means for adding the numbers2 of the m multiplex selected to provide a multiplex of result numbers, the same P and F as the multiplicand multiplex received,
.A set of inversion of a result of the multiplex of the numbers results according to the sign of the corresponding multiplier,
.Means of synchronization of all the actions of the above means and assemblies.

L'invention sera mieux comprise et d'autres caractéristiquE apparaîtront à l'aide de la description ci-après et des dessins s'# rapportant sur lesquelles:
.La figure 1 represente un exemple du multiplex de nombres binaires,ces nombres étant les multiplicandes dans le cas du multiplex introduit, et les résultats dans le cas du multiplex sortant,
.La figure 2 représente un exemple d'un schéma du multiplieur selon l'invention,
.La figure 3 represente un mode de réalisation de l'organe de reception en mode série'par paquet(P,F > ',
.La figure 4 représente 5 exemples des q multiplex dont les nombres ont pour valeurs celles des multiplicandes du multiple: d'entrée après multiplication par les puissances suivantes de 2: {-4,-2,E,+1,+4,
.La figure 5 représente un mode de réalisation de l'ensemble multiplieur primaire,
.La figure 6 représente un exemple d'approximation du multiplicateur,
.La figure 7 représente un mode de réalisation de l'ensemble
p de reception et d'aPproximation du multiplicateur,
La figure 8 représente un mode de réalisation de l'ensemble de sélection, des moyens d'additions et de l'ensemble d'inverSion des résultats,
la figure 9 représente un mode de réalisation des moyens de synchronisation.The invention will be better understood and other characteristics will appear with the aid of the description below and of the drawings relating to which:
FIG. 1 represents an example of the multiplex of binary numbers, these numbers being the multiplicands in the case of the introduced multiplex, and the results in the case of the outgoing multiplex,
FIG. 2 represents an example of a diagram of the multiplier according to the invention,
. Figure 3 represents an embodiment of the receiving device in serial mode 'per packet (P, F>',
.Figure 4 represents 5 examples of the q multiplexes whose numbers have as values those of the multiplicands of the multiple: input after multiplication by the following powers of 2: {-4, -2, E, + 1, + 4,
FIG. 5 represents an embodiment of the primary multiplier assembly,
FIG. 6 represents an example of an approximation of the multiplier,
FIG. 7 represents an embodiment of the assembly
p receiving and approving the multiplier,
FIG. 8 represents an embodiment of the selection set, the addition means and the results inversion set,
FIG. 9 represents an embodiment of the synchronization means.

Sur la figure l,le multiplex représenté contiend des valeurs codées sur 20 bits,l'indice O (aO,bO,cO) étant l'indice du bit de poids faible,l'indice 19 étant l'indice du bit de signe, les indices 1 à 18 indiquant les bits de poids croissant, transmises par paquet de F=4 bits, physiquement sur 4 conducteurs, en commençant par les 4 bits de poids faible, puis les 4 bits de poids immédiatement supé rieur,jusqu'aux 4 bits de poids forts dont le bit de signe, avec une horloge d'inscription H, physiquement sur 1 conducteur, pour chaque chaque paquet, et un signal de synchronisation Hv,tous les P=5 paquets et, sans que celà ne soit une obligation, coincidant dans le temps avec les 4 bits de poids faible, physiquement sur un conducteur, in- diquant chaque nouvelle valeur dans le multiplex. In FIG. 1, the multiplex represented will contain values coded on 20 bits, the index O (aO, bO, cO) being the index of the least significant bit, the index 19 being the index of the sign bit, the indices 1 to 18 indicating the bits of increasing weight, transmitted by packet of F = 4 bits, physically on 4 conductors, starting with the 4 least significant bits, then the 4 bits of immediately greater weight, up to 4 most significant bits including the sign bit, with a registration clock H, physically on 1 conductor, for each each packet, and a synchronization signal Hv, all P = 5 packets and, without this being an obligation , coinciding in time with the 4 least significant bits, physically on a conductor, indicating each new value in the multiplex.

Ultérieurement, ce multiplex et le mode d'introduction de celui-ci dans tout dispositif logique sera noté série par paquet(P,F)"le nombre F indiquant le nombre de bits par paquet et P le nombre de paquetspar valeur, chaque valeur étant codée alors sur PxF bits.Subsequently, this multiplex and the method of introducing it into any logic device will be noted series by packet (P, F) "the number F indicating the number of bits per packet and P the number of packets by value, each value being then coded on PxF bits.

La figure suivante représente un mode de réalisation du multiplieur selon l'invention.Sur la figure 2,un ensemble de circuits
1 1 représente l'ensemble de reception en mode "série par paquet (P, F)11 du multiplex de multiplicandes, tel que celui-ci est représenté sur la figure l,un ensemble de circuits 2 représente l'ensemble multiplieur primaire destiné a construire q multiplex dont les valeurs sont celles des multiplicandes du multiplex reçu après multiplication par une puissance de 2 de la forme 2k+i (avec k entier relatif et i variant de O à q-l),un ensemble de circuits 3 représente les moyens de synchronisation,un ensemble de circuits 4 représente l'ensemble de sélection de ces q multiplex,un ensemble de circuits 5 représente les moyens d'addition des valeurs des multiplex sélectionnés et l'ensemble d'invertion de ces valeurs résultats,un ensemble de circuits 6 représente l'ensemble de reception et d'approximation du multiplicateur.The following figure shows an embodiment of the multiplier according to the invention. In FIG. 2, a set of circuits
1 1 represents the reception set in "serial by packet (P, F) 11 mode of the multiplicand multiplex, as shown in FIG. 1, a set of circuits 2 represents the primary multiplier set intended for construct q multiplex whose values are those of the multiplicands of the multiplex received after multiplication by a power of 2 of the form 2k + i (with k relative integer and i varying from O to ql), a set of circuits 3 represents the synchronization means , a set of circuits 4 represents the selection set for these q multiplexes, a set of circuits 5 represents the means of adding the values of the selected multiplexes and the set of inversion of these result values, a set of circuits 6 represents the set of reception and approximation of the multiplier.

Cette représentation du multiplieur,ainsi que toutes les figures
décrites ci-après,est faite en prenant comme exemple
F=4 , P=5 , k=-12 , q=20.This representation of the multiplier, as well as all the figures
described below, is made taking as an example
F = 4, P = 5, k = -12, q = 20.

L'ensemble 1 est destiné à recevoir, de l'extérieur du
multiplieur,sur 4 conducteurs,le signal 11 transportant le multi
plex de multiplicandes en mode "série par paquet(P,F)",le signal 12
horloge H d'inscription du multiplex, et est destiné à fournir à
l'ensemble 2 6 signaux 13,14,15,16,17 et 18,chacun sur 4 conducteurs
transportant chacun un multiplex identique au signal 11 à ceci près H
que le signal 13 a 1 coup d'horloge de retard sur le signal 11,
le signal 14 a 1 coup d'horloge de retard sur le signal 13 et ainsi de suite jusqu'au signal 18;;
l'ensemble 3 est destiné à recevoir ,de l'extérieur du multiplieur,le signal 12 horloge d'inscription H du multiplex et le
signal 31, signal de synchronisation Hv indiquant chaque nouvelle
valeur dans le multiplex, et est destiné à fournir 5 signaux de séparation des valeurs dans les multiplex 13 à 18,notés 211 à 215 vers
l'ensemble 2,3 signaux 32,33 et 35 vers l'ensemble 5,1 signal 34 vers l'ensemble 6;
l'ensemble 2 est destiné à recevoir les signaux 13 à 18 de
l'ensemble 1, les signaux 211 à 215 de l'ensemble 3 et est destiné à
fournir 6 signaux 22 a' 27,chacun sur 4 conducteurs transportant un multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée(ll) après multiplication par 2 12 pour le signal.The assembly 1 is intended to receive, from outside the
multiplier, on 4 conductors, signal 11 carrying the multi
multiplicand plex in "serial by packet (P, F)" mode, signal 12
registration clock H of the multiplex, and is intended to provide
all 2 6 signals 13,14,15,16,17 and 18, each on 4 conductors
each carrying a multiplex identical to signal 11 except H
that signal 13 is 1 clock tick behind signal 11,
signal 14 has 1 clock tick delay on signal 13 and so on until signal 18 ;;
assembly 3 is intended to receive, from outside the multiplier, the signal 12 registration clock H of the multiplex and the
signal 31, Hv synchronization signal indicating each new
value in the multiplex, and is intended to provide 5 value separation signals in multiplexes 13 to 18, denoted 211 to 215 to
the set 2.3 signals 32.33 and 35 to the set 5.1 signal 34 to the set 6;
set 2 is intended to receive signals 13 to 18 from
set 1, signals 211 to 215 of set 3 and is intended for
supply 6 signals 22 to 27, each on 4 conductors carrying a multiplex whose values are those of the multiplicands of the input multiplex (ll) after multiplication by 2 12 for the signal.

22,2#8 pour le signal 23,2-4 pour le signal 24,2 =1 pour le signal 2 +8
25,2 pour le signal 26 et 2+8 pour le signal 27 et dont la figure
4 montre qu'il est possible d'en considérer 20 multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée après multiplication par toutes les puissances de 2,de 2-12après à 2+8 inclu;;
l'ensemble 6 reçoit, de l'extérieur du multiplieur,le signal
61 sur 21 conducteurs transportant le multiplicateur, et de l'ensem- ble 3 le signal 34 de prise en compte du multiplicateur pour le multiplicande correspondant, chaque occurence du signal 34 étant
donc séparée par 5 coups d'horloge H,et fournit 4 signaux 621 à
624 chacun sur 3 conducteurs,vers l'ensemble 4 de sélection des 20 multiplex permettant de sélectionner 4 multiplex au plus parmi les
20,la somme des puissances de 2 correspondantes à chacun de ces 4
multiplex étant une valeur approcnée de la valeur absolue du multiplicateur selon le critère d'approximation représenté sur la figure 6,et un signal 63 vers l'ensemble 5 d'invertion du résultat selon le signe du multiplicateur.22.2 # 8 for signal 23.2-4 for signal 24.2 = 1 for signal 2 +8
25.2 for signal 26 and 2 + 8 for signal 27 and whose figure
4 shows that it is possible to consider 20 multiplexes whose values are those of the multiplicands of the input multiplex after multiplication by all the powers of 2, from 2-12 after to 2 + 8 inclusive ;;
assembly 6 receives, from outside the multiplier, the signal
61 out of 21 conductors carrying the multiplier, and of set 3 the signal 34 for taking the multiplier into account for the corresponding multiplicand, each occurrence of signal 34 being
therefore separated by 5 clock strokes H, and provides 4 signals 621 to
624 each on 3 conductors, to the set 4 for selecting the 20 multiplexes making it possible to select at most 4 multiplexes among the
20, the sum of the powers of 2 corresponding to each of these 4
multiplex being a value approximated by the absolute value of the multiplier according to the approximation criterion represented in FIG. 6, and a signal 63 to the set 5 of inversion of the result according to the sign of the multiplier.

La figure suivante représente un mode de réalisation de l'ensemble de reception en mode "serie par paquet(P,F)".Sur la figure 3,où les mêmes repères que sur la figure 2 concernent des signaux et organes identiques,l'ensemble 1 est formé d'un circuit à décalage à 6 étages et 4 bits de front composé par 6 circuits, 111 à 116,chacun contenant 4 bascules d'horloge d'inscription H, les 4 sorties de chaque circuit 111 à 116 fournissant respectivement les signaux 13 à 18. The following figure represents an embodiment of the reception assembly in "serial by packet (P, F)" mode. In FIG. 3, where the same references as in FIG. 2 relate to identical signals and members, the set 1 is formed of a shift circuit with 6 stages and 4 edge bits composed by 6 circuits, 111 to 116, each containing 4 flip-flops of clock of recording H, the 4 outputs of each circuit 111 to 116 respectively providing signals 13 to 18.

La figure suivante ,figure 4,permet de mieux comprendre les fonctionnalités de l'ensemble 2,ensemble multiplieur primaire,dont un mode de réalisation est représenté sur la figure 5.La figure 4 représente,à des instants identiques,l'écoulement de 5 des 20 mul multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée multipliens respectivement par 2 4,2 2-4,2-2,20=1,2+1,2+4;; l'écoulement du temps est représenté sur un axe orienté de gauche à droite.Le temps représenté correspond à celui du passage de 3 va- leurs A,B,C des multiplex,chaque valeur s'écoulant en 5 coups d' horloge H numérotés de O à 4,correspondant respectivement au passa ge des bits de poids 0 à 3,4à7,...jusqu'à 16 à les valeurs dans chaque multiplex,les 5 exemples de multiplex sont représentés sur 4x5=20 lignes, chacune correspondant à un conducteur électrique,numé- rotées de 1 à 20.Le multiplex central, dit multiplex de référence, correspondant à une multiplication par l,est donc égal au multiplex d'entrée, et les valeurs A,B,C sont représentées par les bits aO à a19,b0 à b19,c0 à c19 ,a19,b19 et c19 étant les bits de signe. The following figure, FIG. 4, makes it possible to better understand the functionalities of the assembly 2, primary multiplier assembly, an embodiment of which is represented in FIG. 5. FIG. 4 represents, at identical times, the flow of 5 of the 20 mul multiplex whose values are those of the multiplicands of the input multiplex multiply respectively by 2 4.2 2-4.2-2.20 = 1.2 + 1.2 + 4 ;; the flow of time is represented on an axis oriented from left to right. The time represented corresponds to that of the passage of 3 values A, B, C of the multiplexes, each value flowing in 5 numbered clock strokes H from 0 to 4, corresponding respectively to the passage of the bits of weight 0 to 3.4 to 7, ... up to 16 to the values in each multiplex, the 5 examples of multiplex are represented on 4x5 = 20 lines, each corresponding to an electrical conductor, numbered from 1 to 20. The central multiplex, called reference multiplex, corresponding to a multiplication by l, is therefore equal to the input multiplex, and the values A, B, C are represented by the bits aO to a19, b0 to b19, c0 to c19, a19, b19 and c19 being the sign bits.

Le multiplex,en haut de la figure,correspond à une multiplication par 2 ,ce qui se traduit en binaire par la suppression des 4 bits de poids faibles et la répétition 5 fois du bit de signe, autrement dit par un décalage de 4 bits vers les bits de poids faibles,avec conservation de la valeur du bit de poids fort.Le 2e multiplex à p#artir du haut correspond à une multiplication par 2 2 ,ce qui se
traduit en binaire par un décalage de 2 bits vers les bits de poids faibles,avec la conservation de la valeur du bit de poids fort,bit de signe.Le 4e multiplex à partir du haut correspond à une multipli
cation par 2+1 ce qui se traduit en binaire par un décalage de 1
bit vers les bits de poids forts,la valeur du bit de poids le plus faible étant alors 0,et la valeur du bit de poids le plus fort devant être inchangée malgré le décalage pour éviter un débordement
De même,le 5e multiplex à partir du haut correspond à une multiplication par 2+4 ce qui se traduit en binaire par un décalage de 4 bits vers les bits de poids forts.The multiplex, at the top of the figure, corresponds to a multiplication by 2, which results in binary by the removal of the 4 least significant bits and the repetition 5 times of the sign bit, in other words by a shift of 4 bits towards the least significant bits, with conservation of the value of the most significant bit. The 2nd multiplex at p # starting from the top corresponds to a multiplication by 2 2, which
translated in binary by a shift of 2 bits towards the least significant bits, with the conservation of the value of the most significant bit, sign bit. The 4th multiplex from the top corresponds to a multipli
cation by 2 + 1 which translates into binary by an offset of 1
bit to the most significant bits, the value of the least significant bit then being 0, and the value of the most significant bit must be unchanged despite the offset to avoid overflow
Similarly, the 5th multiplex from the top corresponds to a multiplication by 2 + 4 which results in binary by a shift of 4 bits towards the most significant bits.

Nous voyons sur la figure 4 que les lignes 1 et 7,2 et 8, 5 et 11 et 16,6 et 12 sont identiques et représentent donc les mêmes conducteurs électriques.en particulier, les multiplex correspondant aux multiplications par 20 et 21 ont 3 conducteurs identiques donc en commun. We see in Figure 4 that lines 1 and 7.2 and 8, 5 and 11 and 16.6 and 12 are identical and therefore represent the same electrical conductors. In particular, the multiplexes corresponding to the multiplications by 20 and 21 have 3 identical conductors therefore in common.

Il est très facile de voir alors,que les multiplex correspondant aux multiplications par 2i et 2i+l ont aussi 3 conducteurs électriques en commun, que si les multiplex correspondant aux multiplications par 2i et 2i+4 sont disponibles,alors sur les mêmes conducteurs les multiplex correspondant aux multiplications par 2i+l,2i+2,2i+3 sont disponibles, et donc que les signaux 22,23,24, 25,26 et 27 transportant sur 24 conducteurs les multiplex correspor dant aux multiplications de chaque multiplicande par 2-12,2-8,2-4, 20,2+4,2+8 permettent d'avoir 20 multiplex dont les valeurs sont celles des multiplicandes après multiplication par toutes les puissances de 2,de 2-12 à 2+8 inclues. It is very easy to see then, that the multiplexes corresponding to the multiplications by 2i and 2i + l also have 3 electrical conductors in common, that if the multiplexes corresponding to the multiplications by 2i and 2i + 4 are available, then on the same conductors the multiplex corresponding to multiplications by 2i + l, 2i + 2.2i + 3 are available, and therefore the signals 22,23,24, 25,26 and 27 carrying on 24 conductors the multiplexes corresponding to the multiplications of each multiplicand by 2 -12.2-8.2-4, 20.2 + 4.2 + 8 allow to have 20 multiplexes whose values are those of the multiplicands after multiplication by all the powers of 2, from 2-12 to 2 + 8 included.

La figure suivante montre un mode de réalisation de l'ensen ble 2,multi lieur primaire.Sur la figure 5,où les mêmes repères concernent des signal et organes identiques, le signal 16 est égal au signal 25 qui correspond au multiplex de multiplicandes multiplex és par 20=1,multiplex de référence,compte tenu de la plage de varie tion du multiplicateur contenant 1, les 3 circuits 221,222 et 223 identiques sont des sélecteurs de 2 entrées de 4 bits vers une sortie sur 4 bits, une entrée du sélecteur 221 étant le multiplex 13,les 4 bits de 1' autre entrée étant le rebouclage du bit de poids le plus fort de la sortie 22,le signal de sélection 211,produit par l'ensemble 3,sélec tant le multiplex 13 au moment de la présence sur le multiplex 16 des 4 bits de poids le plus faible (bits de poids 0 à 3)d'une valeur, jusqu'à l'apparition,incluse,sur le multiplex 13 et donc sur le multiplex 22 des 4 bits de poids forts(bits de poids 16 à l9)de la m#me valeur, puis sélectant la 2e entrée,dont les 4 bits sont égaux au bit de poids l9,bit de signe, de la valeur du multiplex qui vient de passer, jusqu'au moment de la présence sur le multiplex 16 des 4 bits de poids le plus faible de la valeur sui antes,réalisant ainsi une extension du bit de signe, les circuits 222 et 223 ont un fonctionnement absolument identique celui du circuit 221,avec respectivement les multiplex 14 et 15 renplaçant le multiplex 13,les multiplex 23 et 24 remplaçant le multiplex 22, les signaux de sélection 212 et 213 remplaçant le signal de sélection 2i1 et le multiplex 16 servant également de multi- plex de référence, les circuits 224 et 225 identiques ont chacun une entrée sur 4 bits,une entrée de commande sur 1 bit et une sortie sur 4 bits, chaque bit de sortie étant le résultat d'un ET logique entre 1 bit d'entrée et l'entrée de commande, l'entrée du circuit 224 recevant le multiplex 17 et l'entrée de com mande recevant le signal 214,de l'ensemble 3,qui est au niveau loque 1 au moment de la presence sur le multiplex 17 des 4 bits de poids le plus faible d'une valeur et jusqu'à l'apparition, incluse, sur le multiplex 16 des 4 bits de poids fort de la meme valeur, et donc au niveau logique O le reste du temps, la sortie du circuit 224,multiplex 26,étant donc égale au multiplex 17 pendant le temps jl-rt le signal 214 est à 1 et ses 4 bits au niveau logique 0 pendant le temps où le signal 214 est à 0, le circuit 225 ayant un fonctionnement absolument identique à celui du circuit 224,avec le multiplex 18 remplaçant le multiplex 17, le signal 215 remplaçant le signal 214 et le multiplex 27 remplaçant le multiplex 26,le multiplex 16 servant également de multiplex de référence. The following figure shows an embodiment of the enshen ble 2, primary multi linker. In Figure 5, where the same references relate to identical signal and organs, the signal 16 is equal to the signal 25 which corresponds to the multiplex of multiplicands multiplex és by 20 = 1, reference multiplex, taking into account the range of variation of the multiplier containing 1, the 3 identical circuits 221, 222 and 223 are selectors of 2 inputs of 4 bits towards an output on 4 bits, an input of the selector 221 being the multiplex 13, the 4 bits of the other input being the looping back of the most significant bit of the output 22, the selection signal 211, produced by the set 3, selecting both the multiplex 13 at the time of the presence on multiplex 16 of the 4 least significant bits (bits of weight 0 to 3) of a value, until the appearance, inclusive, on multiplex 13 and therefore on multiplex 22 of 4 bits high weights (weight bits 16 to l9) of the same value, then selecting the 2nd entry, including the 4 bi ts are equal to the bit of weight l9, sign bit, of the value of the multiplex which has just passed, until the moment of the presence on multiplex 16 of the 4 least significant bits of the following value, thus achieving an extension of the sign bit, the circuits 222 and 223 have an absolutely identical operation to that of the circuit 221, with the multiplexes 14 and 15 respectively replacing the multiplex 13, the multiplexes 23 and 24 replacing the multiplex 22, the selection signals 212 and 213 replacing the selection signal 2i1 and the multiplex 16 also serving as a reference multiplex, the identical circuits 224 and 225 each have an input on 4 bits, a control input on 1 bit and an output on 4 bits, each bit output being the result of a logical AND between 1 input bit and the control input, the input of the circuit 224 receiving the multiplex 17 and the control input receiving the signal 214, of the set 3 , which is at level foul 1 at the time of presence on the m ultiplex 17 of the 4 least significant bits of a value and up to the appearance, inclusive, on multiplex 16 of the 4 most significant bits of the same value, and therefore at logic level O the rest of the time, the output of circuit 224, multiplex 26, therefore being equal to multiplex 17 during time jl-rt signal 214 is at 1 and its 4 bits at logic level 0 during time when signal 214 is at 0, circuit 225 having an operation absolutely identical to that of circuit 224, with multiplex 18 replacing multiplex 17, signal 215 replacing signal 214 and multiplex 27 replacing multiplex 26, multiplex 16 also serving as reference multiplex.

La figure 6 permet de mieux comprendre les fonctionnalités F de l'ensemble 6, ensemble de reception en parrållèle et d'approximation du multiplicateur, représenté sur la figure 7.La figure 6 donne un exemple d'approximation de la valeur absolue du multiplicateur permettant de simplifier notablement les ensembles 4, ensemble de #sélection,et 5,moyens d'addition, représentés sur la figure 8,tout en ayant un grand nombre de valeurs possibles du multiplicateur étalées sur une plage importante de variation. FIG. 6 makes it possible to better understand the functionalities F of the set 6, set of reception in parallel and of approximation of the multiplier, represented in FIG. 7. FIG. 6 gives an example of approximation of the absolute value of the multiplier allowing to significantly simplify the sets 4, set of # selection, and 5, means of addition, represented in FIG. 8, while having a large number of possible values of the multiplier spread over a large range of variation.

Sur la figure 6,le tableau de 4 colonnes de 5 chiffres représente les 20 bits de la valeur absolue du multiplicateur, les 5 chiffres d'une même colonne étant les poids des bits du multiplicateur dont 1 au plus,celui du poids le plus fort dans le cas de l'exemple d' a pproximation, sera conservé à la valeur logique l,au cas ou plurieurs bits correspondant à ces poids sont au niveau logique 1.In FIG. 6, the table of 4 columns of 5 digits represents the 20 bits of the absolute value of the multiplier, the 5 digits of the same column being the weights of the bits of the multiplier of which 1 at most, that of the most significant in the case of the example of pproximation, will be kept at the logical value l, in the case where several bits corresponding to these weights are at logical level 1.

L'approximation de la valeur absolue du multiplicateur sera alors
nombre binaire sur 20 bits dont 4 au plus seront au niveau logique 1,pour sélecter au plus 4 multiplex au moment du passage du multiplicande correspondant au multiplicateur approximé,parmi les 20 qui peuvent être considerés à la sortie de l'ensemble 2 multiplieur primaire.The approximation of the absolute value of the multiplier will then be
binary number on 20 bits of which 4 at most will be at logic level 1, to select at most 4 multiplex at the time of the passage of the multiplicand corresponding to the approximate multiplier, among the 20 which can be considered at the output of the set 2 primary multiplier.

L'approximation ainsi décrite permet d'avoir 64=1296 valeurs possibles pour la valeur absolue du muîtiplîcateur,s'e'talant de O à 27+25+26+24,la plus petite valeur differente de 0 étant 2 12. The approximation thus described makes it possible to have 64 = 1296 possible values for the absolute value of the multiplier, ranging from O to 27 + 25 + 26 + 24, the smallest value other than 0 being 2 12.

La figure suivante montre un mode de realisation de 1'en- semble reception en parrallèle et d'approximation du multiplicateurs
Sur la figure 7,où les mêmes repères que sur la figure 2 concernent des signaux et organes identiques, le multiplicateur, 61, est repré sentie par les 21 bits qui le composent, de repères 6101 à 6121 inclus le signal 6121 étant le bit de signe, les signaux 6101 à 6120 étant les 20 bits de la valeur absolue,par ordre de poids croissant, de 2-12 à 2+7,le signal de sé'ection est représenté de manière de 3 signaux détaillé par 4 paquets/de repères 621 à 624 , le rectangle poin- tillé 64 n'est pas un circuit mais évite de représenter l'entrela cément des traits correspondant à la la nouvelle disposition des 20 bits repérés 6101 à 6120,disposition qui n'a d'autre but que de fai re apparaître plus clairement le regroupement en 4 groupes de 5 bits des 20 bits de la valeur absolue du multiplicateur, les circuits 65 à 68 sont des codeurs prioritaires, le circuit 65 recevant les signaux 6101,6105,6109,6113 et 6117 correspondant aux bits de poids 2-12,2-8,2-4,2 et 24,le circuit 66 recevant les signaux 6102, 6106,6110,6114 et 6118, le circuit 67 recevant les signaux 6103, 6107,6111,6115 et 6119,le circuit 68 recevant les signaux 6104, 6108,6112,6116 et 6120,chacun de ces 4 codeurs fournissant un nombre binaire sur 3 bits de repère 630 à 633, ce nombre ayant une valeur nulle lorsqu'aucune des 5 entrées n'est au niveau logique 1, une valeur 1 lorsque l'entrée 6101 (respectivement 6102 à 6104) est au niveau logique 1 et les autres au niveau logique 0,une valeur 2 lorsque l'entrée 6105 (respectivement 6106 à 6108)est au niveau logique 1 et les autres entrées repérées par des nombres supérieurs au niveau logique 0, et ainsi de suite jusqu'à une valeur 5 lorsque l'entrée 6117 (respectivement 6118 à 6120) est au niveau logique 1, les circuits 69 à 72 sont des bascules de signal d'inscription 34 fourni par l'ensemble 3,ce signal ayant un front montant lorsque les 4 bits de poids faibles-dune valeur apparaisent sur le multiplex 16,recevant respectivement en entrée les signaux 630 à 633 et fournissant en sortie les signaux respectifs 621 à 624,recopie des signaux d'entrée au front montant du signal 34,ces signaux 621 à 624 correspondant alors au multiplicateur dont le multiplicande associé est la valeur dont les 4 bits de poids faibles apparaissent sur le multiplex 16,le circuit 73 est une bascule de signal d'inscription 34,ayant pour entrée le signal 6121,bit de signe du multiplicateur,et en sortie le signal 63,recopie du signal 6121 au front montant du signal 34.The following figure shows an embodiment of the reception set in parallel and of approximation of the multipliers
In FIG. 7, where the same references as in FIG. 2 relate to identical signals and members, the multiplier, 61, is represented by the 21 bits which compose it, from references 6101 to 6121 inclusive the signal 6121 being the bit of sign, the signals 6101 to 6120 being the 20 bits of the absolute value, in order of increasing weight, from 2-12 to 2 + 7, the selection signal is represented in a manner of 3 signals detailed by 4 packets / references 621 to 624, the dotted rectangle 64 is not a circuit but avoids representing the interlacing of the lines corresponding to the new arrangement of the 20 bits marked 6101 to 6120, arrangement which has no other purpose than to make the grouping into 4 groups of 5 bits of the 20 bits of the absolute value of the multiplier appear more clearly, circuits 65 to 68 are priority coders, circuit 65 receiving the signals 6101,6105,6109,6113 and 6117 corresponding to the bits of weight 2-12.2-8.2-4.2 and 24, the circuit 66 receiving the sig 6102, 6106,6110,6114 and 6118, circuit 67 receiving signals 6103, 6107,6111,6115 and 6119, circuit 68 receiving signals 6104, 6108,6112,6116 and 6120, each of these 4 encoders providing a binary number on 3 reference bits 630 to 633, this number having a zero value when none of the 5 inputs is at logic level 1, a value 1 when the input 6101 (respectively 6102 to 6104) is at logic level 1 and the others at logic level 0, a value 2 when the entry 6105 (respectively 6106 to 6108) is at logic level 1 and the other inputs marked by numbers greater than logic level 0, and so on up to a value 5 when the input 6117 (respectively 6118 to 6120) is at logic level 1, the circuits 69 to 72 are flip-flops of the recording signal 34 supplied by the assembly 3, this signal having a rising edge when the 4 bits of low weights-of a value appear on multiplex 16, receiving respectively the signals 630 to 633 e t outputting the respective signals 621 to 624, copies the input signals to the rising edge of the signal 34, these signals 621 to 624 then corresponding to the multiplier whose associated multiplicand is the value whose 4 least significant bits appear on the multiplex 16, the circuit 73 is a flip-flop of the recording signal 34, having as input the signal 6121, sign bit of the multiplier, and as output the signal 63, copying the signal 6121 to the rising edge of the signal 34.

La figure suivante représente un mode de réalisation des ensemble de sélection(4),moyens d'addition(5) et ensemble d'inversion(543 à 546).Sur la figure 8,où les mêmes repères que sur les figures 2,5 et 7 concernent des signaux et organesidentiques, l'ensemble de sélection est composé
des sélecteurs 410,420,430 et 440,identiques,ayant chacun en entrée 5 multiplex considères à partir des 6 multiplex 22 à 27, le sélecteur 410 recevant les multiplex correspondant aux multiplicandes multipliés par 27,23,2-1,2 et 2~9,sur la figure 8 de gauche à droite, et du signal de sélection 624, le sélecteur 420 recevant les multiplex correspondant aux multiplicandes multipliés par 26, 2-2,2-2,2-6 et 2-10,de gauche à droite et le signal de sélection 623, le sélecteur 430 recevant les multiplex correspondant aux multiplicandes multipliés par 25,21,2-3,2-7 et 2-11,de gauche à droite, et signal de sélection 622, le sélecteur 440 recevant les multiplex correspondant aux multiplicandes multipliés par 24,20,2-4,2-8,2-12, de gauche a droite, et le signal de sélection 621, chacun de ces sélecteurs délivrant en sortie un signal sur 4 bits,repérés respectivement de 41 à 44,égal au multiplex d'entrée dont le rang, de 1 à5 en commençant par la gauche,est égal,pendant le temps de passage d'une valeur,à la valeur du signal de sélection, respectivement 624 à 62i,lorsqu'elle est comprise entre 1 et 5,les 4 bits de sortie étant au niveau logique 0 lorsque le signal de sélection est égal à 0, les moyens d'addition et l'ensemble d'inversion se composent
des circuits 511,521,531, et 541, chacun composé de 4 bascules d'horloge d'inscription H,12,ayant en entrée respectivement les signaux 41 à 44 et en sortie les signaux 551 à 554,recopie des en- trées au front montant de H, des circuits additionneurs 512 et 532 ayant en entréesles signaux 551,552(respectivement 553,554 pour le circuit 532) et sur l'entrée dite de retenue le signal 559,560 pour
le circuit 532,et en sortie le signal 555,556 pour le circuit 532, résultat de l'addition des entrées et le signal de report 557,558 pour le circuit 532,
des circuits 513 et 533,chacun composes de 5 basculesd'horloge d'inscription H, ayant en entrée les signaux 555,557 et 556,558 pour 533 et, pour les 2 bascules ayant 557 et 558 en entrée, une entrée de remise i zero recevant le signal 32 des moyens de synchronisation,et de signaux de sortie respectivement 561 et 562,recopie des signaux 555 et 556 au front montant de H,et respectivement 559 et 5@0,recopie des signaux 557 et 558 au front montant de H lorsque le signal 32 est au niveau logique 1, et étant au niveau logique 0, quel que soit l'état des signaux H(12),557 et 558 lorsque le signal 32 est au niveau logique 0.The following figure shows an embodiment of the selection assemblies (4), addition means (5) and reversing assembly (543 to 546). In FIG. 8, where the same references as in FIGS. 2.5 and 7 relate to identical signals and organs, the selection set is composed
identical selectors 410, 420, 430 and 440, each having 5 input multiplexes considered from the 6 multiplexes 22 to 27, the selector 410 receiving the multiplexes corresponding to the multiplicands multiplied by 27.23.2-1.2 and 2 ~ 9, on FIG. 8 from left to right, and of the selection signal 624, the selector 420 receiving the multiplexes corresponding to the multiplicands multiplied by 26, 2-2,2-2,2-6 and 2-10, from left to right and the selection signal 623, the selector 430 receiving the multiplexes corresponding to the multiplicands multiplied by 25,21,2-3,2-7 and 2-11, from left to right, and selection signal 622, the selector 440 receiving the corresponding multiplexes to multiplicands multiplied by 24,20,2-4,2-8,2-12, from left to right, and the selection signal 621, each of these selectors outputting a 4-bit signal, marked respectively from 41 to 44, equal to the input multiplex whose rank, from 1 to 5 starting from the left, is equal, during the passage time of a va their, at the value of the selection signal, respectively 624 to 62i, when it is between 1 and 5, the 4 output bits being at logic level 0 when the selection signal is equal to 0, the means of addition and the reversing assembly consist of
circuits 511,521,531, and 541, each composed of 4 recording clock flip-flops H, 12, having respectively the signals 41 to 44 and the output signals 551 to 554, copying the inputs at the rising edge of H , adder circuits 512 and 532 having as inputs the signals 551.552 (respectively 553.554 for the circuit 532) and on the so-called holding input the signal 559.560 for
circuit 532, and at output signal 555,556 for circuit 532, result of the addition of the inputs and the carry-over signal 557,558 for circuit 532,
circuits 513 and 533, each composed of 5 flip-flops of registration clock H, having as input the signals 555,557 and 556,558 for 533 and, for the 2 flip-flops having 557 and 558 as input, a reset input receiving the signal 32 of the synchronization means, and of output signals respectively 561 and 562, copies signals 555 and 556 to the rising edge of H, and respectively 559 and 5 @ 0, copies signals 557 and 558 to the rising edge of H when the signal 32 is at logic level 1, and being at logic level 0, whatever the state of signals H (12), 557 and 558 when signal 32 is at logic level 0.

Le fonctionnement conjugué des circuits 512,513 et 532,533 pour ad ditionner 2 valeurs introduites en "série par paquet(P,F)" sur les {signaux 551,552 et 553,554 est identique et il n'est décrit ci-aprèr |que le fonctionnement de l'ensemble additionneur 512,513.The combined operation of circuits 512,513 and 532,533 to add 2 values entered in "series by packet (P, F)" on {signals 551.552 and 553.554 is identical and it is described below only as the operation of the adder assembly 512,513.

Lorsqu'au front montant de l'horloge H les bascules 511 et 521 ont en sortie sur les signaux 551 et 552 les 4 bits de poids faibles de 2 nouvelles valeurs à ajouter,.le signal 32 est au niveau logique 0 pendant 1/2 période de H à partir du front montant de H forçant ainsi au niveau logique 0 le signal 559#,et l'additionneur 512 a donc en entrée les 4 bits de poids faibles de 2 valeurs à additions ensemble et avec la retenue d'entrée à zero,et-sur le signal 555 le résultat de cette addition et sur le signal 557 le report éventuel.When on the rising edge of the clock H the flip-flops 511 and 521 have on output on signals 551 and 552 the 4 least significant bits of 2 new values to be added,. Signal 32 is at logic level 0 during 1/2 period of H from the rising edge of H thus forcing at logic level 0 the signal 559 #, and the adder 512 therefore has as input the 4 least significant bits of 2 values with additions together and with the input carry at zero, and on signal 555 the result of this addition and on signal 557 possible carryover.

Au front montant suivant de ,les bascules 513 recopient les rée 555 et 557,1e signal 32 étant au niveau logique l,et les bascules 511 et 521 ont en sortie sur les signaux 551,552 les 4 bits suivant de poids 4 à 7,des 2 valeurs à ajouter, ce qui fait que l'additionne 512 a donc a additionner les 4 bits suivants des 2 valeurs et le report, sur le signal 559,de l'addition précédente è-t#a:en#sortieç1e résultat de cette addition et le report éventuel qui sera réintroduit,au front montant suivant de H, pour autre additionné:: avec les 4 4 bits suivants(de poids 8 à 11) des 2 valeurs à ajouter.L'addîtion complète de 2 valeurs est faite au bout de P=5 coups d'horloge H, l'arrivée de 2 nouvelles valeurs,c'est à dire de leur 4 bits de poids faibles,en sortie des circuits 511,512 cotncidant avec un niveau logique 0 du signal 32,permettant ainsi la remise à zero du signal de report 559 pour démarrer une nouvelle addition
Les moyens d'addition se composent enfin d'un ensemble de circuits 547 et 548 respectivement identiques aux circuits 512 et 513 ayant absolument même fonctionnement,les signaux 561 et 562 étant les pomologues des signaux 551 et 552, le signal 33 de remise à zero
du report,en provenance des moyens de synchronisation, étant identique au signal 32 mais retardé d'une période de H afin de remettre à zero le report sur l'additionneur 547 au moment de la sortie sur les circuits 513 et 533 des 4 bits de poids faibles des 2 valeurs à ajouter, le signal 52,homologue du signal 561 étant le multiplex
des valeurs résultats de l'addition, et du circuit 540,registre à décalage à 3 étages d'horloge d'inscription H,de signal d'entrée 63,bit de signe du multiplicateur, et de signal de sortie 53,recopie du signal 63 mais donc décalé de 3 périodes de H et ce pour qu'un changement de signe c6Sncide avec la sortie sur le signal 52 du circuit 548 des 4 bits de poids fai jodles d'une valeur résultat à inverser;;
enfin,l'ensemble d'inversion se compose du circuit 543,comportant 4 "OU exclusifs",recevant d'une part le signal 52 et d'autre part le signal 53,et ayant en sortie le signal 566,sur 4 bits,chaquê bit de sortie étant le résultat d'un OU exclusif entre un bit du signal 52 et le signal 53, du circuit additionneur 544 recevant en entrée le signal 566,l'autrt entrée sur 4 bits étant toujours au niveau logique O, et sur l'entrés de retenue le signal 569,et ayant en sortie le signal 567,résultat résultat de l'addition de l'entrée 566 et de la retenue, et le signal 568 de report, du circuit aiguilleur 546,recevant en entrée le signal 35,des moyens de synchronisation, similaire au signal 32,c'est à dire étant au niveau logique 0 pendant une 1/2 période de H à partir du front montant de H-lorsqutapparait,sur ce même front montant,les 4 bits de poids faibles d'une valeur sur le signal 52,et le signal 53,et fournissant les signaux 570 et 571,le signal 570 étant au niveau logique 1, quel que soit le signal 35, lorsque 53 est au niveau logi que l,et égal au signal 35 lorsque 53 est au niveau logique 0,le signal 571 étant au niveau logique l,quel que soit 35,lorsque 53
est au niveau logique 0,et égal au signal 35 lorsque 53 est au
niveau logique 0,
du circuit 545,comportant 5 bascules d'horloge d'inscription H,
recevant en entrée les signaux 567 et 568,et pour la bascule
recevant le signal 568 une entrée de remise à zero recevant le signal 570 et une entrée de remise à 1 recevant le signal 571, et fournissant en sortie les signaux 51, recopie de 567 au front mon
tant de H,et le signal 569,recopie de 568 au front montant de H
lorsque les signaux 570 et 571 sont au niveau logique 1, étant au niveau logique O,quel que soit l'état de H et 568, lorsque 570 est au niveau logique 0,et étant au niveau logique l,quel que soit 1' état des signaux H et 568, lorsque le signal 571 est au niveau logique 0; le fonctionnement conjugué des circuits 544,545 est absolument identique à celui des circuits 512,513,les valeurs à ajouter étant d' une part une valeur dans le multiplex repéré par le signal 566 et d'autre part la valeur 0 ou 1 selon les niveaux des signaux 570 et 571;1'ensemble formé par les circuits 543 à 545 éxécute donc l'inversion ou non,en codage complément à 2,d'une valeur du multiplex repéré par 52,selon le niveau logique 1 ou 0 du signal 53, recopie dfl bit de signe.On the next rising edge of, the flip-flops 513 copy the rea 555 and 557,1 signal 32 being at logic level l, and the flip-flops 511 and 521 have on output on signals 551,552 the 4 bits following by weight 4 to 7, of the 2 values to be added, which means that the addition 512 therefore has to add the following 4 bits of the 2 values and the transfer, on signal 559, of the previous addition è-t # a: in # outputç1e result of this addition and the possible transfer which will be reintroduced, at the next rising edge of H, for another added: with the following 4 4 bits (of weight 8 to 11) of the 2 values to be added. The complete addition of 2 values is done at the end of P = 5 clock ticks H, the arrival of 2 new values, that is to say their 4 least significant bits, at the output of the circuits 511.512 coinciding with a logic level 0 of the signal 32, thus allowing the reset at zero of carry signal 559 to start a new addition
The addition means finally consist of a set of circuits 547 and 548 respectively identical to circuits 512 and 513 having absolutely the same operation, the signals 561 and 562 being the pomologues of the signals 551 and 552, the reset signal 33
of the transfer, from the synchronization means, being identical to the signal 32 but delayed by a period of H in order to reset the transfer to the adder 547 at the time of the output on the circuits 513 and 533 of the 4 bits of least significant of the 2 values to be added, signal 52, homologous to signal 561 being the multiplex
of the results of the addition, and of circuit 540, shift register with 3 stages of recording clock H, of input signal 63, sign bit of the multiplier, and of output signal 53, copy of the signal 63 but therefore shifted by 3 periods of H and so that a change of sign c6Sncides with the output on signal 52 of circuit 548 of the 4 least significant bits jodles of a result value to be inverted;
finally, the inversion assembly consists of circuit 543, comprising 4 "exclusive ORs", receiving on the one hand the signal 52 and on the other hand the signal 53, and having at output the signal 566, on 4 bits, each output bit being the result of an exclusive OR between a bit of signal 52 and signal 53, of the adder circuit 544 receiving as input signal 566, the other input on 4 bits being always at logic level O, and on the retaining inputs signal 569, and having the signal 567 as an output, result of the addition of input 566 and the retaining signal, and the signal 568 of transfer, from the signaling circuit 546, receiving the input signal 35, synchronization means, similar to the signal 32, that is to say being at logic level 0 for a 1/2 period of H from the rising edge of H-when the 4 bits of low weights of a value on signal 52, and signal 53, and providing signals 570 and 571, signal 570 being at logic level 1, whatever l e signal 35, when 53 is at logic level l, and equal to signal 35 when 53 is at logic level 0, signal 571 being at logic level l, whatever 35, when 53
is at logic level 0, and equal to signal 35 when 53 is at
logic level 0,
of circuit 545, comprising 5 recording clock latches H,
receiving input 567 and 568, and for the scale
receiving signal 568 a reset input receiving signal 570 and a reset input 1 receiving signal 571, and outputting signals 51, copies 567 to the front mon
both H, and signal 569, copies 568 to the rising edge of H
when the signals 570 and 571 are at logic level 1, being at logic level O, whatever the state of H and 568, when 570 is at logic level 0, and being at logic level l, whatever the state signals H and 568, when the signal 571 is at logic level 0; the combined operation of circuits 544,545 is absolutely identical to that of circuits 512,513, the values to be added being on the one hand a value in the multiplex identified by signal 566 and on the other hand the value 0 or 1 according to the levels of signals 570 and 571; the assembly formed by circuits 543 to 545 therefore executes the inversion or not, in complement coding at 2, of a value of the multiplex identified by 52, according to the logic level 1 or 0 of the signal 53, copies dfl sign bit.

La figure suivante représente un mode de réalisation des moyens de synchronisation qui se subdivisent en dispositif séquen- tiel de repérage(circuits 310 312),dispositif de séparation(circuits 314 à 317),dispositif de génération de signaux de réinitiali- sation des bascules de report des dispositifs additîonneurs(cir- cuits 313 et 318 a 320).Sur la figure 9,où les mimes repères que sur les figures 2,5,7 et 8 concernent des signaux et organes identi- guets, le circuit 310 est une bascule d'horloge d'inscription H,l'en- trée toujours au niveau logique 0,et l'entrée#de mise à 1 recevant le signal de synchronisation Hv,de repère 31, indiquant chaque nou- velle valeur dans le multiplex en étant au niveau logique 0 pendant 1/2 période de H à partir du front montant de H au moment de l'apparition sur le multiplex d'entrée, de repère l1,à ce mtme front montant des 4 bits de poids faibles d'une valeur, et dont la sortie délivre le signal 332,recopie de laentrée,c'est à dire au niveau logique 0, au front montant de H et étant au niveau logique 1 lorsque le signal 31 est à 0,ce signal ffi étant donc au niveau logique 1 pendant une période de H,au moment de l'apparition des 4 bits de poids faibles d'une valeur sur le multiplex 11, le circuit 311 est un inverseur recevant en entrée le signal 12,horloge H,et fournissant le signal 311, le circuit 312 est un registre à décalage série-parrallèle,recevant le signal 332,d'horloge d'inscription H,et délivrant les signaux 333 à 339,recopie de 332 au front montant de H,mais avec respectivement 1,2,3,4,5,6,7 périodes d'horloge H de retard par rapport an signal 332, le signal 213,vers l'ensemble 2 multiplieur primaire, est égal au si gnal 335,et le signal 34 est égal au signal 336, le circuit 313 ,contenant 3 bascules d'horloge d'inscription/ 3,#e- çoit les signaux 337 à 339 et délivre les signaux 341 à 343,recopies respectives des entrées au front montant de 331, le circuit 314 est une porte OU recevant les signaux 334 et 335 et délivrant le signal 212 vers le multiplieur primaire(2), le circuit 315 est une porte OU recevant les signaux 333 et 212 et délivrant le signal 211 vers l'ensemble 2, le circuit 316 est un inverseur,recevant le signal 337 et fournissant le sgnal 214 vers l'ensemble 2, le circuit 317 est une porte OU-NON recevant les signaux 337,338 et délivrant le signal 215 vers l'ensemble 2, les circuits 318 à 320 sont des portes ET-NON ayant une entrée commune recevant le signal 12,horloge H,et sur les autres entrées res-. The following figure shows an embodiment of the synchronization means which are subdivided into sequential tracking device (circuits 310 312), separation device (circuits 314 to 317), device for generating signals for resetting the flip-flops of transfer of the additive devices (circuits 313 and 318 to 320). In FIG. 9, where the same marks as in FIGS. 2,5,7 and 8 relate to identical signals and organs, the circuit 310 is a flip-flop registration clock H, the input always at logic level 0, and the input # set to 1 receiving the synchronization signal Hv, of reference 31, indicating each new value in the multiplex being at logic level 0 for 1/2 period of H from the rising edge of H at the time of the appearance on the input multiplex, of reference 11, at this same rising edge of the 4 least significant bits of a value , and whose output delivers the signal 332, copies the input, that is to say at logic level 0, at the rising edge of H and being at logic level 1 when the signal 31 is at 0, this signal ffi therefore being at logic level 1 during a period of H, at the time of the appearance of the 4 least significant bits of a value on multiplex 11, circuit 311 is an inverter receiving input signal 12, clock H, and supplying signal 311, circuit 312 is a serial-parallel shift register, receiving signal 332, recording clock H, and delivering the signals 333 to 339, copies from 332 to the rising edge of H, but with respectively 1,2,3,4,5,6,7 clock periods H of delay with respect to signal 332, the signal 213, towards the set 2 primary multiplier, is equal to the signal 335, and the signal 34 is equal to the signal 336, the circuit 313, containing 3 flip-flops of clock of recording / 3, # receives the signals 337 to 339 and delivers the signals 341 to 343, respective copies of the inputs at the rising edge of 331, the circuit 314 is an OR gate receiving the signals 334 and 335 and delivering t the signal 212 to the primary multiplier (2), the circuit 315 is an OR gate receiving the signals 333 and 212 and delivering the signal 211 to the assembly 2, the circuit 316 is an inverter, receiving the signal 337 and supplying the sgnal 214 to set 2, circuit 317 is an OU-NON gate receiving signals 337,338 and delivering signal 215 to set 2, circuits 318 to 320 are AND-NOT gates having a common input receiving signal 12, clock H, and on the other inputs res-.

Ipectivement les signaux 341,342 et 334 et délivrant respectivement les signaux 32,33 et 35 vers les ensembles additionneurs des moyens d'addition et de l'ensemble d'inversion. Ipectively the signals 341, 342 and 334 and respectively delivering the signals 32, 33 and 35 to the adder assemblies of the addition means and of the inversion assembly.

Bien entendu, de nombreuses variantes sont possibles par rapport aux exemples décrits dans la mise en oeuvre de l'invention. Of course, many variants are possible compared to the examples described in the implementation of the invention.

En particulier, le choix de P=5 du nombre de coups d'horloge H necessaire pour introduire une valeur du multiplex et donnant le nombre PxF bits de définition des multiplicandessst arbitraire et le choix d'une valeur P supérieure à 1 ne modifie en rien les descriptions. In particular, the choice of P = 5 of the number of clock strokes H necessary to introduce a value of the multiplex and giving the number PxF bits of definition of the arbitrary multiplicandessst and the choice of a value P greater than 1 does not in any way modify descriptions.

De mime, le choix de F=4,s'il présente l'avantage d'une réalisation simple du multiplieur à partir de circuits logiques à petite ou moyenne intégration, dans la mesure où les fonctions élémentaires dans ces circuits sont groupés par 4 ou 8,n'est pas le seul possible,en particulier si ce type de multiplieur est intégré sur un circuit à grande échelle. Likewise, the choice of F = 4, if it has the advantage of a simple realization of the multiplier from logic circuits with small or medium integration, insofar as the elementary functions in these circuits are grouped by 4 or 8, is not the only possible, in particular if this type of multiplier is integrated on a large-scale circuit.

De m#me,le choix de q=20 donnant la plage relative maximale des valeurs absolues du multiplicateur,c'est à dire le rapport entre valeur maximale possible et valeur minimale,differente de O,possible ici donc 320 n'est pas le seul possible;un autre choix,F étant égal par ailleurs,ne modifierait en p;ier lieu que le nombre d'étages de l'ensemble l,et subséquement les ensembles 2,3,4 et 6 sans en changer les principes. Likewise, the choice of q = 20 giving the maximum relative range of the absolute values of the multiplier, i.e. the ratio between maximum possible value and minimum value, different from O, possible here therefore 320 is not the only possible; another choice, F being equal, would only change the number of stages of set l in p; ier, and subsequently sets 2,3,4 and 6 without changing the principles.

De m#me,le choix de k=-12,déterminant la valeur minimale, differente de O,de la valeur absolue du multiplicateur n'est pas la seule possible,un autre choix modifierait la position du multiplex de réference(îl6),position qui peut devenir fictive,en amont ou en aval selon respectivement si la valeur absolue du multiplicateur est toujours supérieure ou inférieure à 1. Similarly, the choice of k = -12, determining the minimum value, different from O, of the absolute value of the multiplier is not the only possible one, another choice would modify the position of the reference multiplex (îl6), position which can become fictitious, upstream or downstream depending respectively on whether the absolute value of the multiplier is always greater than or less than 1.

De m#me,l'approximation de la valeur absolue du multiplica teur,telle qu'elle est décrite à partir de la figure 6,n'est pas la seule possibîe;d'autres peuvent être proposées dans 2 directions
différentes:
D'une part,en conservant le nombre maximum de multiplex pouvant être sélectés,ici 4,le regroupement en 4 colonnes,représenté sur la
figure 6, des bits du multiplicateurs peut autre différent et chaque colonne peut contenir des bits de poids mentionnés dans d'autres colonnes,permettant ainsi plus de valeurs possibles en modifiant seulement les ensembles 4 et 6, d'autre part,en modifiant le nombre maximum de multiplex pouvant.Similarly, the approximation of the absolute value of the multiplier, as described from Figure 6, is not the only possibility; others can be proposed in 2 directions
different:
On the one hand, keeping the maximum number of multiplexes that can be selected, here 4, the grouping into 4 columns, represented on the
Figure 6, bits of the multiplier can be different and each column can contain bits of weight mentioned in other columns, thus allowing more possible values by modifying only the sets 4 and 6, on the other hand, by modifying the number maximum of multiplex that can.

'être sélectés,jusqu'à concurrence du nombre de bits de la valeur absolue du multiplicateur pour avoir toutes les valeurs possibles, ce qui entraîne des modifications des ensembles 4,5 et 6. '' be selected, up to the number of bits of the absolute value of the multiplier to have all possible values, which leads to modifications of the sets 4,5 and 6.

Enfin,si le multiplicateur est toujours positif,l'ensemble inverseur peut etre supprimé,en particulier les circuits 73,540,
543 à 546,et les résultats des multiplications se trouvent sur
le multiplex de repère 52. Finally, if the multiplier is always positive, the reversing assembly can be deleted, in particular the circuits 73.540,
543 to 546, and the results of the multiplications are found on
the reference multiplex 52.

Claims

1. Multiplier of 2 binary numbers, one multiplicand coded in fixed point and complement to 2, the other multiplier coded in fixed point absolute value and sign bit, the result being coding identical to the multiplicand, characterized in that it comprises:

a set (1) of reception in "serial by packet (P, F)" mode of a multiplicand multiplex and a set of reception in parallel and of approximation (6) of the multiplier,

a set (2) primary multiplier intended to construct q multiplex, with the same P and marne F as the multiplicand multiplex received, the values of which are those of the multiplicands of the multiplex received after multiplication by relative and consecutive power powers of 2,

- a set of selection (4) of m multiplex aa, - more among these q multiplex according to the approximate absolute value of the successive multipliers corresponding to each multiplicand, - means of addition / multiplexes selected to provide. a-multiplex of results, same P and same F as the multiplicand multiplex received,

a set of inversion (543-544-545-546) of a result t of the result multiplex according to the sign of the multiplier corresponds to,

-means (3) for synchronizing all of the above-mentioned actions and means.

2. Multiplier according to claim 1, characterized in that the reception assembly of the multiplicand multiplex (1) comprises F shift registers with a number E of stages sufficient to present on its outputs an equal number of multiplicand bits to the number of bits of the multiplier + F.

3. Multiplier according to claim I, characterized in that the synchronization means (3) comprise a sequential locating device (310-312) synchronized by the signal locating each multiplicand in the received multiplex, delivering, at each period of the registration clock of the received multiplex, of the locating signals in the multiplier of the F least significant bits of a multiplicand or of a partial result.

4. Multiplier according to claims 2 and 3 characterized in that the synchronization means comprise a separation device (314 to 317) intended to supply, associated with each of the multiplex E's delivered by the reception assembly (l), and the position of the reference multiplex being given by the range of variation of the multiplier, separation signals indicating the presence of packets of F bits corresponding to the same multiplicand on the associated multiplex and on the reference multiplex, and a signal, associated with the multiplex reference, taking into account the multiplier.

5. Multiplier according to claim 4, characterized in that the primary multiplier assembly (2) comprises on each of the multiplex Es, apart from the reference mualt2I2 # tex if it really exists, a device controlled by the separation signal associated with the multiplex, d extension of the sign bit of each multiplicand for the multiplexes upstream of the reference multiplex, or anticipation by null bits (224-225) of each multiplicand for the multiplexes downstream of the reference multiplex.

6. Multiplier according to claim 5 characterized in that the selection assembly (4) is composed of m selectors (410420-430-440) each intended to receive a subset of the multiplexes supplied by the primary multiplier assembly, and only one of which is to be selected, and a selection signal supplied by m approximation members of the multiplier (65 to 68) each receiving the sub-.

set of bits of the absolute value of the multiplier whose weights are equal to the multiplier coefficients associated with the subset of multiplex.

7. Multiplier according to claim 6 characterized in that the addition means (5) comprise m-l sequential adding devices (512-513,532-533,547-548), for adding by package of:

F bits the values of the m multiplexes selected.

8. Multiplier according to claim 7 characterized in that the reversing assembly comprises a logic reversing device (543) according to the bit of the sign of the multiplier intended to receive the results multiplex delivered by the adding means, followed by! a sequential adding device (544 to 546) intended to receive the result of the logic reversing device, to which is added 1

according to the sign of the corresponding multiplier.

9. Multiplier according to claim 8 characterized in that

that the synchronization means (3) comprise a device for generating reinitialization signals (3l3.3l8-320) of the transfer flip-flops of the adding devices from the rQnnraqe signals delivered by the sequential locating device.