FR2530096A1

FR2530096A1 - Circuit de synchronisation pour decodeur viterbi

Info

Publication number: FR2530096A1
Application number: FR8311534A
Authority: FR
Inventors: Shuji Murakami; Katsujiro Nakamura; Yukitsuna Furuya; Yutaka Yasuda; Yasuo Hirata
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1982-07-12
Filing date: 1983-07-11
Publication date: 1984-01-13
Anticipated expiration: 2003-07-11
Also published as: GB2123654A; US4578800A; GB8318595D0; FR2530096B1; GB2123654B

Abstract

UN CIRCUIT DE SYNCHRONISATION 106, 107, 108, 109, 110, 111, 113 DE DECODEUR VITERBI 103 COMPREND UN DEPHASEUR 102 POUR INTRODUIRE UN RETARD VARIABLE DANS UN COURANT DE BITS RECUS DE CODES DE COMBINAISON EN REPONSE A UN SIGNAL DE COMMANDE QUI LUI EST APPLIQUE PAR RAPPORT A UN SIGNAL DE SYNCHRONISATION DE MOT QUI EST OBTENU A PARTIR DU COURANT DE BITS. UN PREMIER DETECTEUR DETECTE DES VALEURS METRIQUES MAXIMUM ET MINIMUM DU DECODEUR VITERBI. UN SECOND DETECTEUR DETECTE LA DIFFERENCE ENTRE LES VALEURS METRIQUES MAXIMUM ET MINIMUM DETECTEES POUR APPLICATION A UN INTEGRATEUR. LA SORTIE DE L'INTEGRATEUR EST APPLIQUEE A UN TROISIEME DETECTEUR QUI DETECTE LE MOMENT OU LA SORTIE DE L'INTEGRATEUR ATTEINT UNE VALEUR INDICATRICE D'UN ETAT DE SYNCHRONISATION DE MOT OU D'ABSENCE DE SYNCHRONISATION DE MOT. UN SIGNAL DE DEPHASAGE EST PRODUIT EN REPONSE A UN SIGNAL DE SORTIE EN PROVENANCE DU TROISIEME DETECTEUR ET APPLIQUE AU CIRCUIT DE DEPHASAGE COMME SIGNAL DE COMMANDE.

Description

1.

La présente invention concerne un circuit de syn-

chronisation pour décodeur Viterbi.

Un codeur et un décodeur de composition utilisant

l'algorithme Viterbi permettent de réduire les taux d'er-

reur et d'augmenter le rapport effectif signal/bruit d'un système de transmission, et conviennent particulièrement

pour les télécommunications par satellite Un décodeur Viter-

bi est décrit en détail dans un article ayant pour titre: "The Viterbi Algorithm" on the Proceedings of the IEEE, Vol,

61, n 3, mars 1973, pages 268 à 278, Le circuit de syn-

chronisation pour un décodeur Viterbi doit non seulement établir une synchronisation de bits dans laquelle les " 1 " et les 1 "O" binaires reçus ont la même séquence de courante, de bit que la séquence transmise de " 1 " et de "O" binaires, mais également d'établir une synchronisation de mots dans laquelle les " 1 " et les " O " binaires des mots de code reçus coïncident dans le temps avec les " 1 " et les " O " binaires

des mots de code transmis Dans le but d'établir la synchro-

nisation de mots,il a été de pratique courante d'obtenir un

signal de synchronisation tel que des signaux de synchroni-

sation de trame en provenance de systèmes à modulation par

impulsions codées, par exemple Cependant, le format de syn-

chronisation diffère d'un système à l'autre et il en résulte que le circuit de synchronisation pour un décodeur Viterbi 2, doit être conçu à la demande de manière à satisfaire le format particulier du système extérieur Si le signal de

synchronisation est difficile à obtenir à partir d'un sys-

tème extérieur, l'application d'un décodeur Viterbi à un tel système sera impossible. Par conséquent, un objet de la présente invention est un circuit de synchronisation pour décodeur Viterbi qui

élimine la nécessité d'extraire des signaux de synchroni-

sation à partir de sources extérieures.

Une caractéristique de la présente invention est la présence d'un circuit de synchronisation pour décodeur

Viterbi destiné à recevoir un courant de bits de mots de co-

de et comportant un moyen pour donner un signal de synchro-

nisation de mots à partir du courant de bits reçu Le cir-

cuit de synchronisation comprend un déphaseur pour introdui-

re un retard variable au courant de bits ou au signal de syn-

chronisation de mots en réponse à un signal de commande qui

lui est appliqué, et un premier moyen de détection pour obte-

nir une valeur métrique maximum et une valeur métrique mini-

mum du décodeur Viterbi, Un second moyen de détection est

prévu pour détecter la différence entre les valeurs métri-

ques maximum et minimum pour application à un intégrateur.

Un troisième moyen de détection détecte le moment o la sor-

tie de l'intégrateur atteint une valeur indicatrice d'un état de synchronisation de mot ou de non-synchronisation de mot du décodeur Viterbi, Un signal de déphasage est produit en réponse à un signal de sortie en provenance du troisième moyen de détection et appliqué au circuit de déphasage comme signal de commande, Selon une autre caractéristique de la présente

invention, le troisième moyen de détection comprend un com-

parateur qui compare le signal de sortie de l'intégrateur à

une valeur prédéterminée et produit une sortie de compara-

teur conmme indication de l'état de non-synchronisation de

mots lorsque la valeur prédéterminée est atteinte, Diffé-

rentes valeurs du déphasage sont représentées par une sé-

rie de codes binaires recycliques, Une mémoire est prévue pour le stockage du code binaire en réponse à la sortie du 3, comparateur et pour appliquer le code binaire stocké au déphaseur, Si l'état de non- synchronisation de mots se maintient, le code binaire suivant sera stocké dans la

mémoire et appliqué au déphaseur et le processus se pour-

suivra jusqu'à ce qu'un état de synchronisation-de mots soit établi,

Selon encore une autre caractéristique de la pré-

sente invention, le troisième moyen de détection comprend un détecteur de valeurs maximum pour détecter le moment o le

o 10 signal de sortie de l'intégrateur atteint une valeur maxi-

mum et produire un signal de sortie à titre d'indication d'un état de synchronisation de mots Différentes valeurs du signal de déphasage sont représentées par une série de

codes binaires recycliques Une mémoire stocke le code bi-

naire en l'absence du signal de sortie du détecteur de va-

leurs maximum et applique le code binaire stocké au dépha-

seur jusqu'à ce que le détecteur de valeur maximum produi-

se un signal de sortie, La présente invention sera bien comprise lors de

la description suivante faite en liaison avec les dessins

ci-joints dans lesquels: La figure 1 est un schéma sous forme de blocs d'un codeur de composition connu auquel est connecté le décodeur Viterbi de la présente invention par des canaux de transmission parallèles, et est présentée à des fins de

description du fonctionnement du décodeur Viterbi de la

présente invention; La figure 2 est un schéma sous forme de blocs d'un convertisseur parallèlesérie devant être utilisé en liaison avec le codeur de la figure 1, si l'on souhaite une transmission en série de bits; Les figures 3 a & 3 c sont des représentations schématiques des formats de code des signaux numériques

transmis et reçus, et présentées des fins de description

d'états de synchronisation de mots et de non-synchronisa-

tion de mots -

La figure 4 est un schéma sous forme de blocs d'un premier mode de réalisation préféré de la présente 4. invention,

La figure 5 est un graphique illustrant les va-

leurs métriques maximum et minimum en fonction du temps

lors d'états de synchronisation de mots et de non-synchro-

nisation de mots; La figure 6 est un diagramme de temps servant à décrire le circuit de synchronisation de la figure 4; Les figures 7 et 8 sont des schémas sous forme de blocs du déphaseur de la figure 4;

La figure g est un schéma de circuit d'un dépha-

seur qui est utilisé lorsque le code de composition est transmis sous forme parallèle; et La figure 10 est un schéma sous forme de blocs

d'un second mode de réalisation préféré de la présente in-

vention.

La figure 1 représente un codeur de composition d'o le décodeur Viterbide la présente invention reçoit un signal codé Ce codeur est constitué de trois registres de décalage 202, 203 et 204 connectés en série de manière

à recevoir un signal de code aux intervalles 2 T, comme re-

présenté en figure 3 a, à une borne 201, une porte OU Exclu-

sif 205 ayant ses entrées reliées aux sorties des registres de décalage 202, 203, 204 et une porte OU Exclusif 207 dont les entrées sont reliées aux sorties des registres de décalage 202 et 204 Des mots de code de composition de taux 1/2 ayant une longueur de contrainte 3 sont produits aux bornes 206 et 208 comme représenté en figure 3 b Les

mots de code produits peuvent être transmis sous forme pa-

rallèle ou être couplés aux bornes d'entrée 301 et 302 d'un convertisseur parallèle-série 303 (figure 2) La borne de sortie 304 du convertisseur est couplée à un modulateur,non représenté, de manière à moduler les bits de code sur une

porteuse pour transmission.

Pour obtenir un décodage correct du code de com-

position, il est nécessaire qu'un décodeur Viterbi établis-

se une synchronisation de bit ainsi qu'une synchronisation de mot Si le mot de code reçu est sous forme de série et

est retardé d'un intervalle T, le décodeur Viterbi reconnal-

, tra l'entrée à retard comme une sdquence de mots de code ( 1 ', 2)( 2 ', 3)( 3 ', 4) etc,, comme représenté en figure 3 c, et s'il s'agit d'une forme parallèle, une fausse paire de

codes sera traitée.

En liaison avec la figure 4, on a représenté un

décodeur Viterbi, et un circuit de synchronisation cons-

truit pour ce décodeur selon un premier mode de réalisation de la présente invention Les mots de code de combinaison

transmis sont démodulés par un démodulateur 100 dont le si-

l O gnal de synchronisation de bit est obtenu pour couplage à un diviseur de fréquence 1/2 101 afin de produire un signal

de synchronisation de mots à une borne 114 Les mots de co-

de de combinaison démodulés sont appliqués à un déphaseur

102 Comme on le décrira en détail ultérieurement, le dé-

phaseur 102 fournit une séquence à commande par phase de

courant de bits à une ligne 104 et un signal de synchronisa-

tion de mot à une ligne 115.

Au déphaseur 102 est relié un décodeur Viterbi connu 103 Le signal de code de combinaison provenant du déphaseur 102 est appliqué à un calculateur métrique de branche 113 qui reçoit les courants de bits appliqués en réponse au signal de synchronisation de mot, de manière à calculer la valeur incrémentielle métrique de chaque branche

qui peut être prise Une mémoire métrique 134 reçoit la sor-

tie d'un sélecteur de branche 133 pour stocker la valeur mé-

trique de chaque "état" dans le diagramme en treillis de

l'algorithme Viterbi et lit la valeur stockée pour applica-

tion à un additionneur 132 o il y a sommation avec la va-

leur métrique incrémentielle, Le sélecteur métrique 133 est également synchronisé de manière à recevoir la sortie de l'additionneur 132 pour sélectionner la valeur métrique plus grande (comptage de Dit) des deux branches métriques connectées à chaque "état", La valeur métrique de la branche sélectionnée est appliquée à la mémoire métrique 134 et à une mémoire de trajet 135 qui est également synchronisée de manière à stocker le trajet métrique sélectionné et fournir

des " 1 " et " O " binaires alors que le trajet sélectionné pro-

gresse dans le diagramme en treillis Le contenu de la mémoi-

6.

re métrique 134 est normalisé par un circuit de normali-

sation 136 pour éviter les débordements.

A la sortie du sélecteur de branche 133 est bran-

ché un circuit de synchronisation construit selon la pré-

sente invention Le circuit de synchronisation comprend un sélecteur métrique maximum et minimum 105, un soustracteur numérique 108, un intégrateur numérique 109, un détecteur numérique de seuil ou comparateur 110, une mémoire 111, et un générateur de code binaire 113 Le sélecteur de valeurs métriques maximum et minimum 105 comprend essentiellement une mémoire pour stocker les valeurs métriques des "états" qui peuvent être pris par le décodeur Viterbi et un ensemble de commande qui compare les valeurs stockées les unes aux

autres de manière à sélectionner la valeur maximum pour ap-

plication à une borne 106 et sélectionner la valeur minimum pour application à une borne 107 Le soustracteur 108 est

relié aux bornes 106 et 107 de manière à détecter la dif-

férence entre les valeurs métriques maximum et minimum La

valeur de différence détectée est intégrée par un intégra-

teur 109 pour fournir un signal représentant la valeur mo-

yenne de la différence Par suite de cet effet de moyenne,

les fluctuations de la valeur de différence sont éliminées.

Le comparateur 110 compare la sortie de l'intégrateur 109 à un niveau de seuil prédéterminé et applique une impulsion

de validation d'écriture à la mémoire 111 pour écrire l'in-

formation de déphasage en provenance du générateur de code 113 lorsque la sortie de l'intégrateur tombe au niveau du seuil.

Le générateur de code binaire 113 produit une sé-

rie de codes binaires recycliques représentant des quanti-

tés différentes de déphasage, Lorsque la mémoire 111 est

validée, un code binaire de déphasage y est stocké et appli-

qué au circuit de déphasage 102 comme signal de commande de phase, Le fonctionnement de ce mode de réalisation de

l'invention sera compris à la description suivante qui est

faite en liaison avec les figures 5 et 6 On trouve que lorsque le signal reçu n'est pas en synchronisation de mot 7 ? comme représenté en figure 3 c, les valeurs métriques varient de façon que la différence entre valeurs métriques maximum et minimum soit relativement petite et lorsque le décodeur Viterbi est synchronisé en mots, la valeur de la différence augmente de la manière représentée en figure 5 Par consé-

quent, si le décodeur Viterbi 103 est hors de synchronisa-

tion de mots, la sortie de l'intégrateur représenté en 60

de la figure 6 atteint le niveau de seuil Vth du compara-

teur 110, et ce dernier produit une impulsion de valida-

tion d'écriture 61 Ainsi, pendant l'état de synchronisa-

tion de mots, le comparateur 110 fournit un signal d'inva-

lidation d'écriture à la mémoire 111 pour l'amener à con-

server sa valeur stockée un format de code représenté en

62 de la figure 6 représente les mots de code de combinai-

son à la borne d'entrée 104 En réponse à l'impulsion de validation d'écriture, la mémoire 111 met à jour son code

stocké avec un code binaire de déphasage qui a été incré-

menté de un pendant l'intervalle précédent et applique le code binaire incrémenté par l'intermédiaire d'une ligne 112

au déphaseur 102, Le déphaseur 102 introduit un retard de -

un bit dans le courant de bits des mots de code de combi-

naison de la ligne 104 Si le décodeur Viterbi est hors de synchronisation suivant un intervalle d'un bit, un état de synchronisation de mot sera rapidement synchronisé aux bits de code transmis 63 en réponse à l'impulsion de validation d'écriture, Si le décodeur est hors de synchronisation de deux intervalles de bit, l'état de non-synchronisation de

mots existe encore et le générateur de code binaire 113 se-

ra de nouveau incrémenté de un et la mémoire 111 mise à

jour avec le code binaire incrémenté pour introduire un in-

tervalle de deux bits, Dès que le système entre dans l'état de synchronisation de mot, le comparateur 110 produit un signal d'invalidation d'écriture appliqué à la mémoire 111 pour flire fonctionner le décodeur Viterbi avec la valeur de déphasage la plus récente, Les figures 7 et 8 représentent des exemples de déphaseur 102, En figure 7, le déphaseur comprend un circuit numérique de retard 701 qui introduit un retard incrémentiel 8, en réponse au code binaire fourni sur une Iigne 112 en

provenance de la mémoire 111 et le signal de synchronisa-

tion de nmot sur une ligne 114 est appliqué directement à la borne de synchronisation 115 du décodeur Viterbi 103 En figure 8, les mots de code de combinaison présents à la

borne 101 sont appliqués directement à la borne 104 du dé-

codeur Viterbi 103 Un circuit numérique à retard 801 est disposé de manière à retarder le signal de synchronisation de mot à la borne 114 en réponse au code binaire présent à la borne 112 et fournit la synchronisation de mot retardée à la borne 115, La figure 9 est une représentation d'un déphaseur

102 dans le cas d'une transmission en parallèle dans laquel-

le les bornes de sortie 206 et 208 du codeur de combinaison sont couplées par des canaux séparés au démodulateur 100 Le déphaseur 102 pour la transmission en parallèle comprend une paire de bornes 901 et 902 qui sont couplées aux bornes 206 et 208, respectivement, et une paire de commutateurs 903

et 904 qui sont disposés de manière à inverser leurs conne-

xions en provenance des bornes d'entrée 901 et 902 vers les

bornes de sortie 906 et 907 en réponse à un signal de-com-

mutation appliqué à une borne 905.

La figure 10 est une représentation d'un second

mode de réalisation du circuit de synchronisation qui est gé-

néralement similaire au circuit représenté en figure 4, sauf toutefois qu'un détecteur de valeur maximum 200 est utilisé à la place du comparateur 110 Comme la différence entre les valeurs métriques maximum et minimum lors de l'état d'absence de synchronisation de mot est inférieure à celle

obtenue lors de l'état de synchronisation de mot, le détec-

teur de valeur maximum 200 fournit un signal de validation d'écriture pendant l'état d'absence de synchronisation de mot à la mémoire 111 pour que cellemci soit mise à jour avec la valeur la plus récente du code binaire incrémentiel en

provenance du générateur de code binaire 113 et que soit ap-

pliqué le code binaire stocké au déphaseur 102 Cette mise

à jour se poursuit tant que l'état d'absence de synchronisa-

tion de mot existe et que le décodeur Viterbi recherche la 9. synchronisation de mot Dès que le décodeur Viterbi est

synchronisé en mot, la différence entre les valeurs métri-

ques maximum et minimum augmente, ce qui se traduit par

l'apparition d'une valeur maximum à la sortie de l'intégra-

teur 109 Le détecteur de valeur maximum 200 produit main-

tenant un signal d'invalidation d'écriture destiné à la mfé-

moire 111 pour que celle-ci conserve la valeur de déphasage la plus récente afin de maintenir le décodeur Viterbi en synchronisme,

La description précédente ne représente que des

modes de réalisation préférés de la présente invention La

présente invention n'est pas limitée aux exemples de réalisa-

tion qui viennent d'être décrits, elle est au contraire

susceptible de modifications et de variantes qui apparal-

tront à l'homme de l'art.

Claims

REVENDICATIONS

1 Circuit de synchronisation pour décodeur Vi-

terbi ( 103) destiné à recevoir un courant de bits de mots de

code et comportant un moyen pour donner un signal de syn-

chronisation de mot à partir du courant de bits, caracté- risé en ce qu'il comprend: un dé-phaseur ( 102) à la réception du courant de bits et du signal de synchronisation de mot pour introduire un retard au courant de bits ou au signal de synchronisa-:ion

de mot en réponse à un signal de commande qui lui est ap-

pliqué; un premier moyen de détectîon( 105) pour détecter une valeur métrique maximum et une valeur métrique minimum du décodeur Viterii; un second moyen de détection( 108) pour détecter la

différence entre les valeurs métriques maximum et rinimu.

détectées;

un Itoyen d'intégration pour ( 109) pour intégrer la diffé-

rence intégrée; un troisième moyen de détection(ll O 0,200)pourdétecter

le moment o le signal de sortie du moyen d'intégration at-

teint une valeur indicatrice d'un état de synchronisation de mot ou d'absence de synchronisation de mot du décodeur Viterbi; et un moyen ( 111,113)pour produire un signal de déphasage en réponse à un signal de sortie en provenance du troisième moyen de détection et appliquer ce signal de déphasage au

déphaseur comrme signal de commande.

2 Circuit de synchronisation selon la revendi-

cation l,caractérisé en ce que le troisième moyen de détec-

tion ( 110) ccmprend un cmparateur pour ccmpa-rer le signil de sor-

tie du moyen d'intégration à une valeur prédéterminée et

produire un signal de sortie de comparateur comm e indica-

tion de l'état de non-synchronisation de mot, lorsque la valeur prédéterminée est atteinte,

3 Circuit de synchronisation selon la revendi-

cation 2, caractérisé en ce que le moyen de production de signal de déphasage ( 111,113) comprend un moyen de -production de code

binaire ( 113)pourproduire une série de codes binaires recycli-

ques representant différentes valeurs du déphiasacle e L un moyen de mémoire ( 111) pour stocker un code binaire-en réponse au

signal de sortie du comparateur(ll O)et appliquer le code binai-

re stocké au déphaseur( 102) co Se signal de ccomande.

4 Circuit de synchronisation selon la revendi-

cation 3, caractérisé en ce que le moyen de méraoire( 111)

agencé de manière a etre invalidé pendant l'état de synchro-

nisation de mot de manière à successivement stocker et appli-

quer les codes binaires au déphaseur.

Circuit de synchronisation selon la revendi-

cation 1, caractérisé en ce que le troisièmea moyen de détec-

tion co mprend un moyen de détection de valeur maximum ( 200)

détecter le moment o le signal de sortie du moyen d'intégra-

tion atteint une valeur maximum et produire un signal de

sortie comme indication de l'état de synchronisation de mot.

6 Circuit de synchronisation selon la revendi-

cation 5, caractérisé en ce que le moyen de production de signal de déphasage ( 11113) comprend un moyen de production de code

binaire ( 113) pour produire une série de codes binaires recycli-

ques représentant différentes valeurs du déphasage, et un moyen de mémoire (lll)pour stocker un code binaire en l'absence du signal de sortie du moyen de détection de valeur maximum ( 200) et appliquer le code binaire stocké au déphaseur(l 12)ccme signal

de coummande jusqu'au moment o se produit le signal de sor-

tie du moyen de détection de valeur maximum ( 200).

11.