FR2524189A1 - Procede et circuit pour deriver le courant de decharge dans une memoire - Google Patents
Procede et circuit pour deriver le courant de decharge dans une memoire Download PDFInfo
- Publication number
- FR2524189A1 FR2524189A1 FR8305097A FR8305097A FR2524189A1 FR 2524189 A1 FR2524189 A1 FR 2524189A1 FR 8305097 A FR8305097 A FR 8305097A FR 8305097 A FR8305097 A FR 8305097A FR 2524189 A1 FR2524189 A1 FR 2524189A1
- Authority
- FR
- France
- Prior art keywords
- word line
- memory
- line
- current
- discharge current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
CE CIRCUIT DE DERIVATION POUR MEMOIRE MICROELECTRONIQUE TELLE QU'UNE MEMOIRE VIVE STATIQUE, DETOURNE LE COURANT DE DECHARGE D'UNE LIGNE DE MOTS SELECTIONNEE DE FACON QU'IL NE TRAVERSE NI LES CASES DE MEMOIRE 20, 21 DE CETTE LIGNE, NI LE CONDUCTEUR SUPERIEUR 50. DANS UN PREMIER MODE DE REALISATION, CE CIRCUIT DE DERIVATION COMPREND, DANS CHAQUE LIGNE DE MOTS, UNE RESISTANCE R1, R2 ET UNE DIODE D10, D20 MONTEES EN SERIE ENTRE LE CONDUCTEUR SUPERIEUR 50 DE LA LIGNE DE MOTS ET UN RETOUR 42 DE COURANT DE DECHARGE. ON SUPPRIME AINSI LA MIGRATION DE METAL LE LONG DU CONDUCTEUR SUPERIEUR ET LA SATURATION DES CASES DES MEMOIRES.
Description
CIRCUIT DE DERIVATION DU COURANT DE DECHARGE
DANS UNE MEMOIRE
1 La présente invention concerne des mémoires micro-
électroniques, et notamment un circuit pour décharger les cases
d'une mémoire sans utiliser les lignes de mots.
Depuis leur récente mise au point, les mémoires à semiconducteurs ont énormément augmenté en dimensions Des mémoires à semiconducteurs de plus de 4 000 bits ( 4 K) ou 8 000 bits ( 8 K) sont maintenant usuelles dans le commerce Des réseaux de cette taille sont encore suffisamment petits pour qu'on n'atteigne pas les limites physiques des matériaux à partir desquels ils sont réalisés La revue "Scientific American", septembre 1977, pages 135 à 139 consacre un article
aux mémoires microélectroniques.
La récente introduction de mémoires électroniques de 16 K, 64 K et plus a créé plusieurs problèmes Ces problèmes incluent le phénomène d'électromigration ou migration de métal le long des conducteurs, et la saturation en courant des cases
d'une telle mémoire.
Dans la plupart des mémoires de 16 K ou plus, les cases de mémoire sont disposées en rangées (lignes de mots) et en colonnes <lignes de bits) Chaque rangée comporte un conducteur de ligne de mots auquel est reliée chaque case de cette rangée Du fait du grand nombre de cases sur chaque ligne de mots dans de telles mémoires, les conducteurs de lignes de mots sont relativement longs Pour augmenter la densité d'enregistrement du réseau de mémorisation et de tout le circuit qui lui est associé sur une pastille de silicium, l'épaisseur de tous les conducteurs, y compris les conducteurs
de lignes de mots, doit être minimisée.
1 Une migration de métal apparaît lorsque dans un conducteur métallique, par exemple un conducteur de ligne de mots, le rapport entre l'intensité de courant et la section transversale du conducteur devient important Dans des réseaux de grandes dimensions, une quantité de courant relativement importante est nécessaire pour commander toutes les cases d'une
ligne Du fait que le conducteur de ligne de mots peut possé-
der une section transversale de seulement quelques microns carrés, un courant même faible de 1 m A susceptible de circuler sur ce conducteur peut provoquer une migration de métal Une telle migration de métal se traduit par une dégradation et une
éventuelle désintégration du conducteur.
Le problème de la saturation en courant des cases de mémoire soulève une autre difficulté pour la mise au point des mémoires microélectroniques de 16 K ou plus La présence d'un courant important sur une ligne de mots sélectionnée sature les cases de mémoire individuelles, réduisant de façon importante leurs temps de réponse Il n'est pas inhabituel qu'en cas de
saturation, les cases de mémoire répondent 10 fois plus len-
tement qu'en l'absence de saturation.
Dans des mémoires microélectroniques de grandes dimensions, la migration de métal et la saturation en courant des cases sont souvent exacerbées par certaines pratiques d'utilisation Par exemple, un système d'ordinateur équipé de
telles mémoires est de temps à autre mis à l'arrêt En fonc-
tionnement normal, les lignes de mots de la mémoire sont explorées très rapidement et des courants importants n'existent que pendant une fraction de seconde Pendant l'arrêt de la machine, les lignes de mots ne sont plus explorées les unes après les autres et une ligne de mots particulière peut rester alimentée pendant plusieurs heures Il peut alors se produire une détérioration importante de la mémoire du fait du passage de ce courant important pendant une grande période de temps sur
une seule ligne de mots.
L'objet de l'invention est de donner une solution au problème de migration de métal le long des conducteurs de lignes de mots et à celui de saturation en courant des cases
dans les mémoires microélectroniques de grandes dimensions.
-3- Selon l'invention, chaque ligne de mots comprend une résistance dont une première borne est reliée au conducteur supérieur de la ligne de mots Me diode est montée en série avec la résistance entre une deuxième borne de la résistance et un retour du courant de décharge de la ligne de mots une deuxième diode est montée entre le conducteur inférieur de la ligne de mots et le retour du courant de décharge de la ligne de mots Lorsqu'on sélectionne une ligne de mots, le courant fourni, à partir d'une source de courant, par un circuit de commande de la ligne de mots est dérivé du conducteur supérieur de la ligne de mots et des cases de cette ligne vers le retour
de courant de décharge de la ligne de mots.
Selon un autre mode de réalisation de l'invention, la base d'un transistor est reliée au conducteur supérieur de la
ligne de mots Une résistance est montée en série avec l'émet-
teur du transistor et le retour du courant de décharge Une diode est montée entre le conducteur inférieur de la ligne de
mots et le retour de courant de décharge de la ligne de mots.
Dans le mode de réalisation préféré de l'invention, la dérivation du courant de décharge est placée à l'extrémité de la ligne de mots située du c 8 té du circuit de commande de cette ligne, cet emplacement constituant un facteur important pour
l'efficacité de la dérivation du courant.
La présente invention sera mieux comprise à l'aide de
la description suivante d'une forme de réalisation non limita-
tive en référence aux dessins annexés dans lesquels: la figure 1 est un schéma d'une mémoire classique de l'art antérieur; la figure 2 est un schéma d'un premier mode de réalisation de l'invention;
la figure 3 est un schéma d'un autre mode de réali-
sation de l'invention; et la figure 4 est un diagramme des valeurs de courant de deux lignes de mots adjacentes pendant la sélection d'une
ligne de mots.
-4- 1 une mémoire microélectronique de l'art antérieur est représentée schématiquement sur la figure 1 A un instant
donné quelconque, une des multiples lignes de mots est sélec-
tionnée dans cette mémoire Une ligne de mots particulière est sélectionnée lorsque l'adresse de cette ligne est décodée par un circuit de mémoire associé (non représenté) Un transistor de commande (Q 30, Q 40) associé à chaque ligne de mots est alors commandé de manière à conduire plus de courant, fourni par une source de courant de décharge, en augmentant la polarisation sur sa base, par suite d'une diminution de la chute de tension aux bornes d'une résistance de base (Rl O, Rll) La ligne de mots sélectionnée est ainsi rendue plus positive que les autres et on peut y accéder par un microprocesseur ou tout autre système (non représenté) Les cases de mémoire ( 20, 21, 30, 31) sont maintenues dans un état de mémorisation par une source de cour-antd'&ten -te-4-U,) O _ Lnsnt=úo^ tionnées Dans l'art antérieur, tout le courant d'attente et le courant de décharge de la ligne de mots circulent à travers
toutes les cases de la ligne de mots*sélectionnée.
Lorsque le circuit de commande de la ligne de mots (dans cet exemple Q 30) passe de l'état sélectionné à l'état non sélectionné, le courant de décharge de cette ligne sert à décharger la capacité parasite des cases de mémoire jusqu'à ce que la tension sur l'anode de la diode D 30 soit plus négative que la tension sur l'anode de la diode D 40 A ce moment, la diode 30 fait passer la ligne de mots qui lui est associée de l'état sélectionné à l'état non sélectionné La diode D 40 fait passer la ligne de mots qui lui est associée de l'état non
sélectionné à l'état sélectionné.
La capacité parasite des cases de mémoire est princi-
palement constituée par la capacité collecteur-substrat ( 23 et 27) des deux transistors ( 28 et 29) de la case de mémoire 20 qui est formée par une bascule à montage croisé Dans cette bascule, la capacité est de préférence déchargée par les émetteurs des transistors Cette bascule comporte des diodes
22 et 26 et des résistances 24 et 25.
-5- l Sur la figure 1, la flèche Il indique le trajet de courant pour le courant d'attente et de décharge Tout ce courant d'attente et de décharge passe dans le conducteur supérieur 50 de la ligne de mots et à travers toutes les cases de mémoire. Pendant l'exploration de la mémoire, les lignes de mots sont sélectionnées, à tour de rôle Le courant de décharge de la ligne de mots et le courant d'attente des cellules de mémoire circulent sur le conducteur inférieur de la ligne de mots par la diode D 30, en direction d'un retour de
courant de décharge La figure 4 est une représentation gra-
phique des courants relatifs pendant ce processus, X O corres-
pondant au courant dans une ligne de mots initialement sélec-
tionnée, et X 1 correspondant au courant dans une ligne de
mots initialement non sélectionnée.
Durant l'état sélectionné, le courant d'attente ISTBY et-le courant ID de décharge circulent tous deux dans la ligne de mots sélectionnée Lorsque la ligne de mots suivante est sélectionnée, le courant sur la ligne de mots suivante augmente jusqu'à ce que la ligne de mots précédemment sélectionnée (maintenant non sélectionnée) soit seulement le siège d'un courant d'attente ISTBY' Un premier mode de réalisation de la présente invention est représenté sur la figure 2 Lorsqu'une ligne de mots est sélectionnée (par exemple le conducteur supérieur 50 de la ligne de mots sur la figure 2) en appliquant un courant au travers d'une résistance reliée à la base d'un transistor de commande, un courant plus important circule dans le transistor de commande Q 30 Ce courant passe alors dans la résistance Rl et la diode D 10 montées en série, comme indiqué par la flèche I 2 * La proximité physique des éléments Rl et D 10 et du transistor Q 30 empêche un passage excessif de courant dans le conducteur supérieur 50 et dans les cases de mémoire de la ligne de mots On peut voir, d'après la flèche 13 sur la figure 2, que le courant d'attente provenant de la source de courant d'attente 40 circule dans le conducteur inférieur 51 par la diode D 30 et par conséquent en direction du retour 42 du
courant de décharge.
-6- 1 Lorsque la ligne de mots passe d'un état haut ou sélectionné à un état bas ou non sélectionné, un courant de décharge se produit par suite de la capacité des cases de mémoire La flèche I 3 indique le sens de passage du courant de décharge dans la diode D 30, ainsi que celui du courant d'attente. De préférence, la dérivation formée par la diode D 10 (D 20) et la résistance Ri (R 2) est disposée physiquement à l'extrémité de la ligne de mots o se trouve le transistor de commande (Q 30, Q 40) Dans le cas contraire, le courant de décharge des cases de mémoire circulerait dans les cellules de mémoire et le conducteur supérieur avant d'être dirigé, par la dérivation, vers le retour de courant de décharge Pour être sûr que le courant traverse la dérivation plutôt que le conducteur supérieur et les cases de mémoire de la ligne de mots, la résistance Rl (R 2) et la diode D 10 (D 20 Y ont une chute
de tension plus faible que celle des cases de mémoire indivi-
duelles. Dans un deuxième mode de réalisation de la présente invention (figure 3) la base d'un transistor Q 10 est reliée au conducteur supérieur 50 de la ligne de mots et à l'émetteur du transistor de commande Q 30 Dans cet agencement, la sélection de la ligne de mots, en polarisant le transistor de commande Q 30 pour le rendre plus conducteur, polarise à son tour le transistor de dérivation Q 10 Le transistor de dérivation Q 10 (Q 20) est un dispositif à gain élevé qui ne nécessite qu'une
faible quantité de courant de commande en provenance du tran-
sistor de commande Q 30 pour fournir un courant suffisant pour sélectionner la ligne de mots La résistance R 10 ' (R 20) sert
de charge pour le courant de dérivation.
Dans une mémoire à semiconducteurs, les diodes D 30 et
D 40, ainsi que d'autres diodes dans le circuit, sont habi-
tuellement réalisées sous la forme de transistors dont le collecteur et la base sont réunies Le deuxième mode de réalisation ne nécessite par conséquent pas de composants supplémentaires Un transistor existe déjà pour former la -7- 1 diode du premier mode de réalisation de l'invention Par conséquent, lors de la fabrication des mémoires, on peut choisir parmi les modes de réalisation décrits, celui qui
convient le mieux suivant l'application particulière prévue.
La présente invention permet la sélection normale
d'une ligne de mots tout en dirigeant au travers d'une déri-
vation les courants de décharge de la ligne de mots suscep-
tibles de provoquer des dégâts s'ils passaient par le conduc-
teur supérieur de la ligne de mots et par les cases de mémoire
de cette ligne.
La présente invention trouvera de nombreuses appli-
cations équivalentes dans des mémoires microélectroniques similaires telles que les mémoires a accès aléatoire (RAM), les mémoires mortes (ROM) , les mémoires mortes programmables (PROM), les mémoires mortes programmables électriquement (EPROM), etc Ces dispositifs peuvent être fabriqués suivant n'importe quelle technologie, telle que la technologie bipolaire, la technique métal-oxyde-semiconducteur de type n (n-MOS), ou métal-oxyde-semiconducteur complémentaire (CMOS), etc. Bien que dans l'exemple décrit on ait utilisé des transistors bipolaires npn, ces derniers peuvent être remplacés
par des transistors MOS.
-8 -
Claims (8)
1 REVENDICATIONS
1 Mémoire à semiconducteurs comprenant une matrice de cases de mémoire ( 20, 21, 30, 31) agencées suivant plusieurs lignes de mots, les cases ( 20, 21) de chaque ligne de mots étant disposées entre un conducteur supérieur ( 50) et un conducteur inférieur ( 51), lesdites lignes de mots pouvant être sélectionnées séquentiellement par un circuit de commande (Q 30) situé à une extrémité de chaque ligne, caractérisée en ce qu'elle comprend, dans chaque ligne de mots, un circuit de dérivation (RI, D 10, Q 10, R 10 ') pour diriger un courant de décharge de la ligne de mots vers un retour ( 42) de courant de décharge en détournant ce courant des cases de mémoire ( 20, 21) de ladite ligne de mots et du conducteur supérieur ( 50) de ladite ligne, ledit circuit de dérivation étant monté entre ledit conducteur supérieur ( 50) et ledit retour ( 42) de courant
de décharge.
2 Mémoire suivant la revendication 1, caractérisée en ce que ledit circuit de dérivation comprend: une résistance (Rl) dont une première borne est reliée audit conducteur supérieur ( 50), ladite résistance étant située à l'extrémité de ladite ligne o se trouve le circuit de commande; et une diode (D 10) montée en série avec ladite résistance (Rl), ladite diode étant montée entre une deuxième borne de la résistance et ledit retour ( 42) de courant de décharge, ladite diode (Dl O) étant située à l'extrémité de ladite ligne o se
trouve le circuit de commande.
3 Mémoire suivant la revendication 1, caractérisée en ce que ledit circuit de dérivation comporte -9 - 1 un transistor (Ql O) comportant une base, un émetteur, et un collecteur, la base de ce transistor étant reliée audit conducteur supérieur ( 50), et son collecteur étant relié à une source de courant de décharge de la ligne de mots une résistance (R 10 ') dont une première borne est reliée à l'émetteur dudit transistor et dont la seconde borne est reliée audit retour ( 42) de courant de décharge; le transistor (Q Il) et la résistance (Rl O') étant situés à l'extrémité de la ligne de mots o se trouve le
circuit de commande.
4 Mémoire suivant l'une quelconque des revendi-
cations 1 à 3, caractérisée en ce qu'elle comporte en outre une diode supplémentaire (D 30) montée entre ledit conducteur inférieur ( 51) de la ligne de mots et ledit retour de courant de décharge, ladite diode supplémentaire étant située à
l'extrémité de ladite ligne o se trouve le circuit de commande.
Mémoire suivant l'une quelconque des revendi-
cations 1 à 4, caractérisée en ce que la mémoire à semi-
conducteurs est une mémoire à accès aléatoire.
6 Procédé pour réduire la migration de métal le long des conducteurs supérieurs des lignes de mots et pour réduire
la saturation des cases de mémoire dans une mémoire à semi-
conducteurs comprenant une matrice de cases ( 20, 21, 30, 31) agencées suivant plusieurs lignes de mots; les cases ( 20, 21) de chaque ligne de mots étant disposées entre un conducteur supérieur ( 50) et un conducteur inférieur ( 51), lesdites lignes de mots pouvant être sélectionnées séquentiellement par un
circuit de commande (Q 30) de ligne de mots situé à une extré-
mité de chaque ligne, caractérisé en ce qu'il consiste à dériver un courant de décharge de la ligne de mots provenant du circuit de commande (Q 30) de ladite ligne de mots en direction d'un retour ( 42) de
courant de décharge.
1 7 Procédé suivant la revendication 6, caractérisé en ce que ladite opération de dérivation consiste à dériver ledit courant par l'intermédiaire d'une résistance (R 1) et d'une
diode (D 10) montées en série.
8 Procédé suivant la revendication 6, caractérisé en ce que ladite opération de dérivation consiste à dériver ledit courant par l'intermédiaire d'un transistor (QO 10) et d'une résistance (R 10 ') en série avec l'émetteur dudit transistor
(QO 10).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/363,198 US4488263A (en) | 1982-03-29 | 1982-03-29 | Bypass circuit for word line cell discharge current |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2524189A1 true FR2524189A1 (fr) | 1983-09-30 |
| FR2524189B1 FR2524189B1 (fr) | 1990-11-02 |
Family
ID=23429239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR838305097A Expired - Lifetime FR2524189B1 (fr) | 1982-03-29 | 1983-03-29 | Procede et circuit pour deriver le courant de decharge dans une memoire |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4488263A (fr) |
| JP (1) | JPS58177592A (fr) |
| DE (1) | DE3311186A1 (fr) |
| FR (1) | FR2524189B1 (fr) |
| GB (1) | GB2117592B (fr) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601014A (en) * | 1982-03-19 | 1986-07-15 | Fujitsu Limited | Semiconductor memory with word line charge absorbing circuit |
| US4627034A (en) * | 1984-11-09 | 1986-12-02 | Fairchild Camera And Instrument Corporation | Memory cell power scavenging apparatus and method |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| FR2580444B1 (fr) * | 1985-04-16 | 1987-06-05 | Radiotechnique Compelec | Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire |
| US4935315A (en) * | 1988-12-05 | 1990-06-19 | Hughes Aircraft Company | Cell bypass circuit |
| US4951255A (en) * | 1989-04-14 | 1990-08-21 | Atmel Corporation | Memory current sink |
| CA2042432A1 (fr) * | 1990-05-31 | 1991-12-01 | Robert M. Reinschmidt | Circuit de selection de memoire |
| US10032508B1 (en) * | 2016-12-30 | 2018-07-24 | Intel Corporation | Method and apparatus for multi-level setback read for three dimensional crosspoint memory |
| US11081185B2 (en) | 2019-06-18 | 2021-08-03 | Sandisk Technologies Llc | Non-volatile memory array driven from both sides for performance improvement |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3955182A (en) * | 1974-03-26 | 1976-05-04 | Thomson-Csf | Transistorised memory cell and an integrated memory using such a cell |
| EP0024853A1 (fr) * | 1979-08-22 | 1981-03-11 | Fujitsu Limited | Dispositif de mémoire à semi-conducteurs comprenant un circuit de contrôle du courant de maintien |
| EP0025316A2 (fr) * | 1979-08-30 | 1981-03-18 | Fujitsu Limited | Circuit de fin de ligne de mot pour dispositif de mémoire à semi-conducteurs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1405285A (en) * | 1972-08-30 | 1975-09-10 | Ferranti Ltd | Semiconductor information storage devices |
| JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
| DE3071976D1 (en) * | 1979-11-28 | 1987-07-02 | Fujitsu Ltd | Semiconductor memory circuit device |
| JPS5841597B2 (ja) * | 1980-12-24 | 1983-09-13 | 富士通株式会社 | 半導体メモリディスチャ−ジ回路 |
-
1982
- 1982-03-29 US US06/363,198 patent/US4488263A/en not_active Expired - Lifetime
-
1983
- 1983-03-26 DE DE3311186A patent/DE3311186A1/de not_active Withdrawn
- 1983-03-28 GB GB08308501A patent/GB2117592B/en not_active Expired
- 1983-03-29 JP JP58051779A patent/JPS58177592A/ja active Granted
- 1983-03-29 FR FR838305097A patent/FR2524189B1/fr not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3955182A (en) * | 1974-03-26 | 1976-05-04 | Thomson-Csf | Transistorised memory cell and an integrated memory using such a cell |
| EP0024853A1 (fr) * | 1979-08-22 | 1981-03-11 | Fujitsu Limited | Dispositif de mémoire à semi-conducteurs comprenant un circuit de contrôle du courant de maintien |
| EP0025316A2 (fr) * | 1979-08-30 | 1981-03-18 | Fujitsu Limited | Circuit de fin de ligne de mot pour dispositif de mémoire à semi-conducteurs |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2524189B1 (fr) | 1990-11-02 |
| DE3311186A1 (de) | 1983-10-06 |
| US4488263A (en) | 1984-12-11 |
| JPH0310197B2 (fr) | 1991-02-13 |
| GB2117592A (en) | 1983-10-12 |
| GB8308501D0 (en) | 1983-05-05 |
| GB2117592B (en) | 1986-10-08 |
| JPS58177592A (ja) | 1983-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10366751B2 (en) | Resistance memory cell | |
| US10229746B2 (en) | OTP memory with high data security | |
| US6798693B2 (en) | Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric | |
| CN1127143C (zh) | 具有磁隧道结单元和远程二极管的磁随机存取存储器阵列 | |
| CA2020718C (fr) | Fusible mos a claquage d'oxyde et son application aux cartes a memoire | |
| FR2769988A1 (fr) | Transistor a effet de champ de detection ayant une pluralite de pastilles formant source de detection | |
| FR2629941A1 (fr) | Memoire et cellule memoire statiques du type mis, procede de memorisation | |
| FR2499290A1 (fr) | Dispositif de memoire dense remanent electriquement alterable avec electrode de couplage dans le substrat | |
| JP2008503085A (ja) | 電気デバイスおよびその製造方法 | |
| FR2549997A1 (fr) | Dispositif a circuits integres a semiconducteurs, en particulier " memoires ram ou rom " | |
| FR2524189A1 (fr) | Procede et circuit pour deriver le courant de decharge dans une memoire | |
| FR3045938A1 (fr) | Circuit integre cointegrant un transistor fet et un point memoire rram | |
| CN113574693A (zh) | 半导体装置和包括半导体装置的电子设备 | |
| EP0080395A1 (fr) | Bascule bistable à stockage non volatil et à repositionnement dynamique | |
| FR2623016A1 (fr) | Dispositif de fusion d'un fusible dans un circuit integre de type cmos | |
| FR3091019A1 (fr) | Mémoire de puce électronique | |
| EP0915480B1 (fr) | Point mémoire MOS | |
| EP1580760B1 (fr) | Mémoire vive magnétorésistive à haute densité de courant | |
| FR2503933A1 (fr) | Circuit integre comprenant un reseau de transistors | |
| EP0029919B1 (fr) | Circuit d'interface conforme aux normes EIA RS 232C réalisé à partir d'un amplificateur opérationnel | |
| FR2823900A1 (fr) | Memoire non volatile de type famos | |
| EP3890024A1 (fr) | Puce électronique à deux mémoires à changement de phase | |
| FR3066323B1 (fr) | Memoire non volatile favorisant une grande densite d'integration | |
| EP0298829B1 (fr) | Procédé de commande de l'état de conduction d'un transistor MOS | |
| FR2979737A1 (fr) | Cellule memoire sram non volatile amelioree |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |