FR2480048A1

FR2480048A1 - FREQUENCY LOCKING ANALOG LOOP

Info

Publication number: FR2480048A1
Application number: FR8007674A
Authority: FR
Inventors: Jean-Luc Calvez
Original assignee: Laboratoire Central de Telecommunications SA
Current assignee: Laboratoire Central de Telecommunications SA
Priority date: 1980-04-04
Filing date: 1980-04-04
Publication date: 1981-10-09
Also published as: GB2073515A; BE888265A; GB2073515B

Abstract

L'INVENTION CONCERNE UNE BOUCLE ANALOGIQUE A VERROUILLAGE EN FREQUENCE. CETTE BOUCLE COMPORTE LES ELEMENTS CLASSIQUES D'UNE BOUCLE A VERROUILLAGE DE PHASE, A SAVOIR UN COMPARATEUR DE PHASE 1, UN FILTRE PASSE-BAS 2 ET UN OSCILLATEUR COMMANDE EN TENSION 3. ON INSERE DANS LA BOUCLE UN CIRCUIT A RETARD VARIABLE COMPOSE D'UN MUTIPLEXEUR 4 ET D'UNE LIGNE A RETARD 5 A PLUSIEURS SORTIES. UN COMPTEUR-DECOMPTEUR 9 COMMANDE LE MULTIPLEXEUR ET RECOIT LES IMPULSIONS DE COMPTAGE OU DE DECOMPTAGE D'UN CIRCUIT DE DETECTION DE SAUT DE PHASE 8. UN CIRCUIT DE DETECTION DE VERROUILLAGE 10 INTERDIT LE FONCTIONNEMENT EN PHASE D'ACQUISITION DE LA BOUCLE. ON OBTIENT AINSI UN SIGNAL DE SORTIE TRES STABLE EN FREQUENCE. L'INVENTION S'APPLIQUE EN PARTICULIER A LA COMMUTATION D'HORLOGES DE CENTRAUX MIC.THE INVENTION RELATES TO A FREQUENCY LOCKING ANALOGUE LOOP. THIS LOOP INCLUDES THE CLASSIC ELEMENTS OF A PHASE LOCKING LOOP, THAT IS A PHASE 1 COMPARATOR, A LOW PASS FILTER 2 AND A TENSION 3 CONTROLLED OSCILLATOR. A VARIABLE DELAY CIRCUIT CONSISTING OF D 'IS INSERTED IN THE LOOP. A MUTIPLEXER 4 AND A DELAY LINE 5 WITH SEVERAL OUTPUTS. A COUNTER-DECOUNTER 9 CONTROLS THE MULTIPLEXER AND RECEIVES THE COUNTING OR DOWN-COUNTING PULSES FROM A PHASE SKIP DETECTION CIRCUIT 8. A LOCKING DETECTION CIRCUIT 10 PROHIBITS OPERATION DURING THE ACQUISITION OF THE LOOP. THUS A VERY STABLE FREQUENCY OUTPUT SIGNAL IS OBTAINED. THE INVENTION APPLIES IN PARTICULAR TO THE SWITCHING OF CLOCKS OF MIC CENTRAL SYSTEMS.

Description

La présente invention se rapporte à une boucle analogique à verrouillageThe present invention relates to an analog lock loop

en fréquence comportant une boucle à verrouillage de phase qui comprend un comparateur de phase recevant un signal d'entrée fi et un signal de sortie de boucle 41, un filtre passe-bas et un oscillateur commandé en tension, fournissant le signal de sortie 4o, le signal de in frequency comprising a phase-locked loop which comprises a phase comparator receiving an input signal fi and a loop output signal 41, a low-pass filter and a voltage-controlled oscillator, supplying the output signal 4o, the signal of

sortie de boucle 41 étant dérivé du signal de sortie 4o. loop output 41 being derived from the output signal 40.

Il est connu de verrouiller la fréquence d'un signal de sortie, sur la fréquence d'un signal d'entrée, à l'aide d'une boucle à verrouillage de phase. Le comparateur de phase d'une telle boucle fournit une indication d'une différence de phase, entre les signaux d'entrée et de sortie, en détectant l'apparition d'un déphasage. Le signal du comparateur de phase, après passage dans un filtre passe-bas, agit sur la fréquence de l'oscillateur de la boucle pour corriger cette différence. Lorsqu'une telle boucle à verrouillage de phase est verrouillée, tout saut de phase du signal d'entrée se traduit par une variation de la fréquence de l'oscillateur pour rattraper ce saut de phase. Ainsi, toute variation de phase du signal d'entrée s'accompagne It is known to lock the frequency of an output signal, on the frequency of an input signal, using a phase locked loop. The phase comparator of such a loop provides an indication of a phase difference between the input and output signals by detecting the occurrence of a phase shift. The signal of the phase comparator, after passing through a low-pass filter, acts on the frequency of the oscillator of the loop to correct this difference. When such a phase locked loop is locked, any phase jump of the input signal results in a variation of the frequency of the oscillator to make up for this phase jump. Thus, any phase variation of the input signal is accompanied by

d'une variation de fréquence à la sortie. a frequency variation at the output.

Un tel comportement peut constituer un inconvénient dans Such behavior may be a disadvantage in

certains cas. Ainsi, il est connu que, dans les centraux télépho- certain cases. Thus, it is known that in telephone exchanges

niques MIC, l'horloge centrale est dupliquée pour des raisons de sécurité de fonctionnement. On utilise donc deux horloges centrales de même fréquence, mais dont les phases ne sont pas liées. Ces horloges fournissent des signaux d'horloge locale aux diverses unités du central. Si, par exemple, pour des raisons de défaillance d'une horloge ou pour des raisons de maintenance, on commute d'une horloge sur l'autre, au niveau des unités du central, et en particulier de celles recevant les signaux des jonctions aboutissant au central, la MIC, the central clock is duplicated for reasons of operational safety. We therefore use two central clocks of the same frequency, but whose phases are not linked. These clocks provide local clock signals to various central office units. If, for example, for reasons of clock failure or for reasons of maintenance, one switches from one clock to the other, at the level of the central units, and in particular those receiving the signals of the junctions resulting at the central, the

variation de fréquence,résultant de l'emploi d'une boucle à verrouil- variation in frequency resulting from the use of a lock loop.

lage de phase classique pour rattraper le saut de phase éventuel, va etre considérée comme une perte de synchronisation et va donc déclencher un processus de resynchronisation qui peut se traduire par une perte de messages. Ceci constitue, pour certains types de message, The classical phase phase to catch the eventual phase jump, will be considered as a loss of synchronization and will therefore trigger a resynchronization process that can result in a loss of messages. This constitutes, for certain types of message,

un inconvénient grave.a serious disadvantage.

Un objet de la présente invention est donc une boucle ana- An object of the present invention is therefore an analogous loop.

logique à verrouillage en fréquence qui permette, en cas de saut de de phase du signal d'entrée, de maintenir la variation de fréquence frequency-locked logic which makes it possible, in the event of a phase jump of the input signal, to maintain the frequency variation

momentanée du signal de sortie en dessous d'une valeur minimum prédé- momentum of the output signal below a predetermined minimum

terminée. Selon l'invention, ceci est obtenu par une boucle analogique à verrouillage en fréquence du type décrit au début, caractérisée en ce qu'elle comprend, en outre, des moyens à retard variable pour obtenir le signal de sortie de boucle +l, en appliquant au signal de sortie 4o un retard variable, et des moyens de commande pour commander la valeur du retard appliqué par lesdits moyens à retard variable, à partir des signaux fournis par le comparateur de phase, de manière à completed. According to the invention, this is obtained by a frequency-lock analog loop of the type described at the beginning, characterized in that it furthermore comprises variable delay means for obtaining the loop output signal + 1, in applying to the output signal 40 a variable delay, and control means for controlling the value of the delay applied by said variable delay means, from the signals supplied by the phase comparator, so as to

réduire le déphasage éventuel indiqué par ledit comparateur. reduce the possible phase shift indicated by said comparator.

Grâce au fait que le temps de réponse desdits moyens est très inférieur à la constante de temps du filtre passe-bas de la boucle, le saut de phase du signal d'entrée est presque entièrement compensé, sans que la fréquence de l'oscillateur soit soumise à une Due to the fact that the response time of said means is much lower than the time constant of the low pass filter of the loop, the phase jump of the input signal is almost fully compensated, without the frequency of the oscillator being subject to

variation importante.significant variation.

L'invention sera mieux comprise et d'autres caractéristiques The invention will be better understood and other features

apparaîtront à l'aide de la description ci-après et des dessins joints will appear with the following description and accompanying drawings

o: - la figure l est un schéma de principe de la boucle analogique à verrouillage en fréquence selon l'invention; - la figure 2 représente des diagrammes de signaux explicatifs; et - la figure 3 est le schéma d'un mode de réalisation de la boucle o: - Figure l is a block diagram of the analog loop frequency lock according to the invention; FIG. 2 represents explanatory signal diagrams; and - Figure 3 is a diagram of an embodiment of the loop

analogique selon l'invention.analog according to the invention.

Sur la figure 1, est représenté le schéma de principe de la boucle analogique à verrouillage en fréquence selon l'invention. On y retrouve les éléments classiques d'une boucle à verrouillage de phase, à savoir un comparateur de phase 1, un filtre passe-bas 2 et un oscillateur commandé en tension 3. Dans le but d'obtenir, à la sortie, un signal de sortie 4o de rapport cyclique bien déterminé, on a choisi un oscillateur 3 fonctionnant à une fréquence double de celle du signal d'entrée fi, et on a prévu un diviseur de fréquence par deux 7 qui permet d'obtenir le signal de sortie *o à la m9me fréquence que le signal d'entrée et avec un rapport cyclique bien défini. Un autre FIG. 1 shows the block diagram of the frequency-lock analog loop according to the invention. It contains the conventional elements of a phase-locked loop, namely a phase comparator 1, a low-pass filter 2 and a voltage-controlled oscillator 3. In order to obtain, at the output, a signal In the case of an output signal 4o of a well-defined duty cycle, an oscillator 3 operating at a frequency twice that of the input signal f 1 has been chosen, and a frequency divide by two 7 is provided which makes it possible to obtain the output signal. o At the same frequency as the input signal and with a well-defined duty cycle. Another

diviseur de fréquence par deux 6 doit alors être prévu dans la boucle. frequency divider by two 6 must then be provided in the loop.

Selon l'invention, on dispose dans la boucle, entre la sortie de l'oscillateur 3 et la seconde entrée du comparateur de phase 1, sur laquelle est appliqué le signal de sortie de boucle 41, une ligne à retard 5 et un multiplexeur 4 qui permet de choisir, soit le signal de sortie de l'oscillateur 3 appliqué directement, soit le signal According to the invention, there is arranged in the loop, between the output of the oscillator 3 and the second input of the phase comparator 1, on which the loop output signal 41, a delay line 5 and a multiplexer 4 are applied. which makes it possible to choose either the output signal of oscillator 3 applied directly or the signal

d'une des sorties régulièrement espacées de la ligne à retard. Ce dis- one of the outputs regularly spaced from the delay line. This disc

positif permet d'appliquer un retard variable au signal de l'oscil- lateur 3 pour fournir le signal 4lo Le multiplexeur 4 est commandé à l'aide d'un circuit de commande comportant un compteur-décompteur 9 et un circuit de détection de saut de phase 8. Ce dernier détermine, à partir des signaux fournis par le comparateur de phase 1, s'il ]0 existe un saut de phase du signal d'entrée fi, ainsi que son sens, et commande le comptage ou le décomptage du compteur-décompteur 9, de positive allows a variable delay to be applied to the oscillator signal 3 to provide the 4lo signal. The multiplexer 4 is controlled by means of a control circuit comprising a down-counter 9 and a jump detection circuit. This phase determines, from the signals supplied by the phase comparator 1, whether there is a phase jump of the input signal f 1, as well as its direction, and controls the counting or counting of the up-down counter 9, of

manière à choisir une sortie du multiplexeur 4 qui réduise le dépha- to select an output of multiplexer 4 which reduces the amount of

sage indiqué par le comparateur de phase 1. Par ailleurs, un circuit de détection de verrouillage 10 inhibe le fonctionnement du circuit indicated by the phase comparator 1. Moreover, a lock detection circuit 10 inhibits the operation of the circuit

de commande lorsque la boucle n'est pas verrouillée. when the loop is not locked.

Le fonctionnement de l'ensemble va être précisé ci-dessous en se reportant également aux diagrammes de signaux de la figure 2. On The operation of the assembly will be specified below by also referring to the signal diagrams of FIG.

va supposer, à titre d'exemple pour appuyer la description, que le will assume, as an example to support the description, that the

signal fi a une fréquence de huit mégahertz, et que l'oscillateur commandé en tension 3 fonctionne donc à seize mégahertz. Il est prévu, sur la ligne à retard 5, cinq sorties régulièrement espacées de signal fi has a frequency of eight megahertz, and the voltage-controlled oscillator 3 operates at sixteen megahertz. It is planned, on the delay line 5, five regularly spaced outputs of

dix nanosecondes, la première étant elle-même retardée de dix nano- ten nanoseconds, the first being itself delayed by ten nano-

secondes par rapport au signal de sortie de l'oscillateur 3. On peut compenser ainsi, par pas de dix nanosecondes, tous les sauts de phase seconds relative to the output signal of the oscillator 3. It is possible to compensate, in steps of ten nanoseconds, all the phase jumps

pouvant survenir sur le signal d'entrée #i, les six entrées du multi- can occur on the input signal #i, the six inputs of the multi-

plexeur permettant un décalage d'une période complète du signal de l'oscillateur 3. La variation de phase résiduelle, que doit compenser par variation de sa fréquence l'oscillateur 3, ne peut donc être supérieure à dix nanosecondes. On obtient ainsi un signal de sortie *o de fréquence très stable. La figure 2 représente les conditions en phase du circuit, les signaux fi et 1 étant en phase. On a supposé qu'à l'équilibre après verrouillage, c'était l'entrée 0 du multiplexeur qui avait été sélectionnée. Les signaux 16.0 à 416.5 sont ceux qui existent sur les entrées 0 à 5 du multiplexeur 4, le décalage T, entre plexeur allowing a shift of a complete period of the signal of the oscillator 3. The residual phase variation, which must compensate by variation of its frequency oscillator 3, can not be greater than ten nanoseconds. An output signal * o of very stable frequency is thus obtained. FIG. 2 represents the phase conditions of the circuit, the signals f 1 and 1 being in phase. It was assumed that at post-lock equilibrium, it was the input 0 of the multiplexer that had been selected. The signals 16.0 to 416.5 are those which exist on the inputs 0 to 5 of the multiplexer 4, the offset T, between

deux entrées successives, étant égal à dix nanosecondes. - two successive entries, being equal to ten nanoseconds. -

Le circuit 10 évite que le multiplexeur soit commandé continuellement et saute d'une entrée à l'autre-pendant la période d'acquisition de la boucle o la fréquence de l'osciliateur 3 n'est The circuit 10 prevents the multiplexer from being continuously controlled and jumps from one input to another-during the acquisition period of the loop where the frequency of the oscillator 3 is not

pas encore verrouillée sur la fréquence du signal d'entrée fi. not yet locked on the frequency of the input signal fi.

La figure 3 représente le schéma d'un mode de réalisation de la boucle analogique à verrouillage en fréquence de la figure 1. Les différents blocs de la figure 1 ont été représentés en tirets lorsque leurs composants sont détaillés. Le comparateur de phase 1 est un comparateur numérique du type décrit dans la demande de brevet français n 78 30542 déposée le 27 octobre 1978 par la demanderesse sous le titre "Comparateur de phase numérique". Il fournit sur l'une ou l'autre des sorties up et dw des bascules 11 et 12, des impulsions de longueur proportionnelle au déphasage entre les signaux fi et l, respectivement lorsque le signal fi est en avance ou en retard sur le signal l. Ces impulsions sont appliquées au filtre 2 constitué, de manière connue, d'un circuit dit "charge pump",à deux diodes 26, 28 et deux résistances 27,29, connecté à l'entrée d'un intégrateur comportant un amplificateur opérationnel 20, une capacité 22 et des résistances 21, 23, 24, 25. Le signal de sortie de l'intégrateur commande l'oscillateur commandé en tension 3. Le circuit de détection de saut de phase 8 est constitué de deux portes NON-ET 81 et 82 à trois entrées, recevant respectivement le signal d'autorisation du circuit de détection de verrouillage 10, les impulsions positives fournies par les bascules 11 et 12, et les mêmes impulsions retardées par deux inverseurs, respectivement 83, 84 et 85, 86. Les sorties des portes NON-ET 81 et 82 fournissent respectivement des impulsions de décomptage et de comptage sur les entrées de décomptage CDW et de comptage CUP du compteur-décompteur 9, de capacité six. Celui-ci fournit, sur FIG. 3 is a diagram of an embodiment of the frequency-locked analog loop of FIG. 1. The various blocks of FIG. 1 have been shown in broken lines when their components are detailed. The phase comparator 1 is a digital comparator of the type described in the French patent application No. 78 30542 filed October 27, 1978 by the applicant under the title "digital phase comparator". It provides on either of the outputs up and dw of the flip-flops 11 and 12, pulses of length proportional to the phase shift between the signals fi and l, respectively when the signal fi is in advance or behind the signal l . These pulses are applied to the filter 2 consisting, in known manner, of a so-called "charge pump" circuit, with two diodes 26, 28 and two resistors 27, 29, connected to the input of an integrator comprising an operational amplifier. , a capacitor 22 and resistors 21, 23, 24, 25. The output signal of the integrator controls the voltage-controlled oscillator 3. The phase-jump detection circuit 8 consists of two NAND gates 81 and 82 with three inputs respectively receiving the authorization signal of the lock detection circuit 10, the positive pulses provided by the flip-flops 11 and 12, and the same pulses delayed by two inverters, respectively 83, 84 and 85, 86. The outputs of the NAND gates 81 and 82 respectively provide counting and counting pulses on the countdown inputs CDW and counting CUP of the up / down counter 9, with a capacity of six. This one provides, on

ses trois sorties, les trois éléments binaires de commande du multi- its three outputs, the three control bits of the multi-

plexeur 4. Le circuit de détection de verrouillage 10 comprend un circuit intégrateur comportant une résistance 103, un condensateur 104 et un comparateur de tension analogique 105, une porte NON-ET 101 et un inverseur 102. Les entrées de la porte NON-ET 101 sont reliées aux 4. The lock detection circuit 10 comprises an integrator circuit comprising a resistor 103, a capacitor 104 and an analog voltage comparator 105, a NAND gate 101 and an inverter 102. The inputs of the NAND gate 101 are connected to

sorties inversées Q des bascules 11l et 12. inverted outputs Q flip-flops 11l and 12.

Le fonctionnement du circuit sera expliqué ci-dessous en The operation of the circuit will be explained below in

se reportant également à certains diagrammes de la figure 2. also referring to some diagrams in Figure 2.

Le comparateur de phase connu 1 comporte deux bascules JK 11 et 12 dont le changement d'état des sorties est commandé par une transition du niveau haut au niveau bas, sur l'entrée d'horloge CK, à condition que le signal sur l'entrée de remise à zéro CLR soit au niveau haut. Si les signaux fi et 41 sont en phase, les bascules 11 et 12 restent constamment à l'état 0, ce qui maintient bloquées les diodes 26 et 28. L'intégrateur du filtre 2 fournit un signal constant qui maintient constante la fréquence de l'oscillateur 3. Aucune impulsion n'est fournie au circuit 8 et le contenu du compteur- décompteur 9 reste constant. Le multiplexeur 4 reste sur la sélection de l'entrée (ici l'entrée O) qui fournit un signal 4l en phase avec The known phase comparator 1 comprises two flip-flops JK 11 and 12 whose change of state of the outputs is controlled by a transition from the high level to the low level, on the clock input CK, provided that the signal on the CLR reset input is high. If the signals F1 and 41 are in phase, the flip-flops 11 and 12 remain constantly in the 0 state, which keeps the diodes 26 and 28 locked. The integrator of the filter 2 provides a constant signal which keeps the frequency of the signal constant. Oscillator 3. No pulse is supplied to the circuit 8 and the contents of the up / down counter 9 remain constant. The multiplexer 4 remains on the selection of the input (here the input O) which provides a signal 4l in phase with

le signal d'entrée fi.the input signal fi.

Si maintenant on suppose que le signal d'entrée fi subit un saut de phase tel que le signal fi prennent un retard tI (signaux de la figure 2 dans le cas "retard de phase"), on voit que la bascule 12 va fournir des impulsions sur la sortie dw. Comme on a supposé que la boucle est verrouillée, le circuit 10 fournissant un niveau haut, les impulsions sur la sortie dw vont être transmises inversées par la porte 82 et avec un front de descente retardé, par rapport au front montant des impulsions sur la sortie dw, d'un temps prédéterminé égal au retard introduit par les deux inverseurs 85 et 86. On a représenté, sur la figure 2, le signal dw présent sur la sortie Q de la bascule 12 et qui est identique aux impulsions fournies par la porte 82 à l'entrée de comptage CUP, exception faite de la position du If it is now assumed that the input signal f1 undergoes a phase jump such that the signal fi takes a delay t1 (signals of FIG. 2 in the case of "phase delay"), it is seen that the flip-flop 12 will provide pulses on the output dw. Since it has been assumed that the loop is locked, the circuit 10 providing a high level, the pulses on the output dw will be transmitted inverted by the gate 82 and with a delayed falling edge, relative to the rising edge of the pulses on the output dw, of a predetermined time equal to the delay introduced by the two inverters 85 and 86. FIG. 2 shows the signal dw present on the output Q of the flip-flop 12 and which is identical to the pulses provided by the gate 82 at the counting entrance CUP, except for the position of the

front de descente qui devrait âtre retardé du retard mentionné ci- approach that should be delayed by the delay mentioned above.

dessus. On voit que ces impulsions sur l'entrée de comptage CUP permettent,à chaque période du signal 4l,le saut d'une entrée du multiplexeur 4 à une entrée adjacente plus retardée. Sur la figure 2, a été représenté le saut de l'entrée 0 à l'entrée 1. Ces sauts d'une entrée à la suivante se poursuivent tant que le déphasage, entre le above. It can be seen that these pulses on the count input CUP make it possible, at each period of the signal 41, to jump from one input of the multiplexer 4 to an adjacent, more delayed input. In FIG. 2, the jump from input 0 to input 1 has been represented. These jumps from one input to the next continue as long as the phase difference between the

signal fi et le signal el décalé, reste supérieur à une valeur corres- signal fi and the offset signal el remains greater than a value corresponding to

pondant à une longueur d'impulsion sur la sortie dw supérieure au retard introduit par les inverseurs 85 et 86. Ce retard est choisi pour que seules les impulsions supérieures à dix nanosecondes puissent commander le compteur-décompteur 9. Ainsi, au bout d'un certain nombre de périodes correspondant à des sauts cumulés de la phase du signal *l compensant, à dix nanosecondes près, le saut de phase du signal fi, le circuit de compensation reprendra une position d'équilibre. La durée totale de cette opération de compensation est très inférieure à la constante de temps de l'intégrateur du filtre 2 (qui est d'une centaine de millisecondes par exemple). Ainsi, l'oscillateur 3 sera at a pulse length on the output dw greater than the delay introduced by the inverters 85 and 86. This delay is chosen so that only the pulses greater than ten nanoseconds can control the up-down counter 9. Thus, after a a certain number of periods corresponding to cumulative jumps of the phase of the signal * 1 compensating, to within ten nanoseconds, the phase jump of the signal fi, the compensation circuit will resume a position of equilibrium. The total duration of this compensation operation is much shorter than the time constant of the integrator of the filter 2 (which is a hundred milliseconds, for example). So, oscillator 3 will be

commandé, par l'intermédiaire du filtre 2, par les impulsions rési- controlled, through the filter 2, by the pulses resi-

duelles sur la sortie dw, de durée inférieure à dix nanosecondes, et sa fréquence variera donc très peu pour remettre en phase les dual on the dw output, lasting less than ten nanoseconds, and its frequency will therefore vary very little to re-phase

signaux fi et 1.signals fi and 1.

Sur la figure 2, on a également représenté des signaux dans le cas o le signal fi subit un saut de phase et est en avance de phase de t2 par rapport au signal 41. Comme précédemment, les impulsions sur la sortie up du comparateur de phase représentées sont identiques à celles fournies par la porte 81 à l'entrée de décomptage CDW, à l'exception du front de descente qui est retardé par les inverseurs 83 et 84. La figure 2 représente deux sauts successifs du multiplexeur 4, de l'entrée 0 à l'entrée 5, puis de l'entrée 5 à l'entrée 4. Bien entendu, le compteurdécompteur 9 est prévu pour passer du code 000 au code 101, dans l'exemple choisi, lorsqu'il reçoit une impulsion sur FIG. 2 also shows signals in the case where the signal φ undergoes a phase jump and is in phase advance of t2 with respect to the signal 41. As previously, the pulses on the output up of the phase comparator shown are identical to those provided by the gate 81 at the countdown input CDW, with the exception of the falling edge which is delayed by the inverters 83 and 84. FIG. 2 shows two successive jumps of the multiplexer 4, of the input 0 to input 5, then input 5 to input 4. Of course, countdown counter 9 is provided to go from code 000 to code 101, in the example chosen, when it receives a pulse on

son entrée de décomptage.its countdown entry.

Le circuit de détection de verrouillage 10 comporte une porte NON-ET 101, dont les entrées sont reliées aux sorties inversées Q des bascules 11 et 12, suivie d'un inverseur 102. Lorsque la boucle est verrouillée, et en absence de saut de phase, le condensateur 104 est chargé au niveau haut car aucune impulsion n'est fournie par les bascules 11 et 12. Un niveau haut autorisant le fonctionnement du circuit 8 est alors présent sur les entrées correspondantes des portes NON-ET 81 et 82. La constante de temps d'intégration du The lock detection circuit 10 comprises a NAND gate 101 whose inputs are connected to the inverted outputs Q of the flip-flops 11 and 12, followed by an inverter 102. When the loop is locked, and in the absence of a phase jump the capacitor 104 is loaded high because no pulse is provided by the flip-flops 11 and 12. A high level allowing the operation of the circuit 8 is then present on the corresponding inputs of the NAND gates 81 and 82. The constant integration time of the

circuit 10 est choisie suffisamment élevée, et de préférence supé- circuit 10 is chosen sufficiently high, and preferably higher than

rieure à la période d'acquisition de la boucle, pour que les impulsions du comparateur, en cas de saut de phase, ne puissent faire varier notablement le niveau du signal de sortie. Par contre, pendant la période d'acquisition de la boucle, le condensateur 104 ne peut se charger au niveau haut du fait des impulsions répétées fournies par greater than the acquisition period of the loop, so that the comparator pulses, in case of phase jump, can not significantly vary the level of the output signal. On the other hand, during the acquisition period of the loop, the capacitor 104 can not charge at the high level because of the repeated pulses provided by

le comparateur de phase 1.the phase 1 comparator.

Bien entendu, l'exemple de réalisation décrit ne limite en Of course, the embodiment described does not limit in

rien la portée de l'invention.nothing the scope of the invention.

Claims

A frequency locked analog loop having a phase locked loop which includes a phase comparator, receiving an input signal f1 and a loop output signal% 1, a low pass filter and a voltage controlled oscillator providing the output signal% o, the loop output signal% 1 being derived from the output signal 9o, characterized in that said frequency-locked analog loop further comprises

variable delay means (4, 5) to obtain the signal% 1, in application

as to the signal # 0 a variable delay, and control means (8, 9, 10) for controlling the value of the delay, applied by said variable delay means from the signals supplied by the phase comparator (1), in order to reduce the possible phase shift indicated by

said comparator.

2. Frequency lock analog loop according to claim 1, characterized in that said variable delay means comprise a multiplexer (4), one of whose inputs receives directly the signal qo, and a delay line (5) whose 'Entrance

receives the signal% o and has several regular output sockets

spaced apart and connected respectively to the other inputs of the multiplexer, the latter connecting one of its inputs to its output under

controlling said control means.

3. Frequency lock analog loop according to claim 2, characterized in that said control means comprise a phase-jump detecting circuit (8) which detects the appearance of a phase shift between the signals% i and% 1 , and a count-down circuit (9) counting or down-counting under the control of the phase-jump detection circuit, and whose digital output controls said multiplexer (4), the counting capacity of the circuit

up-down counter being equal to the number of inputs of the multiplexer.

4. Frequency lock analog loop according to one

any of claims 1 to 3, characterized in that

control means further comprises a latch detecting circuit (10) receiving the output signals of the phase comparator (1) and allowing the operation of said control means

only when the loop is locked.

5. Frequency lock analog loop according to one

of claims 3 or 4, wherein the phase comparator is

a digital phase comparator, known per se, providing a

first output commanding, through the filter, an increase

the frequency of the oscillator when the signal fi is in

advance on the signal 41, and a second output commanding a decrease

the frequency of the oscillator when the signal f1 is delayed on the signal 41, the duration of the pulses on the first or the second output being proportional to the phase difference between the signals f1 and 41, characterized in that -the said circuit of phase-jump detection (8) comprises means (81 to 86) for transmitting the pulses

from the first output (up) to the countdown input (CDWT) of the counter-

down counter (9), and the pulses of the second output (dw) to the count input (CUP) of the up-down counter (9), provided that said pulses have a predetermined minimum duration and that the

latch detection circuit (10) provides a self-signaling

indicating that the loop is locked.

6. Frequency lock analog loop according to claim 5, characterized in that said means (81 to 86) for transmitting the pulses comprise two NAND gates (81, 82), the outputs of which are respectively connected to the inputs of counting down (CDW) and counter counting (CUP) of the up-down counter (9), each of which comprises three inputs respectively receiving the authorization signal, the pulses of the corresponding output of the phase comparator (I) and these same delayed pulses. of said predetermined duration by delay circuits (respectively 83, 84

and 85, 86).

7. Frequency lock analog loop according to one

claims 5 or 6, characterized in that said circuit of

locking detection (10) comprises a gate circuit Co (101, 102) receiving the signals from the outputs of the phase comparator (1), and an integrator circuit (103, 104, 105) connected to the output of the gate circuit and providing the authorization signal, the time constant of the integrator circuit being chosen greater than the acquisition time

normal of the loop.

8. Frequency lock analog loop according to one

any of claims I to 7, characterized in that the oscillator

The voltage controlled transmitter (3) has a frequency equal to n times that of the input signal fi, and n (6, 7) frequency dividers are provided to provide the loop output signal. and the

output signal co, from the output signal of the oscillator.

9. Frequency lock analog loop according to claim 8, characterized in that the number n is equal to two, and in that the splitters (6, 7) are constituted by

flip-flops type JK.