FR2475266A1 - - Google Patents
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Abstract
CETTE CELLULE DE MEMOIRE 10 COMPORTE UN CONDUCTEUR DE BIT 12, UN CONDUCTEUR DE MOT 14 ET UNE SOURCE D'ALIMENTATION EN TENSION 26. UN PREMIER TRANSISTOR 20 EST CONNECTE AU CONDUCTEUR DE BIT 12 ET AU CONDUCTEUR DE MOT 14 POUR PERMETTRE L'ACCES DE LA CELLULE DE MEMOIRE 10. UN SECOND TRANSISTOR 22 EST CONNECTE A LA SOURCE 26 D'ALIMENTATION EN TENSION DE LA CELLULE ET AU PREMIER TRANSISTOR, EN DEFINISSANT AINSI UN PREMIER NOEUD S. LE SECOND TRANSISTOR 22 ETABLIT UN CHEMIN DE CHARGE ENTRE LA SOURCE 26 D'ALIMENTATION ET LE PREMIER NOEUD S. UN CONDENSATEUR 30, INTERCONNECTE LE PREMIER CONDUCTEUR D'HORLOGE 34 ET LE SECOND TRANSISTOR 22. ENTRE LE CONDENSATEUR 30 ET LE SECOND TRANSISTOR 22 EST DEFINI UN SECOND NOEUD K. LE CONDENSATEUR 30 ETABLIT UN CHEMIN DE COUPLAGE ENTRE LE PREMIER CONDUCTEUR D'HORLOGE 34 ET LE SECOND NOEUD K POUR APPLIQUER UNE TENSION AU SECOND NOEUD K, DE MANIERE A RENDRE LA TENSION REGNANT A CE SECOND NOEUD K PLUS ELEVEE QUE LA SOURCE 26 D'ALIMENTATION EN TENSION DE LA CELLULE. APPLICATION A LA REALISATION DE MEMOIRES MOS ENTIEREMENT STATIQUES RAPIDES.
Description
La présente invention se rapporte aux mémoires à accès direct et concerne,
plus particulièrement, une cellule de mémoire MOS statique utilisant trois transistors fabriqués
sur une microplaquette de semi-conducteur monolithique.
Les techniques d'intégration sur une grande échelle ont conduit à la construction de matrices comprenant un grand
nombre d'éléments de mémorisation binaires sur une unique mi-
croplaquette de silicium. Ces cellules de mémorisation, utili-
sant généralement la technologie MOS, sont constituées par des
circuits à composants multiples en configuration bistable clas-
sique. De tels dispositifs de mémorisation à semi-conducteurs offrent de nombreux avantages comprenant notamment la forte densité de groupement et la faible consommation d'énergie de
telles cellules de mémoire.
Dans la technique antérieure, de nombreuses cellules
statiques de mémoire. circuit intégré ont été créées. Un mon-
tage de circuit de cellule de mémorisation statique bien con-
nu, qui utilise six transistors à effet de champ MOS à grille isolée, est l'étage inverseur à couplage en croix représenté dans le brevet U.S. n' 3 967 252. Dans ce montage, pour tenter de réduire au minimum la superficie nécessaire pour un nombre donné de cellules de mémoire, il est prévu deux inverseurs
couplés en croix comprenant deux dispositifs de charge et qua-
tre transistors, de sorte qu'une cellule élémentaire comprend six transistors. Pour tenter de réduire encore les dimensions de la structure de cellule des mémoires à circuit intégré et
d'obtenir une performance améliorée et des densités de groupe-
ment plus élevées, une disposition structurelle comportant quatre transistors et deux éléments résistifs a été mise au point et est décrite dans le brevet U.S. n0 4 125 854 délivré a McKenney et al le 14 novembre 1978 et intitulé "Symmetrical Cell Layout for Static RAM" (Disposition de cellule symétrique
pour mémoire RAM statique).
En vue de réduire encore la superficie de montage et la consommation d'énergie de dispositifs de mémoire statiques,
2475266;
on a proposé des mémoiresA accès direct pseudo-statiques uti-
lisant une cellule dynamique à un seul transistor et un seul
condensateur, conjointement avec un montage autorégénérateur.
Une cellule autorégénératrice utilisant cinq transistors et une lecture dynamique est décrite dans un article de Caywood
et al intitulé "A novel 4K Static RAM with Submilliwatt Stand-
by Power"' (Une nouvelle mémoire RAM statique de 4K à consom-
mation au repos inférieure au milliwatt, IEEE Transactions on
Electron Devices, volume ED.-26, n 6, juin 1979, page 861.
Toutefois, on ne peut pas obtenir la forte densité de groupe-
ment désirée, dans de telles cellules de mémoire, en utilisant cinq transistors. Une boucle de pompage de charge, utilisant un inverseur à deux dispositifs, est décrite dans un article de Cilingiroglu intitulé "A Charge-Pumping-Loop Concept for
Static MOS/RAM Cells" (Un concept de boucle de pompage de char-
ge pour cellules MOS/RAM), IERE Journal of Solid-State Circuits, vol. SC14, nO3, juin 1979, page 599. Les boucles de pompage de charge à transistors et résistances décrites présentent
l'inconvénient que la mémorisation dtun "1" logique est dégra-
dée et que le contrôle des valeurs des résistances des cellu-
les est difficile. Etant donné que ces cellules pseudo-stati-
ques sont dérivées du concept de la cellule dynamique à un seul
transistor et un seul condensateur, leur lecture est, par inhé-
rence, destructive et elles doivent être régénérées après cha-
que lecture. En conséquence, les cellules pseudo-statiques ne
sont pas vraiment compatibles avec un fonctionnement de mémoi-
re entièrement statique. En outre, étant donné que des cellu-
les pseudo-statiques stockent de l'information sur un conden-
sateur sans dispositif de maintien, elles sont sensibles à des
erreurs induites par des particules alpha.
Il ressort de ce qui précède qu'on a besoin d'une cellule de mémoire MOS statique, dans laquelle le nombre et la
superficie des composants sont réduits au minimum pour augmen-
ter les densités de groupement dans des dispositifs de mémori-
sation à semi-conducteurs. On a aussi besoin d'une cellule de
mémoire statique pouvant être lue d'une manière non destruc-
tive, ce qui assure un fonctionnement de mémoire entièrement
statique. En outre, on a besoin d'un dispositif de mémorisa-
tion à semi-conducteurs ne consommant que peu d'énergie tout en fonctionnant à des vitesses élevées. Enfin, on a besoin d'un dispositif de mémorisation à semi-conducteurs offrant une immunité aux particules alpha améliorée et dans lequel
les contrôles de fabrication sont réduits au minimum.
Suivant l'invention, il est prévu une cellule de dispositif de mémorisation à semi-conducteurs destinée à être fabriquée sur un substrat semi-conducteur MOS monolithique,
ce qui offre les avantages d'une petite dimension, d'une fai-
ble puissance, d'une compatibilité statique et d'une bonne im-
munité aux particules alpha.
Suivant l'invention, il est prévu une cellule de mé-
moire à circuit intégré comportant des conducteurs de bit et de mot et une source d'alimentation en tension. La cellule de
mémoire comprend des premier et second conducteurs d'horloge.
Un premier transistor est connecté au conducteur de bit et au conducteur de mot pour permettre d'accéder à la cellule de
mémoire. Un second transistor est connecté à la source d'ali-
mentation en tension de la cellule et au premier transistor, ce qui définit un premier noeud. Le second transistor offre un chemin de charge entre la source d'alimentation en tension
de la cellule et le premier noeud. Un condensateur non linéai-
re, fabriqué à partir d'un transistor, est connecté au premier conducteur d'horloge et au second transistor. L'interconnexion
entre le condensateur et le second transistor définit un se-
cond noeud. Le condensateur assure un couplage de tension en-
tre le premier conducteur d'horloge et le second noeud pour
coupler conditionnellement une tension entre le premier con-
ducteur d'horloge et le second noeud, de manière à rendre la
tension régnant au second noeud plus élevée que la source d'a-
limentation en tension de la cellule. Un troisième transistor
est connecté aux premier et second noeuds et au second conduc-
teur d'horloge. Le troisième transistor offre un chemin de charge entre le second conducteur d'horloge et le second noeud pour maintenir conditionnellement-une tension au second noeud. Sous un autre aspect de l'invention, il est prévu
une cellule de mémoire à circuit intégré comportant des con-
ducteurs de signaux de mot et de bit et une source d'alimen-
tation en tension. La cellule de mémoire comprend des premier,
second et troisième commutateurs, comportant chacun des pre-
mière et seconde bornes et une borne de commande. La cellule comprend en outre un condensateur non linéaire comportant une borne de commande et une première borne. La borne de commande du premier commutateur est connectée au conducteur de signal de mot. La première borne dupremier commutateur est connectée au conducteur de signal de bit. La seconde borne du premier
commutateur est connectée à la seconde borne du second commu-
- tateur et à la borne de commande du troisième commutateur, de
manière à définir ainsi un noeud de mémorisation pour la cel-
lule de mémoire. La première borne du second commutateur est
connectée à la source d'alimentation en tension de la cellule.
La borne de commande du second commutateur est connectée à la
seconde borne du troisième commutateur et à la borne de com-
mande du condensateur. La première borne du troisième commuta-
teur est connectée à un premier conducteur d'horloge de com-
mande et la première borne du condensateur est connectée à un
second conducteur d'horloge de commande.
D'autres caractéristiques de l'invention apparattront
au cours de la description qui va suivre.
- Aux dessins annexés uniquement à titre d'exemple - la Fig. 1 est un schéma simplifié de la cellule de mémoire suivant l'invention; - la Fig. 2 représente des formes d'onde de signal,
qui mettent en évidence le fonctionnement de la cellule de mé-
moire suivant l'invention, et - la Fig. 3 représente la construction générale de
la cellule de mémoire représentée sur la Figure 1.
On va tout d'abord se référer à la Fig. 1, sur la-
quelle est représentée la cellule de mémoire à circuit inté-
gré suivant l'invention, désignée dans son ensemble par la ré-
férence générale 10. La cellule de mémoire 10 est utilisée en
tant que partie d'une matrice de nombreuses cellules de ce gen-
re disposées en lianes et colonnes, d'une manière classique, pour former une mémoire e. accès direct. La mémoire à accès direct ainsi formée utilisant la cellule de mémoire 10 peut
être fabriquée sur une unique microplaquette de semi-conduc-
teur et est principalement destinée à une fabrication utili-
sant la technologie métal/oxyde/semi-conducteur.
Lorsqu'elle est intégrée à une matrice de cellules
de mémoire, la cellule de mémoire 10 est disposée avec d'au-
tres cellules identiques dans une colonne déterminée et est
connectée à un conducteur de bit 12. Etant donné que des cel-
lules de mémoire 10 sont disposées en lignes séparées d'une mémoire à accès direct, ces lignes sont adressées ou activées par des conducteurs de mot séparés tels que le conducteur de mot 14. Le conducteur de mot 14 active toutes les cellules de
mémoire 10 d'une des lignes d'une mémoire à accès direct uti-
lisant la cellule de mémoire 10 suivant l'invention. Des cir-
cuits de commande d'écriture (non représentés) peuvent être connectés de manière à exciter le conducteur de bit 12 au
cours d'un cycle d'écriture. Un montage d'activation (non re-
présenté) peut 9tre prévu pour connecter le conducteur de bit
12 à des amplificateurs de lecture.
La cellule de mémoire 10 comprend trois transistors à effet de champ, respectivement désignés dans leur ensemble par les références générales 20, 22 et 24. Le transistor 20 comprend des bornes 20a, 20b et une borne de commande ou de grille 20c. Le transistor 22 comprend des bornes 22a, 22b et
une borne de commande 22c. D'une manière analogue, le transis-
tor 24 comprend des bornes 24a, 24b et une borne de commande 24c. La borne 20c du transistor 20 est connectée au conducteur
de mot 14. La borne 20a du transistor 20 est connectée au con-
ducteur de bit 12. La borne 20b du transistor 20 et la borne
22h du transistor 22 sont connectées à la borne 24c du tran-
sistor 24 pour définir un noeud de mémorisation de cellule S. La borné 22a du transistor 22 est connectée à un conducteur d'alimentation en tension de cellule 26, de manière à pouvoir recevoir la tension de cellule V cc
La cellule de mémoire 10 comprend en outre un conden-
sateur non linéaire 30 comportant des bornes 30a et 30b. Le condensateur 30 est fabriqué à partir d'un transistor à effet de champ du type à enrichissement, dans lequel les bornes de drain et de source sont interconnectées pour former la borne
b. La borne de grille du transistor à effet de champ consti-
tue la borne 30a du condensateur 30. La borne 30b du condensa-
teur 30 est connectée à un conducteur de pompe rythmée 34. La tension régnant sur le conducteur de pompe rythmée 34 est une tension oscillant lentement, qui a pour fonction de compenser toute fuite de charge dans la cellule de mémoire 10, lorsque
des données sont stockées dans celle-ci. La borne 30a du con-
densateur 30, la borne 22c du transistor 22 et la borne 24b
du transistor 24 sont interconnectées pour former un noeud,K.
Un conducteur dthorloge de commande est prévu pour la cellule de mémoire 10; il est constitué par un conducteur d'horloge de commande 36 d'application d'une charge préalable PC, ledit
conducteur 36 étant connecté à la borne 24a du transistor 24.
Le conducteur 36 d'application de la charge préalable PC-est
normalement maintenu à un niveau haut correspondant à la va-
leur de V cc
On va maintenant décrire le fonctionnement de la cel-
lule de mémoire 10 suivant l'invention en se référant simulta-
nément aux Fig. 1 et 2. Lorsque le conducteur de mot 14 est à son niveau haut, qui représente un "1" logique, on peut lire ou écrire dans la cellule de mémoire. Lorsque le conducteur de mot 14 est à son niveau bas, qui représente un "O" logique, la cellule de mémoire lO-est isolée du conducteur de bit 12 et des données peuvent être stockées au noeud S, de sorte que la cellule de mémoire 10 passe sur son mode de fonctionnement
de repos ou d'attente.
Lorsqu'un zéro logique est mémorisé aux noeuds S et K, le transistor 22 est bloqué pour isoler le noeud S de la tension de cellule Vcc et le transistor 24 est bloqué pour isoler le noeud K du conducteur d'horloge de charge préalable
36. Le courant de fuite de la jonction diode-substrat à l'in-
térieur de la cellule de mémoire 10 est capable de maintenir un niveau logique bas aux deux noeuds S ét K. Pendant ce temps, il n'y a que très peu de capacité entre les bornes 30a et 30b du condensateur 30, de sorte que la tension au noeud K ne peut pas être affectée par la tension variable sur le conducteur
de pompe rythmée 34.
Lorsqu'un "un" logique est mémorisé dans la cellule
de mémoire 10, le noeud S et le noeud K se maintiennent mutuel-
lement à leur niveau haut. Une forte capacité de couplage exis-
te maintenant entre le conducteur de pompe rythmée 34 et le
noeud K. Etant donné qu'à ce moment le transistor 24 est blo-
qué, les variations de tension ascendantes sur le conducteur de pompe rythmée 34 sont très efficacement couplées avec le noeud K. ce qui porte la tension au noeud K à un niveau plus
-élevé que la valeur Vcc d'alimentation en tension de la cellu-
le. Ce couplage établit un chemin de charge extrêmement con-
ducteur à partir de Vcc, à travers le transistor 22, pour éle-
ver la tension au noeud S en compensant ainsi toute perte de
charge due à des fuites audit noeud S. Tandis que les varia-
tions de tension ascendantes sur le conducteur de pompe ryth-
mée 34 portent la tension au noeud K à un niveau élevé, les va-
riations de tension descendantes sur le conducteur de pompe rythmée 34 ne peuvent pas rendre la tension au noeud K plus inférieure qu'un seuil déterminé à la tension au noeud S, du fait que la tension régnant sur le conducteur d'horloge de commande 36 d'application de la charge préalable PC maintient
la tension au noeud K par l'intermédiaire du transistor 24 a-
2475266-
lors conducteur. C'est grâce à ce mécanisme de maintien mutuel
entre les noeuds S et K que la cellule de mémoire 10 offre u-
ne possibilité de mémorisation statique ainsi qu'une immunité améliorée contre les pertes de charge dues aux influences de particules alpha. Lorsqu'une opération de lecture doit être effectuée
dans la cellule de mémoire 10, le conducteur de bit 12 est ini-
tialement déchargé à O et rendu flottant. Lorsque le conduc-
teur de mot 14 passe à son niveau haut, (Fig.2a), le conduc-
teur de bit 12 reste à O et est lu si un zéro logique a été mémorisé au noeud S. Le conducteur de bit 12 est porté à son niveau haut par suite du fonctionnement des transistors 20 et 22 si un 1 logique a été mémorisé au noeud S, comme représenté sur la Fig. 2b, et un niveau haut est alors lu. Il est à noter que la donnée mémorisée dans la cellule n'a pas été détruite au cours de l'opération de lecture. Par conséquent, elle ne nécessite pas l'application de techniques de lecture dynamique
ou de régénération. On peut également lire la cellule de mé-
moire 10 par l'intermédiaire du conducteur d'alimentation en
tension 26, en laissant celui-ci flotter au cours d'une opéra-
tion de lecture.
Lorsqu'une opération d'écriture doit être effectuée, le conducteur d'horloge de commande d'application de charge
préalable 36 est amené à son niveau bas avant que le conduc-
teur de mot 14 ne passe à son niveau haut, comme représenté sur la Fig. 2c, pour permettre au noeud K d'être déchargé à
zéro. La donnée présente sur le conducteur de bit 12 est dé-
crite au noeud S lorsque le conducteur dé mot- 14 passe à son
niveau haut. Après l'écriture d'une donnée au noeud S, le con-
ducteur d'horloge de commande d'application de charge préala-
ble 36 passe à son niveau haut, comme représenté sur la Fig.
2c. Le noeud K est chargé à une valeur plus élevée que la ten-
sion d'alimentation de la cellule si un 1 logique a été écrit au noeud S. Le fonctionnement du conducteur de pompe rythmée 34
2475266-
est représenté sur les Fig. 2d et 2e. La forme d'onde de ten-
sion présente sur le conducteur de pompe rythmée 34, et qui
est représentée sur la Fig.2d, assure une régénération de tou-
te la ligne de cellules de mémoire 10, tout en rendant plus élevée la tension au noeud K de la cellule de mémoire 10 en cours de lecture, ce qui rend le transistor 22 extrêmement conducteur pour assurer l'obtention d'une lecture rapide de
la cellule de mémoire 10.
La Fig. 3 représente une disposition structurelle dans laquelle est utilisée la cellule de mémoire 10; cette disposition comprend deux cellules de mémoire 10 fabriquées a des positions adjacentes, et dans lesquelles on a utilisé les mêmes références numériques que précédemment pour désigner
des composants identiques et correspondants. Les deux cellu-
les de mémoire 10 sont, respectivement, désignées par lOa et
lOb et sont représentées divisées par la ligne en trait in-
terrompu 38. On peut voir que le conducteur d'horloge de com-
mande d'application de charge préalable 36 est partagé entre
les cellules de mémoire lOa et lOb. Il en résulte une organi-
sation de mémoire d'aspect naturel. Le conducteur de mot 14
est un conducteur en polysilicium, qui s'étend dans la direc-
tion X à travers les cellules de mémoire lOa et lOb. D'une
manière analogue, le conducteur de pompe rythmée 34 est égale-
ment disposé dans la direction X avec une diffusion connectée au condensateur 309 Cette disposition structurelle permet au décodeur d'adresse de ligne utilisé avec la cellule de mémoire
d'engendrer les formes d'onde de pompage au cours du cy-
cle lecture/écriture, comme représenté sur la Fig. 2d. Le ré-
seau de conducteurs métalliques, comprenant le conducteur de
bit 12, le conducteur 26 d'alimentation en tension de la cel-
lule et le conducteur d'horloge de commande d'application de
charge préalable 36, est disposé en diagonale dans la direc-
tion Y par rapport au conducteur de pompe rythmée 34 et au conducteur de mot 14 et'forme une configuration métallique qui
se répète toutes les deux cellules de mémoire 10.
Cette configuration se traduit par une structure com_-
pacte formée de cellules de mémoire 1O. -Une disposition struc-
turelle différente, comportant un conducteur de bit métalli-
que, un conducteur d'alimentation en tension de la cellule et un condcteur d'horloge de commande d'application de préchar-
ge, tous rectilignes, permet également d'obtenir une superfi-
cie de cellule plus petite que celles des cellules statiques
de la technique antérieure.
On peut fabriquer la cellule de mémoire 10 en utili-
sant un procédé de fabrication de transistor MOS à canal n
en polysilicium simple, comme il est bien connu dans la tech-
nique. Si l'on utilise un procédé de fabrication en polysili-
cium double, le conducteur de mot 14, le conducteur de pompe rythmée 34 et le conducteur 26 d'alimentation en tension de la cellule peuvent être métallisés dans la direction X, tandis que les seconds conducteurs en polysilicium sont interconnectés dans la direction Y. Ce procédé permet de réduire les retards résistance-condensateur dans le conducteur de pompe rythmée 34 et d'obtenir une superficie de matrice plus petite qu'avec
les-cellules de mémoire antérieurement réalisées.
On voit donc que la présente invention permet d'ob-
tenir une cellule de mémoire MOS, dans laquelle le nombre de composants est réduit au minimum, ce qui assure l'obtention d'une cellule de mémoire de petite superficie. En outre, la
cellule de mémoire suivant l'invention peut être lue de façon -
non destructive et est compatible avec des fonctionnements de mémoire entièrement statique. De plis, la cellule de mémoire
suivant l'invention présente des caractéristiques de fonction-
nement améliorées, du fait qu'elle utilise une pompe basse-
fréquence avec des impulsions de lecture/écriture, ce qui per-
met d'augmenter sa vitesse de fonctionnement sans consommer beaucoup d'énergie. En outre, la cellule de mémoire suivant l'invention fonctionne avec une immunité améliorée à l'égard
des particules alpha.
Bien entendu, l'invention n'est nullement limitée
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au mode de r6alisation décrit; elle est susceptible de nom-
breuses variantes sans s'écarter pour autant de son cadre ou
de son esprit.
Claims (13)
1. Cellule de mémoire à circuit intégré compor-
tant des conducteurs de bit(12) et de mot (14) et une sour-
ce d'alimentation en tension (26), ladite cellule étant caractérisée en ce qu'elle comprend: des premier et second conducteurs d'horloge (34,36); un premier transistor (20) connecté au conducteur de bit (12) et au conducteur de mot (14) pour permettre un accès à la cellule de mémoire (10);
un second transistor (22) connecté à la source d'alimenta-
tion en tension (26) de la cellule et audit premier transis-
tor (20), en définissant ainsi un premier noeud (S), ledit second transistor (22) offrant un chemin de charge entre la
source d'alimentation en tension (26)-de la cellule et le-
dit premier noeud (S), pour maintenir conditionnellement
une tension audit premier noeud; un condensateur non liné-
aire (30) connecté audit premier conducteur d'horloge (34) et audit second transistor (22), la connexion entre ledit
condensateur (30) et ledit second transistor (22) définis-
sant ainsi un second noeud (K), ledit condensateur (30)
assurant un couplage capacitif non linéaire entre ledit pre-
mier conducteur d'horloge (34) et ledit second noeud (K),
pour transmettre conditionnellement une tension dudit pre-
mier conducteur d'horloge (34) audit second noeud (K), afin de rendre la tension audit second noeud plus élevé que-la source d'alimentation en tension (26) de la cellule; et un troisième transistor (24) connecté auxdits premier et second
noeuds (S,K) et audit second conducteur d'horloge (36), le-
dit troisième transistor (24) offrant un chemin de charge entre ledit second conducteur d'horloge (36) et ledit second
noeud (K) pour maintenir conditionnellement une tension au-
dit second noeud (K).
2. Cellule de mémoire à circuit intégré suivant la revendication 1,. caractérisée en ce que le premier noeud
(S) constitue un noeud de mémorisation de la cellule de mé-
moire (10) pour le stockage de données;
3. Cellule de mémoire à circuit intégré suivant
la revendication 1, caractérisée en ce que le premier con-
ducteur d'horloge (34) constitue une source de tension os-
cillant lentement pour la cellule de mémoire (10).
4. Cellule de mémoire à circuit intégré suivant
la revendication 1, caractérisée en ce que le second con-
ducteur d'horloge (36) constitue, pour la cellule de mémoi-
re (10), une source de tension sensiblement égale à la sour-
ce d'alimentation en tension (26) de ladite cellule (10).
5. Cellule de mémoire à circuit intégré suivant la revendication 1, caractérisée en ce que le condensateur non linéaire (30) établit le chemin de couplage précité entre le premier conducteur d'horloge (34) et le second noeud (K) pour permettre l'enregistrement et la lecture
d'un niveau haut au premier noeud (S).
6. Cellule de mémoire à circuit intégré suivant la revendication 1, caractérisée en ce que le troisième transistor (24) établit un chemin de charge entre le second
conducteur d'horloge (36) et le second noeud (K), pour main-
tenir une tension audit second noeud (K) lorsqu'un niveau
haut est enregistré au premier noeud (S), et établit un che-
min de charge préalable-vers ledit second noeud (K)au cours
d'une opération d'écriture.
7. Cellule de mémoire à circuit intégré suivant
la revendication 1, caractérisée en ce que le premier con-
ducteur d'horloge (34) assure une régénération de la cellu-
le de mémoire (10) à circuit intégré et porte la tension régnant au second noeud (K) à un niveau plus élevé que la source d'alimentation-en tension (26) de la cellule (10)
pour assurer l'obtention d'une opération de lecture rapide.
8. Cellule de mémoire à circuit intégré suivant
la revendication 1, caractérisée en ce que le second conduc-
teur d'horloge (36) fournit une charge préalable à la mémoi-
re à circuit intégré au cours d'une opération d'écriture.
9. Cellule de mémoire à circuit intégré suivant
la revendication 1, caractérisée en ce que le second transis-
tor (22) établit un chemin de charge entre la source d'ali-
mentation en tension (26) de la cellule (10) et le premier noeud (S) de manière à maintenir une tension élevée lors- t qu'un niveau logique haut est enregistré dans la cellule
de mémoire (10) à circuit intégré.
10. Cellule de mémoire à circuit intégré compor-
tant des conducteurs (14,12) de signaux de mot et de bit et une source d'alimentation en tension (26), ladite cellule
étant caractérisée en ce qu'elle comprend des premier, se-
cond et troisième commutateurs (20,22,24) comportant chacun des première et seconde bornes et une borne de commande; un condensateur (30) comportant des première et seconde bornes; des premier et second conducteurs d'horloge (36,34); ladite borne de commande (20c) dudit premier commutateur (20) étant
connectée au conducteur (14) de signal de mot; ladite pre-
mière borne (20a) dudit premier commutateur (20) étant con-
nectée au conducteur (12) de signal de bit, ladite seconde borne (20b) dudit premier commutateur (20) étant connectée à ladite seconde borne (22b) dudit second commutateur (22)
et à ladite borne de commande (24c) dudit troisième commuta-
teur (24), en définissant ainsi un noeud de mémorisation (S) de la cellule de mémoire (10); ladite première borne (22a) dudit second commutateur (22) étant connectée à la source d'alimentation en tension (26) de la cellule (10); ladite borne de commande (22c) dudit second commutateur (22) étant
connectée à ladite seconde borne (24b) dudit troisième com-
mutateur (24) et à ladite première borne (30a) dudit conden-
sateur (30); ladite première borne (24a) dudit troisième commutateur (24) étant connectée audit premier conducteur
d'horloge (36); et ladite seconde borne (30b) dudit conden-
sateur (30) étant connectée audit second conducteur d'horlo-
ge (34).
11. Cellule de mémoire à circuit intégré suivant
la revendication 10, caractérisée en ce que le premier-con-
ducteur d'horloge (36) comprend une source de tension de char-
ge préalable (PC) sensiblement égale à la source d'alimenta-
tion en tension (26) de la cellule (10).
12. Cellule de mémoire à circuit intégré suivant
la revendication 10, caractérisée en ce que le second conduc-
teur d'horloge (34) constitue une source d'alimentation en
tension de pompage oscillante.
13. Cellule de mémoire à circuit intégré suivant la revendication 10, caractérisée en ce que les commutateurs
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