FR2470494A1 - Procede et dispositif de changement de cadence d'un signal - Google Patents

Abstract

L'INVENTION CONCERNE LES TRANSMISSIONS DE DONNEES. UN CIRCUIT DE CHANGEMENT DE CADENCE COMPREND PAR EXEMPLE UN ENSEMBLE DE REGISTRES A DECALAGE 101 A 105 BRANCHES ENTRE L'ENTREE 100 ET LA SORTIE 600, AVEC DES LONGUEURS INDIVIDUELLES CROISSANT EN PROGRESSION GEOMETRIQUE, ET UN REGISTRE A DECALAGE 106 QUI EST BRANCHE ENTRE L'ENTREE ET LA SORTIE DE FACON A ENREGISTRER LA TOTALITE MOINS UN DES ECHANTILLONS RESTANTS QUI NE SONT PAS AFFECTES AUX AUTRES REGISTRES A DECALAGE. LA CONFIGURATION UTILISEE EST BASEE SUR LA POSSIBILITE DE DECALER DES DONNEES HORS D'UN REGISTRE PENDANT QU'ON CHARGE DES DONNEES DANS LE REGISTRE DE LONGUEUR IMMEDIATEMENT INFERIEURE. APPLICATION AUX SYSTEMES FONCTIONNANT EN MULTIPLEX PAR COMPRESSION TEMPORELLE.

Description

La présente invention concerne les procédés et les circuits de changement

de cadence pour la transmission de données. Le changement de cadence dans les applications de transmission de données consiste à transformer des données à

une cadence en données à une autre cadence définie à-l'avan-

ce. Bien qu'on rencontre des circuits de changement de cadence dans de nombreuses applications de transmission de données, on considérera plus particulièrement, à titre

d'exemple, les systèmes en multiplex par compression tempo-

relle qui utilisent des voies dispersives.

De façon générale, le système de multiplex par compression temporelle (encore appelé mode de transmission par paquets),comprend des circuits placés à chaque extrémité de la voie de façon à émettre alternativement des. paquets de données dans des blocs à plusieurs échantillons. Une bande de garde appropriée est associée à chaque paquet pour permettre la dissipation des transitoires, ainsi que la récupération de la synchronisation et de l'horloge du système. Une structure tampon se présentant sous la forme de circuits de changement de cadence est nécessaire à chaque extrémité de la voie pour accumuler des données à émettre lorsqu'un circuit d'extrémité particulier fonctionne en mode

de réception.

Dans le mode de transmission de données en multi-

plex par compression temporelle, le temps de retard aller et retour est un paramètre critique en ce qui concerne la maîtrise d'une perturbation du signal, appelée écho, qui découle des effets des irrégularités de la voie sur la propagation du signal. Une composante importante de ce retard global a été constituée par le retard dit "retard excédentaire", c'est-à-dire le retard qui correspond au

vidage de la dernière zone tampon utilisée dans les cir-

cuits classiques de changement de cadence qui changent la cadence pour la faire passer de la cadence primaire (cadence de terminal) à la cadence secondaire (cadence de paquet), et inversement. Avant 1971, on n'est pas parvenu à obtenir un retard excédentaire nul avec les configurations classiques de circuits de changement de cadence, consistant de façon caractéristique en registres à décalage, à moins d'augmenter le nombre de registres à décalage indépendants jusqu'au nombre de bits d'un bloc, ce qui nécessite des configurations extrêmement complexes de fonctions de transmission sélective

et de décalage.

Les éléments les plus pertinents de l'art anté-

rieur concernant les circuits de changement de cadence ayant un retard excédentaire nul sont présentés dans un article intitulé "A General Class of Rate-Change Circuits", publié

dans la revue The Bell System Technical Journal, en décem-

bre, 1971. L'article présente et discute une topologie qui est essentiellement utile dans la technologie des domaines magnétiques. La technologie impose à la conception de ces circuits une contrainte qui consiste en ce que tous les bits

d'information individuels doivent être déplacés d'une pério-

de en un cycle d'horloge. Pour satisfaire cette exigence de conception, les motifs des chemins de circuit sont arrangés

en progression géométrique. Si cette configuration topologi-

que était réalisée avec des registres à décalage, elle

donnerait satisfaction pour l'obtention d'un retard excéden-

taire nul. Cependant, la topologie impose deux restrictions inutiles: (i) la possibilité qu'offrent les registres à décalage d'effectuer le décalage d'entrée à une cadence et

le décalage de sortie à une autre cadence n'est pas utili-

sée; et (ii) avec cette topologie,le changement de cadence fractionnaire est une procédure à 2 étapes et elle nécessite

donc un nombre excessif de registres à décalage.

Selon un premier aspect de l'invention, un circuit

de changement de cadence comprend plusieurs éléments d'enre-

gistrement d'échantillons ayant des nombres de positions d'échantillon qui croissent en progression géométrique, et des moyens permettant d'introduire sélectivement des données d'échantillon dans les éléments d'enregistrement, et de les extraire sélectivement des moyens d'enregistrement, à des

cadences différentes.

Selon un second aspect de l'invention, un circuit de changement de cadence destiné à transformer un signal entrant partagé en blocs d'échantillons en un signal de sortie de cadence changée, comprend des moyens destinés à enregistrer séquentiellement plusieurs échantillons à des emplacements ayant des longueurs proportionnelles à une progression géométrique, et des moyens destinés à transmettre sélectivement et séquentiellement à la sortie du circuit le contenu de ces emplacements, pendant des intervalles de

temps prédéterminés. Il peut y avoir un élément d'enregis-

trement ayant une longueur déterminée par la totalité, moins

un, des échantillons restants qui n'ont pas reçu une affec-

tation au moyen de la progression géométrique. Un circuit ayant un retard nul et destiné à augmenter la cadence dans un rapport d'au moins 2 peut comprendre des moyens destinés

à acheminer tous les échantillons sauf le dernier, première-

ment, vers l'élément d'enregistrement et, secondement, vers les moyens d'enregistrement, en partant du maximum desdites

longueurs. Les moyens de transmission sélective peuvent com-

prendre des moyens destinés à engendrer en série les inter-

valles de temps, premièrement en proportion de la longueur de l'élément d'enregistrement, et secondement en proportion des longueurs des moyens d'enregistrement, en partant du maximum; des moyens qui retardent le fonctionnement des moyens de transmission sélective pendant une durée qui est

prédéterminée par ledit rapport; et des moyens qui trans-

mettent le dernier des échantillons à la sortie au moment de sa réception à l'entrée. Un circuit ayant un retard nul et destiné à diminuer la cadence dans un rapport d'au moins un-demi peut comprendre des moyens destinés à acheminer tous les échantillons sauf le premier, premièrement, vers les moyens d'enregistrement, en commençant par le maximum

desdites longueurs et, secondement, vers l'élément d'enre-

gistrement, et des moyens destinés à conserver le premier des échantillons. Dans ce circuit, les moyens de transmission sélective comprennent des moyens destinés à engendrer en série les intervalles de temps, premièrement, en proportion

de l'un des échantillons, secondement, en proportion des lon-

gueurs des moyens d'enregistrement, en partant du minimum et, troisièmement, en proportion de la longueur de l'élément d'enregistrement. Un circuit ayant un retard minimal et destiné à augmenter la cadence dans un rapport compris entre un et deux peut comprendre des moyens destinés à acheminer tous les échantillons sauf le dernier, premièrement, vers les moyens d'enregistrement en partant du maximum desdites longueurs et, secondement, vers l'élément d'enregistrement,

et des moyens destinés à conserver le dernier des échan-

tillons. Les moyens de transmission sélective peuvent com-

prendre des moyens destinés à engendrer en série les inter-

valles de temps, premièrement, en proportion de la longueur de l'élément d'enregistrement, secondement, en proportion des longueurs des moyens d'enregistrement, en partant du

maximum et, troisièmement, en proportion de l'un des échan-

tillons; et des moyens destinés à retarder le fonctionne-

ment des moyens de transmission sélective pendant une durée qui est prédéterminée conjointement par ledit rapport et

par le maximum desdites longueurs.

Un troisième aspect de l'invention porte sur uncir-

cuit d'augmentation fractionnaire de cadence à retard nul, destiné à des données qui sont arrangées en blocs de longueur N devant être traités en une durée T, et ce circuit présente une cadence d'entrée de blocs R = 1 et une cadence de sortie Rs, N est un multiple de Rp et Rs et le rapport R s/Rp est au moins égal à 2. Le circuit détermine une base qui est constituée par la partie entière du rapport Rs/Rp, il

comprend plusieurs éléments d'enregistrement qui sont dispo-

sés en.parallèle entre l'entrée et la sortie-du circuit, le nombre J d'éléments d'enregistrement remplit la condition J-i J.

R <.(N-1) (R-1)4R, et les longueurs des éléments d'enre-

gistrement suivent la progression O i 2 i J2 R, R, R,..., Ri,..., (N-1- J R) du premier au dernier i=O des éléments d'enregistrement. Le circuit comprend également des moyens qui sont conçus de façon à être attaqués à la cadence Rp et à être initialisés et actionnés au début de chaque durée T, afin d'acheminer des échantillons depuis l'entrée vers les éléments d'enregistrement, en' proportion des longueurs de ces éléments d'enregistrement, en partant du

dernier et en terminant avec le premier élément d'enregis-

trement; des moyens qui sont conçus de façon à être atta-

qués à la cadence Rs et à être actionnés pendant chaque durée T, après un intervalle de retard de R (1 - RÉ)T, afin de transmettre sélectivement vers la sortie s les échantillons qui sont enregistrés dans les éléments d'enregistrement; et des moyens destinés à acheminer vers

la sortie le dernier échantillon du bloc.

Un quatrième aspect de l'invention porte sur un circuit de diminution fractionnaire de cadence à retard nul

qui est destiné à des données arrangées en blocs de lon-

gueur N qui doivent être traités pendant une durée T, ce

circuit ayant une cadence d'entrée de blocs Rp et une caden-

ce de sortie Rs = 1, la longueur N étant un multiple de R T p et Rs tandis que le rapport R p/Rs est au moins égal à 2. Le circuit détermine une base R qui est constituée par la partie entière du rapport Rp/RS, et il comprend.plusieurs éléments d'enregistrement qui sont disposés en parallèle entre l'entrée et la sortie du circuit, le nombre (J+1) des éléments d'enregistrement remplissant la condition R> l(N-l) (R-1) 4R, tandis que les longueurs des éléments O i 2

d'enregistrement suivent la progression 1, R, R, R,....

Ri,..., (N-1-JZ2Ri), du preE léments d'enregistre-

i =0

ment. Le circuit comprend également des moyens qui sont con-

çus de façon à être attaqués à la cadence Rp et à être initialisés et actionnés au-début de chaque durée T, afin d'acheminer des échantillons de l'entrée vers les éléments d'enregistrement, en proportion des longueurs des éléments

d'enregistrement, en partant du premier élément d'enregis-

trement et en terminant par le dernier; et des moyens qui sont conçus de façon à être attaqués à la cadence R et à être initialisés et actionnés au début de chaque durée T, afin de transmettre sélectivement et séquentiellement vers la sortie les échantillons qui sont enregistrés dans les

éléments d'enregistrement.

Un cinquième aspect de l'invention porte sur un circuit d'augmentation fractionnaire de cadence à retard minimal qui est destiné à des données arrangées en blocs de longueur N qui doivent être traitées pendant une durée T, ce circuit-ayant une cadence d'entrée de blocs Rp = T et une cadence de sortie R., la longueur N étant un multiple entier de Rp et Rs, tandis que le rapport R s/Rp est compris entre 1

et 2. Le circuit comprend plusieurs éléments d'enregistre-

ment qui sont disposés en parallèle entre son entrée et sa sortie, le nombre (J+1) des éléments d'enregistrement

remplit la condition 2J-14N-1,2j, et les longueurs des élé-

O i 2 ments d'enregistrement suivent la progression 1, 2, 2, 2 2i,..., (N2 1), du premier élément d'enregistrement jusqu'au dernier. Le circuit comprend également des moyens qui sont conçus de façon à être-attaqués à la cadence R et p à être initialisés et actionnés au début de chaque durée T, afin d'acheminer des échantillons de l'entrée vers les éléments d'enregistrement, en proportion des longueurs des éléments d'enregistrement, en partant du dernier élément d'enregistrement et en terminant par le premier, et des moyens qui sont conçus de façon à être attaqués à la cadence Rs et à être actionnés pendant chaque durée T après un intervalle de retard de

R 2R

(1w+P)T + 2J-2(.. - 1)T, afin de transmettre sélectivement Rs Rs et séquentiellement vers la sortie les échantillons qui sont

enregistrés dans les éléments d'enregistrement.

Un sixième aspect de l'invention porte sur un procédé de transformation. d'un signal d'entrée divisé en

blocs d'échantillons en un signal de sortie de cadence chan-

gée, ce procédé comprenant les opérations qui consistent à enregistrer séquentiellement plusieurs échantillons dans des

emplacements ayant des longueurs proportionnelles à une pro-

gression géométrique, et à transmettre sélectivement et séquentiellement les échantillons enregistrés, à partir de ces emplacements, pour former au moins une partie du signal de sortie. Le procédé peut comprendre l'enregistrement de la totalité sauf un des échantillons restants qui n'ont pas

reçus d'affectation par la progression géométrique.

L'invention envisage une première classe de cir-

cuits de changement de cadence qui présentent un retard excédentaire égal à zéro tout en réduisant au minimum le

nombre de registres à décalage et la complexité des fonc-

tions de décalage et de transmission sélective. Pour les circuits d'augmentation de cadence, le retard excédentaire est égal à zéro dès que le changement de cadence nécessaire dépasse deux. De façon correspondante, pour les circuits de diminution de cadence, le retard excédentaire est égal à

zéro pour les changements de cadence allant jusqu'à un-demi.

L'invention envisage également une seconde classe de cir-

cuits de changement de cadence qui présentent un retard excédentaire minimal, résultant d'un compromis, pouvant être choisi par l'utilisateur, entre le nombre de registres à décalage et la complexité des fonctions de décalage et de transmission sélective. Pour les circuits d'augmentation de

cadence, on obtient cette seconde classe lorsque le change-

ment de cadence est compris entre un et deux. De façon correspondante, pour les circuits de diminution de cadence, on obtient le retard minimal pour les changements de cadence

qui sont compris entre un-demi et un.

Les circuits d'augmentation de cadence des deux classes peuvent comporter un réseau parallèle d'éléments d'enregistrement dans lequel les tailles individuelles des divers éléments d'enregistrement augmentent en progression

géométrique pour une augmentation qui est seulement loga-

rithmique du nombre d'éléments d'enregistrement. La base du

logarithme comme le multiplicateur de la progression géomé-

trique sont pris égaux à la partie entière du rapport entre la cadence du terminal et la cadence de paquet. Un circuit d'horloge d'entrée achemine les échantillons de données du bloc de données entrant vers les éléments d'enregistrement

appropriés, tandis qu'un circuit d'horloge de sortie ache-

mine vers la sortie les échantillons qui sont accumulés dans les éléments d'enregistrement, au bout d'un retard approprié. De plus, le dernier bit du bloc est soit transmis directement à la sortie, soit enregistré dans un élément d'enregistrement, selon que le changement de cadence est

respectivement supérieur à deux ou compris entre un et deux.

Pour les circuits de diminution de cadence, la

configuration peut âtre similaire à la topologie ci-dessus.

Cependant, un circuit supplémentaire branché entre l'entrée et la sortie enregistre le premier bit du bloc et le circuit d'horloge de sortie commence le traitement au début du bloc. La base et le multiplicateur sont constitués par la partie entière du rapport entre la cadence de paquet et la cadence

de terminal.

Pour les deux classes de circuits d'augmentation et de diminution de cadence, les circuits d'horloge d'entrée et de sortie utilisent des signaux qui peuvent être élaborés sous la forme de combinaisons de comptages logarithmiques

des cadences de terminal ou de paquet.

Les configurations topologiques reposent fondamen-

talement sur la possibilité d'effectuer un décalage de sortie hors d'un élément d'enregistrement particulier,

simultanément au décalage d'entrée dans l'élément d'enre-

gistrement de taille immédiatement inférieure. Deux avanta-

ges importants résultent de ces configurations: (i) on peut réduire de façon exponentielle le nombre d'éléments d'enregistrement pour un retard donné, et (ii) on peut effectuer très simplement la transmission sélective, à

l'aide de compteurs identiques qui définissent des inter-

valles de temps variant de façon exponentielle, avec les

cadences d'horloge primaire et secondaire.

L'invention sera mieux comprise à la lecture de

la description qui va suivre de modes de réalisation de

l'invention et en se référant aux dessins annexés sur

lesquels -

La figure 1 est un schéma d'un circuit d'augmen-

tation de cadence à retard excédentaire nul, de base 2, qui correspond à l'invention; La figure 2 représente une information de rythme concernant les circuits d'horloge d'entrée et de sortie de la figure 1;

La figure 3 est un schéma d'un circuit d'augmen-

tation de cadence à retard excédentaire nul, de base R, qui correspond à l'invention;

La figure 4 est un schéma d'un circuit de diminu-

tion de cadence à retard excédentaire nul, de base 2, qui correspond à l'invention et qui est le dual du circuit de la figure 1; La figure 5 représente une information de rythme concernant les circuits d'horloge d'entrée et de sortie de la figure 4;

La figure 6 est un schéma d'un circuit d'augmen-

tation de cadence à retard excédentaire minimal, de base 2, qui correspond à l'invention et qu'on obtient pour des rapports de cadence compris entre un et deux; La figure 7 représente des informations de rythme concernant les circuits d'horloge d'entrée et de sortie de la figure 6 et faisant apparaître l'intervalle de retard minimal; et

La figure 8 est un schéma d'un circuit d'augmen-

tation de cadence à retard minimal de type généralisé qui correspond à l'invention et qui est relatif à des cadences

comprises entre un et deux.

Pour la clarté de l'exposé, il est intéressant de diviser la présentation des modes de réalisation considérés à titre d'exemple en une première partie, consistant en un examen indépendant des circuits d'augmentation de cadence à retard nul, suivi par un examen des circuits de diminution de cadence à retard nul, et en une seconde partie portant

sur les circuits d'augmentation de cadence à retard minimal.

De plus, bien qu'on envisage plus particulièrement les cir-

cuits de changement de cadence fractionnaire, les configu-

rations de circuit qui sont présentées ici permettent

d'accomplir facilement un changement de cadence entier.

1. Circuits d'augmentation de cadence fractionnai-

re à retard nul - Avant d'expliquer la topologie généralisée, il est intéressant de considérer un exemple particulier pour

avoir un aperçu de la structure généralisée.

On considérera des blocs de données contenant 42 valeurs d'échantillon, qui sont de façon caractéristique des bits, devant être traités en série en blocs par les circuits d'extrémité en multiplex par compression temporelle de la figure 1. Le rapport de changement de cadence est 3/7, c'est-à-dire que la cadence de sortie doit être (2±) fois la cadence d'entrée. Quarante-deux, qui est un multiple de 3 et 7, donne une situation dans laquelle des blocs de données ayant chacun une longueur de 42 bits sont traités en segments de 42 bits. Chaque bloc de 42 bits présent sur

le conducteur 100 est traité par le même ensemble de fonc-

tions de transmission sélective qui ont traité les blocs passés. On va maintenant considérer la configuration de six registres à décalage 101 à 106 qui est représentée sur la figure 1. Les longueurs des registres à décalage suivent Oi 2- 3 4 e 25) isl une séquence 2, 2, 2, 2 2 et (42-2). Ainsi, le registre à décalage 101 a une longueur 1, le registre à décalage 102 a une longueur 2, et ainsi de suite, jusqu'au

dernier registre 106 qui a une longueur 10. Le multiplica-

teur 2 de la progression géométrique est pris égal à la par-

tie entière du rapport de changement de cadence. La longueur du dernier registre 106 est prise égale à la différence entre le nombre de bits dans le bloc de données (42) et la somme de tous les bits qui sont affectés aux registres à décalage précédents, 101 à 105, augmentée du bit qui est transmis directement entre les portes ET 201 et 501. Dans cet exemple, les bits précédents donnent un total

4. 5

1+ i 2 = 2 =32, si bien que le dernier registre 106 a ips0

une longueur 10.

Le signal Cp, qui attaque les portes ET 301 à 306, et le signal Cs, qui attaque les portes ET 401 à 406, sont respectivement des signaux d'horloge d'entrée et de sortie qui apparaissent à des multiples de Tp et Ts, en

désignant par Tp la période de l'horloge primaire (termi-

nal) et par T la période de l'horloge secondaire (paquet),

ces périodes étant exprimées en secondes.

Les signaux Ao, A1,..., A6 présents sur les con-

ducteurs 211 à 217 sont engendrés toutes les 42T secondes et ils durent pendant 1T, 20T, 2T,..., 24T et (42-2 5)

Tp en partant du signal A6 et en terminant par le signal AO.

i1

Les signaux de transmission sélective A à A6 sont engen-

drés simplement par des compteurs binaires, lorsque le rapport de changement de cadence est compris entre 2 et 3, chaque compteur étant attaqué par l'horloge C p. De façon similaire, les signaux B0, B1,..., B6 qui apparaissent sur les conducteurs 511 à 517 sont engendrés par des circuits

identiques qui fonctionnent à la période d'horloge secon-

daire Ts mais qui sont retardés pendant les (1-3) 42Tp = 24T premières secondes, ici encore en partant p p du signal B6 et en terminant par le signal BO. Les signaux A0 à A6 qui constituent des signaux d'entrée respectifs des portes ET 201 à 207 dirigent donc les (42-2 5)premiers

échantillons vers le registre à décalage 106, les 24 échan-

tillons suivants vers le registre à décalage 105, et ainsi

de suite, jusqu'à ce que le dernier bit présent sur le con-

ducteur 100 soit transmis directement vers la porte ET 501 par la porte ET 201. De plus, la combinaison des signaux A1 à A6 et Cp qui sont appliqués respectivement aux entrées des portes ET 301 à 306 permet d'introduire les bits de données dans les registres à décalage correspondants 101 à 106 aux instants appropriés. En outre, la combinaison des signaux B0 à B6 et Cs, qui sont appliqués aux entrées des portes ET respectives 401 à 406, transmet sélectivement et

séquentiellement vers la porte OU 601, aux instants appro-

priés, les bits de données qui sortent des registres à décalage correspondants 101 à 106. Les données en multiplex par compression temporelle apparaissent sur le conducteur

de sortie 600 de la porte OU 601.

Le diagramme séquentiel de la figure 2 résume l'information de rythme d'entrée et de sortie pour un paquet de 42 échantillons. Sur la figure 2, l'incrément de temps qui est utilisé comme référence est la valeur réelle de l'horloge primaire Tp, comme il est représenté dans le diagramme séquentiel supérieur; cette horloge traite les données d'entrée. L'horloge secondaire est modifiée par rapport à l'horloge primaire, comme le montre le diagramme séquentiel inférieur. Ce diagramme représente les instants

d'apparition et les intervalles de transmission de l'opéra-

2470494-

tion de décalage de sortie. En considérant le diagramme supérieur, on voit que les dix premiers échantillons de données sont introduits par décalage dans le registre 106 pendant l'intervalle allant de O à lOT p. De lTp à 26Tp, les 16 échantillons suivants sont introduits par décalage dans

le registre 105, et ainsi de suite, jusqu'à ce que l'avant-

dernier échantillon soit introduit par décalage dans le registre 101 au cours du temps élémentaire unique qui se termine pendant l'intervalle se terminant lui-même à 42Tp Du fait de la configuration topologique des registres, le

décalage hors d'un registre chargé précédemment peut commen-

cer pendant le chargement du registre suivant dans la confi-

guration. En outre, le déroulement séquentiel est tel que le dernier bit du bloc de données est prêt à être transmis directement vers la sortie au moment o il arrive, du fait que tous les bits précédents ont été enregistrés et transmis de façon appropriée à la sortie. On décrira l'opération de

sortie en se référant au diagramme inférieur de la figure 2.

Les dix échantillons qui sont enregistrés dans le registre 106 sont transférés vers la sortie pendant l'intervalle

allant de 24T à (28±.)T Pendant cet intervalle, le regis-

p 7 P*

tre 105 a été complètement chargé et le chargement du regis-

tre 104 a commencé. Le registre 105 se vide pendant l'inter-

valle allant de (28+4)Tp à (35+ >)T, tandis que le charge-

ment du registre 104 se termine et que le registre 103

commence à être traité. Le dernier bit est transmis directe-

ment à la sortie au moment o il arrive, pendant l'intervalle qui se termine à 42T. Du fait que Ts = 3, il faut un p, T intervalle de (42-24)T = 18( Z)T = 42 Us pour produire p 3 p3

le signal de sortie.

On va maintenant considérer la généralisation du

mode de réalisation particulier de la figure 1, en considé-

rant la topologie de circuit de la figure 3. (Les éléments

de la figure 1 pour lesquels il existe des éléments corres-

pondants sur la figure 3 sont désignés sur la figure 3 par la référence de la figure 1 augmentée de 1000.) Les données

d'entrée arrivent en blocs de N échantillons sur le conduc-

teur 1100 à une cadence de Rp blocs par seconde.. Ces échan-

tillons doivent être traités pendant une durée T = - secon-

des et ils doivent être appliqués sur le conducteur P

de sortie 1600 à une cadence de Rs (>Rp) blocs par seconde.

Le rapport d'augmentation de cadence Rs/Rp, qui est au moins de 2, détermine une base R qui est la partie entière de ce

rapport Rs/Rp.

Les longueurs des registres à décalage suivent une O i 2 iJ-2 J-2 séquence R, R1, R2,...,R....., R J-2 (N-- 1 R). Le i=O nombre de registres à décalage, J, est choisi de façon à satisfaire la condition RJ- 1 < (N-1) (R-1). RJ pour toutes les valeurs de N > R. On obtient cette condition du fait que le nombre d'échantillons qui correspondent aux J- lregistres précédents, augmenté de l'échantillon qui est transmis directement, doit être inférieur à N, tandis que N doit être inférieur ou égal à la somme de tous les échantillons, en supposant que le registre de rang J ait une longueur R. On a ainsi:

J-2. J-i.

1+i ER < Nf 1+ ERRl i=O i=O et puisque:

J-1 J-1

i R

R0 = R-1

i=O on obtient la condition désirée. Les J registres à décalage sont représentés par les références 1101 à 1106 sur la

figure 3. Le signal Cp, qui attaque les portes ET 1301 à 1306, et le signal Cs, qui

attaque les portes ET 1401 à 1406, sont respectivement les signaux d'horloge d'entrée et de sortie qui apparaissent à des multiples de Tp = N et i p de T = -, en désignant par T la période de l'horloge primaire S(terminal) et par Ts la période de l'horloge

secondaire (paquet), ces périodes étant exprimées en secon-

des. Les signaux Ao, A1, Ai+,..., A AI Aj présents sur les conducteurs 1211 à 1217 sont engendrés toutes les T = NT secondes et ils durent pendant 1T, ROTp RiTp,.., RJ-2T -2 P P R y..., R T et (N-l- J Ri)T secondes, en commençant i=O par le signal A J et en terminant par le signal A^O' Les signaux de transmission sélective A à AJ sont engendrés par des compteurs de base R. De façon similaire, les signaux B0 à Bj qui apparaissent sur les conducteurs 1511 à 1517 sont engendrés par des circuits identiques qui sont actionnés par l'horloge secondaire Ts mais sont retardés pendant les R (1- -)T premières secondes, ici encore en commençant par R s le signal BJ et en terminant par le signal BO. Ainsi, les signaux A0 à Aj, qui constituent les signaux d'entrée pour les portes ET respectives 1201 à 1207, dirigent les

(N-1_ _rRi) premiers échantillons vers le registre à déca-

i=O J-2, lage 106, les R2 échantillons suivants vers le registre à décalage 105, et ainsi de suite, jusqu'à ce que le dernier échantillon présent sur le conducteur 1100 soit transmis directement à la porte ET 1501, par la porte 1201. De plus,

la combinaison des signaux A1 à AJ et Cp, qui sont respec-

tivement appliqués aux entrées des portes ET 1301 à 1306,

permet l'introduction des bits de données dans les regis-

tres à décalage correspondants, 1101 à 1106, aux instants appropriés. De plus, la combinaison des signaux B à BJ et C, qui constituent des signaux d'entrée pour les portes ET

respectives 1401 à 1406, transmet sélectivement et séquen-

tiellement les échantillons de données vers la porte OU 1601, à partir des registres à décalage correspondants 1101 à 1106, aux instants appropriés. Les données en multiplex par compression temporelle apparaissent sur le conducteur

de sortie 1600 de la porte OU 1601.

2. Circuits de diminution de cadence fractionnaire à retard nul Lorsque la diminution de cadence désirée présente un rapport de changement de cadence compris entre 0 et 0,5, la configuration du circuit de base qui a déjà été illustrée

sur les figures 1 et 3 peut être employée avec deux modifi-

cations mineures. Les changements qui sont nécessaires com-

prennent: (i) le remplacement du chemin direct qui trans-

mettait précédemment le dernier échantillon du bloc de l'entrée vers la sortie par un élément d'enregistrement,

comme une bascule ou un registre à décalage, pour que mainte-

nant le premier échantillon soit chargé et conservé pour

être retransmis; et (ii) l'inversion de l'ordre de généra-

tion des signaux AO0 A1,..., Ai et Bo, B1,..., BJ9 c'est- à-dire que le signal A0 est engendré en premier et est suivi par le signal A1, et ainsi de suite, avec un ordre similaire pour les signaux B à Bi' A titre d'exemple, le circuit de la figure 4 est le dual du circuit de la figure 1, dans la mesure o des blocs de 42 échantillons sont traités avec un rapport de diminution de cadence de 7/3, c'est-à-dire que la cadence d'entrée est (2±) fois la cadence de sortie. (Les éléments

de la figure 1 pour lesquels il existe des éléments corres-

pondants sur la figure 4 sont représentés sur la figure 4 par la référence de la figure 1 augmentée de 2000.) On a ajouté le registre à décalage 2107 pour charger et conserver le premier bit du bloc arrivant sur le conducteur 2100. Ici encore, on peut écrire les tailles des

registres à décalage 2101 à 2106 sous la forme 2, 21,....

(42-25). Les signaux d'horloge Cp et CS, qui constituent des signaux d'entrée pour les portes ET respectives 2301 à 2307 et 2401 à.2407, sont dans la proportion 3/7. Les signaux A à A6 présents sur les conducteurs 2211 à 2217 et les signaux B0 à B6 présents sur les conducteurs 2511 à 2517, respectivement, sont engendrés pendant des durées de (1, 2, 2,..., 24, O)Tp et (1, 2, 2,..., 24, 1O)TS secondes, en commençant au début du bloc. Les instants de

O 1 4

départ de ces signaux sont situés (O, 1, 2, 2,..., 2)T secondes et (0, 1, 2, 21,..., 2)TS secondes après la position de départ du bloc pour les signaux respectifs A0 à A7 et B0 à B7. L'information de rythme est résumée par le diagramme qui est représenté sur la figure 5. L'intervalle de référence est l'horloge de paquet Ts et les signaux d'horloge de sortie sont représentés avec cette échelle dans le diagramme inférieur. Les signaux d'horloge d'entrée sont définis par rapport à Ts et les intervalles de décalage et de transmission sélective d'entrée sont représentés sur

le diagramme supérieur.

On peut étendre le principe de cet exemple à un bloc à N bits de base R et on obtient une configuration de circuit qui est similaire à celle de la figure 3, avec les modifications mineures décrites ci-dessus.

3. Augmentations de cadence fractionnaires compri-

ses entre un et deux.

* On peut également établir une configuration de circuit à retard excédentaire nul pour ces changements de

cadence, par extension des principes décrits précédemment.

Cependant, le nombre de registres à décalage augmente

jusqu'au nombre de bits dans le bloc, comme dans les cir-

cuits de changement de cadence -classiques. Il est cependant possible d'assouplir légèrement l'exigence d'un retard nul et d'obtenir les avantages d'une réduction du nombre de registres à décalage et d'une simplification des fonctions

de transmission sélective et de décalage. Ces considéra-

tions donnent naissance à une seconde classe de circuits de changement de cadence, dits circuits à retard minimal,

qu'on va maintenant envisager.

Ici encore, pour avoir un aperçu, on va considé-

rer l'exemple particulier d'un bloc de données d'une lon-

gueur de 84 bits qui doit être traité par le circuit de la

figure 6. L'augmentation de cadence désirée est 4/7, c'est-

à-dire que la cadence de sortie est (1+4) fois la cadence d'entrée. Pour des rapports de changement de cadence

compris entre 1 et 2, on choisit la base égale à 2. La con-

figuration de la figure 6 est ainsi homologue à celle de la figure 1, dont la base est également de 2. (Les éléments de

la figure 1 pour lesquels il existe des éléments correspon-

dants sur la figure 6 sont désignés sur la figure 6 par la référence de la figure 1 augmentée de 3000.) Si cependant le registre à décalage 3107 est vidé après un retard de (1 4)84Tp = 36T. le registre à décalage 7 p immédiatement inférieur 3106 ne sera pas complètement chargé; c'est pour cette raison que le compromis devient nécessaire. Si la séquence de décalage de sortie vers la sortie 3600 est retardée d'une valeur minimale, juste pour satisfaire l'exigence de chargement du registre 3106, l'incrément de retard est donné par (4+4)Tp = 20T +32T -36T- 20(47)T On va considérer le diagramme séquentiel de la figure 7 pour comprendre plus pleinement ce facteur de retard. Ce diagramme est construit d'une manière similaire à

celui de la figure 2 décrite précédemment. La durée de réfé-

rence est Tp et la séquence temporelle de sortie, représen-

tée sur le diagramme inférieur de la figure 7, est définie

par rapport à la séquence d'entrée du diagramme supérieur.

Si le décalage de sortie du registre à décalage 3107 commençait à 36T, l'opération de décalage serait terminée à (47+4q)Tp (voir l'intervalle en pointillés sous le second diagramme). Cependant, le registre à décalage

3106 est toujours en cours de chargement et sera chargé com-

plètement à 52T. Ce n'est qu'à partir de 52Tp que le registre à décalage 3106 peut être branché à la sortie. La solution préférée à ce problème consiste à retarder de (4+4)T secondes le décalage de sortie du registre 3107, afin que le décalage de sortie final à partir du registre

3107 et le chargement final du registre 3106 coïncident.

Le retard minimal de (4+4O)T secondes joue un r8le central dans le fonctionnement du circuit. Ce retard, qui est essentiel pour le bon fonctionnement du registre à décalage 3106, est fragmenté en valeurs (2+2) T, (1±)T 4 2 i i -T, -Tp, -Tp et enfin -T pour les registres à décalage respectifs allant du registre 3105 aux registres 3101 et 3108. Une fois que ce retard de (4+4)Tp est généré par des circuits supplémentaires, on peut faire fonctionner les portes ET 3201 à 3208, 3300 à 3307, 3400 à 3407 et 3501 à 3508 et faire agir les signaux A0 à A7 et B0 à B7 au moyen

de compteurs binaires normaux, retardés de la durée appro-

priée. Cette caractéristique supprime la nécessité de cir-

cuits de transmission sélective complexes, même lorsque

l'augmentation fractionnaire de cadence est inférieure à 2.

On peut voir qu'il est possible de diviser en deux le retard total de (4+ 47)T, en divisant le registre 3106 en deux registres à 16 bits (non représentés). Dans'ce cas, le registre 3107 est retardé de (2±)T et le retard restant i 4 2 7 P 1 est divisé en: (1+77)Tp -7Tp -7Tp 7-Tp et -Tp pour les registres à décalage restants allant du registre 3104

jusqu'aux registres 3101 et 3108.

Si on prolongeait ce-prolongement indéfiniment,

il serait nécessaire de diviser tous les registres à décala-

ge en registres à un seul bit, pour obtenir un retard nul.

C'est à ce moment que le compromis entre la complexité des

registres à décalage et le retard minimal devient évident.

Par exemple, les configurations de circuit classiques de 7 registres à décalage ayant chacun une longueur de 12 bits donneraient un retard de 12Tp secondes, tandis que 12 registres à décalage ayant chacun une longueur de 7 bits donneraient un retard de 7T secondes. Ceci est à comparer

avec un retard de (4+ 7)T et (2+7) secondes, pour respecti-

vement huit et neuf registres à décalage, dans le cas de la topologie dont la figure 6 montre un exemple. Le concepteur

peut choisir la complexité du circuit en fonction d'exigen-

ces particulières.

La topologie de circuit de la figure 8 montre la généralisation du mode de réalisation particulier de la figure 6. (Les éléments de la figure 1 pour lesquels il existe des éléments correspondants sur la figure 8 sont désignés sur la figure 8 par les références de la figure 1 augmentées de 4000.) Les données d'entrée arrivent en blocs de N échantillons sur le conducteur 4100, à une cadence de R blocs par seconde. Ces échantillons doivent être traités pendant une durée T R secondes et ils doivent être appliqués sur le conducteur de sortie 4600 à une cadence de R (>R) blocs par seconde. Le rapport d'augmentation de s P R

cadence r = Rs est compris entre un et deux.

p Les longueurs des registres à décalage suivent O i 2 J-3 J-2 Ji1 une1séquence, 2, 2, 22.., 2 2,(N-2). On choisit le nombre J pour remplir la condition 1+2 1< NS

1+2J.

L'exigence sur le retard est déterminée de la manière suivante. Pour faire en sorte que le décalage de sortie du registre 4106 puisse avoir lieu immédiatement

après le décalage d'entrée du registre 4105, il est nécessai-

re d'observer un retard qu'on calcule par la relation D = l (N-2j-)+2jN(R-)-()Tp secondes ou

D = 2- (-F -1)T secondes.

Dans la première expression ci-dessus, les deux premiers termes désignent le temps qui est nécessaire pour remplir les derniers registres 4107 et 4106, ayant (N-2 -1) et 2J-2 positions de registre à décalage, à la cadence primaire de T secondes par bloc. Le troisième terme désigne le départ du bloc secondaire, à cause d'une différence des cadences d'horloge entre C et C, Le quatrième terme représente le p temps nécessaire pour vider le registre 3107 à la cadence secondaire. Comme on l'a prévu, dans le cas limite o r-2 2,

le retard nécessaire tend vers zéro..

Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits

et représentés, sans sortir du cadre de l'invention.

Claims (11)

REVENDICATIONS

1. Circuit de changement de cadence, caractérisé en ce qu'il comporte plusieurs éléments d'enregistrement d'échantillons (101 à 105) qui-ont des nombres de positions d'échantillon augmentant en progression géométrique, et des moyens (202 à 206, 502 à 506) qui transmettent sélectivement

les données d'échantillon pour les introduire dans les élé-

ments d'enregistrement et les extraire-de ceux-ci à des

cadences différentes. -

2. Circuit de changement de cadence destiné à transformer un signal entrant divisé en blocs d'échantillons en un signal de sortie à cadence changée, caractérisé en ce qu'il comprend des moyens (101 à 105, 202 à 206, 301 à 305) qui sont destinés à enregistrer séquentiellement plusieurs échantillons dans des emplacements (101 à 105) qui ont des longueurs proportionnelles à une progression géométrique,

et des moyens (401 à 405, 502 à 506) qui transmettent sélec-

tivement et séquentiellement les contenus de ces emplace-

ments à la sortie (600) du circuit, pendant des intervalles

de temps prédéterminés.

3. Circuit selon la revendication 2, caractérisé en ce qu'il comporte un élément d'enregistrement (106) ayant une longueur qui est déterminée par la totalité moins

un des échantillons restants qui ne reçoivent pas d'affec-

tation par la progression géométrique.

4. Circuit selon la revendication 3, ayant un retard nul, caractérisé en ce qu'il est destiné à augmenter

la cadence dans un rapport d'au moins 2, en ce qu'il com-

prend des moyens (207, 206 à 202) destinés à diriger tous les échantillons sauf le dernier, premièrement, vers les éléments d'enregistrement, et secondement vers les moyens d'enregistrement, en partant du maximum des longueurs, et en ce que les moyens de transmission sélective comprennent des moyens qui engendrent les intervalles de temps en série, premièrement, en proportion de la longueur des éléments d'enregistrement et secondement en proportion des longueurs des moyens d'enregistrement, en partant du maximum, des

moyens qui retardent le fonctionnement des moyens de trans-

mission sélective pendant une durée prédéterminée par ledit rapport, et des moyens (201, 501) qui transmettent le dernier des échantillons à la sortie au moment o il est reçu à l'entrée.

5. Circuit selon la revendication 3, ayant un retard nul, caractérisé en ce qu'il est destiné à diminuer la cadence dans un rapport d'au plus un-demi, en ce qu'il comprend des moyens (2206 à 2202, 2207) qui sont destinés à diriger tous les échantillons sauf le premier, premièrement, vers les moyens d'enregistrement en partant du maximum des longueurs et, secondement, vers l'élément d'enregistrement, et des moyens (2107) destinés à conserver le premier des

échantillons, et en ce que les moyens de transmission sélec-

tive comprennent des moyens qui sont destinés à engendrer

les intervalles de temps en série, premièrement en propor-

tion de l'un des échantillons, secondement en proportion des longueurs des moyens d'enregistrement, en partant du minimum, et troisièmement en proportion de la longueur de

l'élément d'enregistrement.

6. Circuit selon la revendication 3, caractérisé en ce qu'il a un retard minimal et est destiné à augmenter la cadence dans un rapport compris entre un et deux, en-ce qu'il comprend des moyens (3207 à 3202, 3208) qui sont destinés à diriger tous les échantillons sauf le dernier, premièrement vers les moyens d'enregistrement en partant du maximum des longueurs, et secondement vers l'élément d'enregistrement, et des moyens (3108) destinés à conserver le dernier des échantillons, et en ce que les moyens de transmission sélective comprennent des moyens destinés à engendrer les intervalles de temps en série, premièrement en proportion de la longueur de l'élément d'enregistrement,

secondement en proportion des longueurs des moyens d'enre-

gistrement en partant du maximum, et troisièmement en pro-

portion de l'un des échantillons, et des moyens destinés à

retarder le fonctionnement des moyens de transmission sélec-

tive pendant une durée qui est prédéterminée à la fois par

ledit rapport et par le maximum des longueurs.

7. Circuit d'augmentation de cadence fractionnaire à retard nul destiné à des données arrangées en blocs de longueur N devant être traités dans une durée T, caractérisé i en ce qu'il présente une cadence d'entrée de blocs R = - et p T une cadence de sortie de blocs Rs, la longueur N étant un multiple de R et R tandis que le rapport Rs /Rp, qui est au moins égal à 2, détermine une base R qui est la partie entière du rapport Rs/Rp, et en ce qu'il comporte plusieurs éléments d'enregistrement (101 à 106) qui sont disposés en parallèle entre l'entrée (100) et la sortie (600) du circuit, le nombre J des éléments d'enregistrement remplissant la condition R -(N-1)(R-1)ÉRJ, tandis que les longueurs des O i 2 éléments d'enregistrement suivent la progression R, R, R Ri,..., (N-1 J2 Ri) du premier (101) au dernier (106) des éléments d'enregistrement, des moyens (207 à 202) qui sont conçus de façon à être attaqués à la cadence R et à p être initialisés et actionnés au début de chaque durée T, afin de diriger vers les éléments d'enregistrement les échantillons qui proviennent de l'entrée, en proportion des longueurs des éléments d'enregistrement, en commençant par le dernier des éléments d'enregistrement et en terminant par le premier, des moyens (507 à 502) qui sont conçus de façon à être attaqués à la cadence Rset à être actionnés pendant chaque durée T, au bout d'un intervalle de retard de R

(1 R-)T, afin de transmettre sélectivement et séquentielle-

s ment vers la sortie les échantillons qui sont enregistrés dans les éléments d'enregistrement, et des moyens (201, 501)

qui sont destinés à diriger vers la sortie le dernier échan-

tillon du bloc.

8. Circuit de diminution de cadence fractionnaire à retard nul destiné à des données arrangées en blocs de longueur N qui doivent être traités pendant une durée T, caractérisé en ce qu'il présente une cadence d'entrée de

blocs R et une cadence de sortie de blocs Rs = 1, la lon-

gueur N étant un multiple de Rp et Rs tandis que le rapport Rp/Rs, qui est au moins égal à 2, détermine une base R qui est égale à la partie entière du rapport Rp/RS, et en ce qu'il comprend plusieurs éléments d'enregistrement (2101 à 2107) qui sont disposés en parallèle entre l'entrée (2100) et la sortie (2600) du circuit, le nombre (J+1) des éléments d'enregistrement remplissant la condition R 1<(N-i)(R-1) < R, tandis que les longueurs des éléments d'enregistrement O i 2i suivent la progression 1, R, R, R,..., Ri,..D, J-2 (N-1- FRi) depuis le premier (2107) jusqu'au dernier i=O (2106) des éléments d'enregistrement, des moyens (2201 à 2207) qui sont conçus de façon à être attaqués à la cadence Rp et à être initialisés et actionnés au début de chaque durée T, afin de diriger vers les éléments d'enregistrement les échantillons qui proviennent de l'entrée, en proportion des longueurs des éléments d'enregistrement, en commençant-par le premier élément d'enregistrement et en terminant par le dernier, et des moyens (2501 à 2507) qui sont conçus de façon à être attaqués à la cadence Rs et à être initialisés et actionnés au début de chaque durée T, afin de transmettre

sélectivement et séquentiéllement vers la sortie les échan-

tillons qui sont enregistrés dans les éléments d'enregistre-

ment.

9. Circuit d'augmentation de cadence fractionnaire destiné à des données arrangées en blocs de longueur N qui doivent être traités pendant une durée T, caractérisé en ce qu'il présente un retard minimal, une cadence d'entrée de

blocs Rp = - et une cadence de sortie de blocs Rs, la lon-

gueur N étant un multiple de Rp et Rs tandis que le rapport

Rs/Rp est compris entre 1 et 2, et en ce qu'il comprend plu-

sieurs éléments d'enregistrement (4101 à 4107) qui sont disposés en parallèle entre l'entrée (4100) et la sortie

(4600) du circuit, le nombre (J+1) des éléments d'enregistre-

J-i J ment remplissant la condition 2 <N-i C 2, tandis que les

longueurs des éléments d'enregistrement suivent la progres-

sion1, 20,2,2,..., 2i,.... (N-2j), depuis le premier (4107) des éléments d'enregistrement jusqu'au dernier (4106), des moyens (4201 à 4207) qui sont conçus de façon à être attaqués à la cadence Rp et à être initialisés et actionnés au début dé chaque durée T, afin de diriger vers les éléments d'enregistrement les échantillons qui proviennent de

l'entrée, en proportion des longueurs des éléments d'enre-

gistrement, en partant du dernier élément d'enregistrement et en terminant par le premier, et des moyens (4501 à 4507) qui sont conçus de façon à être attaqués à la cadence Rs et à être actionnés pendant chaque durée T, après un intervalle de retard de

R 22R

(1+ P)T + 2J 2( P- -1)T, afin de transmettre sélectivement

R R

s s et séquentiellement vers la sortie les échantillons qui

sont enregistrés dans les éléments d'enregistrement.

10. Procédé de transformation d'un signal d'entrée

divisé en blocs d'échantillons en un signal à cadence chan-

gée, caractérisé en ce qu'on enregistre séquentiellement plusieurs échantillons dans des emplacements (101 à 105) dont les longueurs sont proportionnelles à une progression

géométrique, et on transmet sélectivement et séquentielle-

ment les échantillons enregistrés à partir de ces emplace-

ments pour former au moins une partie du signal de sortie

(600).

11. Procédé selon la revendication 10, caractéri-

sé en ce qu'on mémorise la totalité, moins un, des échan-

tillons restants qui ne reçoivent pas une affectation par -

la progression géométrique.