FR2466835A1 - Circuit rapide d'anticipation - Google Patents

Abstract

L'invention concerne un circuit d'attaque destiné à recevoir des signaux de données à valeur binaire. Dans ce circuit 5, le trajet de conduction source-drain d'un transistor P1 à tirage vers le haut est connecté entre une première borne 20 et une sortie 22, et le trajet de conduction d'un transistor N1 à tirage vers le bas est connecté entre la sortie et une deuxième borne 24. Un premier moyen rend conducteur l'un des transistors et non conducteur l'autre pour une valeur du signal de données, tandis qu'il effectue les opérations inverses pour l'autre valeur du signal de données. Ce circuit reçoit un signal de commande PP1 indiquant l'imminence de l'application d'un nouveau signal de données. Un circuit de précharge, constitué d'un moyen normalement non conducteur N2, P2, I1, répond au deuxième signal de commande en commandant la conduction desdits trajets des transistors de façon à précharger la sortie à une tension comprise entre les tensions appliquées à la première et à la deuxième borne. (CF DESSIN DANS BOPI)

Description

La présente invention concerne un moyen permettant de conditionner un

circuit préalablement à l'application d'un signal de données dans le but d'augmenter la vitesse à laquelle le signal de données, une fois appliqué, se propage à l'intérieur du circuit et s'établit à sa sortie. La conception des circuits rapides pose de nombreux problèmes, en particulier lorsque l'entrée du circuit est connectée à une source de signaux de forte impédance et de faible puissance, et que la sortie du circuit doit attaquer une charge relativement grande. Par exemple, dans une mémoire, un circuit d'attaque doit transférer un signal de données d'une source de signaux (par exemple la sortie d'une cellule de mémorisation ou d'un amplificateur de lecture) possédant une impédance équivalente de quelques picofarads

au plus à une charge de 50 picofarads en quelques nanosecondes.

Les dispositifs constituant l'étage de sortie du circuit doivent être faits sous une forme relativement grande, afin de "laisser passer" (puits ou source) les courants relativement importants nécessaires à la charge et à la décharge de la capacité de la charge dans le temps voulu. Toutefois, l'emploi de dispositifs de grande taille augmente les retards internes du circuit da fait de l'accroissement des capacités associées à ces dispositifs. Ceci pose un problème, puisque les dispositifs formant l'étage d'entrée du circuit sont normalement fabriqués à une petite taille afin de diminuer leurs capacités d'entrée et d'assurer la compatibilité avec la source de signaux d'entrée. Puisque les dispositifs de l'étage d'entrée sont petits, ils ne peuvent fournir les courants qui sont nécessaires pour rapidement charger et décharger les noeuds internes du circuit d'attaque. Il existe donc un problème du fait des exigences contradictoires (a) de grands dispositifs de sortie et de petits dispositifs d'entrée et (b) de l'extrême rapidité de

réponse demandée au circuit.

Il existe encore d'autres problèmes, même si l'on fait appel à de grands dispositifs de sortie, puisqu'il faut un temps considérable pour exciter la sortie du circuit entre les deux

niveaux binaires.

C'est pourquoi les circuits de l'invention comportent un moyen permettant de précharger la sortie du circuit à des niveaux

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intermédiaires entre la niveau hait et le niveau bas avant l'appli-

cation d'un signal de données qui, une fois appliqué, amène la

sortie à être mise à un niveau haut ou à un niveau bas.

Un circuit dans lequel l'invention peut être mise en oeuvre, reçoit un signal d'entrée de données de valeur binaire et comporte un premier transistor à "tirage vers le haut" dont le

trajet de conduction est connecté entre une première borne d'appli-

cation de tension et un point de sortie di circuit. Il comporte égale-

ment un deuxième transistor, à "tirage vers le bas", dont le trajet de conduction est connecté entre le point de sortie et une deuxième borne d'application de tension. Il est prévu un premier moyen pour rendre conducteur l'un des transistors et non conducteur l'autre en réponse à une valeur du signal d'entrée de données, et pour rendre non conducteur le premier transistor et conducteur ledit autre transistor en réponse à l'autre valeur du signal d'entrée de données. Le circuit est du type qui reçoit un deuxième signal, de commande, indiquant qu'un nouveau signal de données est sur le

point d'être appliqué au circuit.

Un circuit constituant un mode de réalisation de l'invention comprend un circuit perfectionné de précharge qui répond au deuxième signal de commande en commandant la conduction des trajets des transistors à tirage vers le haut et vers le bas, afin de précharger le point de sortie à une tension de valeur intermédiaire entre les tensions appliquées à la première et à la

deuxième borne. Ce circuit comporte un moyen normalement non conduc-

teur, qui est connecté aux électrodes de commande des transistors à tirage vers le haut et vers le bas, afin de rendre momentanément conducteurs les deux transistors et, ainsi, charger le point de sortie à la valeur mentionnée ci-dessus comprise entre les tensions appliquées à la première et à la deuxième borne lorsque le deuxième

signal de commande survient.

La description suivante, conçue à titre d'illustration

de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma de principe de parties d'une mémoire matérialisant l'invention;

- la figure 2 est un schéma de principe partiel sim-

plifié d'un circuit d'attaque matérialisant l'invention; - la figure 3 est un diagramme de formes d'onde associées à divers points du circuit de la figure 2; et - la figure 4 est un autre mode de réalisation du

circuit d'attaque de l'invention.

Les dispositifs actifs dont l'emploi-est préféré dans

la mise en oeuvre de l'invention sont ceux appartenant à la caté-

gorie désignée dans la technique par l'expression "transistors à

effet de champ à grille isolée (TECGI)". Pour cette raison, le cir-

cuit sera illustré au moyen de tels transistors et sera décrit sur cette base. Toutefois, ceci ne vise pas à éliminer l'utilisation

d'autres dispositifs appropriés, de sorte que, à cet effet, l'expres-

sion"transistor", qui est employée sans limitation dans les revendi-

cations, sera utilisée dans un sens générique.

On note que, sur les figures annexées, les TECGI

(transistors à effet de champ à grille isolée) à mode d'enrichisse-

ment du type de conductivité P sont identifiés par la lettre P suivie d'un numéro de référence particulier, et les TECGI à mode d'enrichissement du type de conductivité N sont identifiés par la

lettre N suivie d'un numéro de référence particulier. Les caracté-

ristiques des TECGI sont bien connues et ne nécessitent pas d'expli-

catiori détaillées, Mais, pour permettre une meilleure compréhension

de la description, on rappellera les définitions et caractéristiques

suivantes utiles pour l'invention.

1. Chaque TECGI possède une première et une deuxième

électrode qui définissent les extrémités de son trajet de conduc-

tion, ainsi qu'une électrode de commande (grille) dont le potentiel appliqué détermine s'il y a ou non conductivité dans le trajet de conduction. Les première et deuxième électrodes d'un TECGI sont respectivement désignées comme étant l'électrode de source et l'électrode de drain. Pour un TECGI de type P, l'électrode de source est définie comme étant celle des deux électrodes qui possède le potentiel appliqué le plus positif (le plus élevé). Pour un TECGI de type Na l'électrode de source est définie comme celle des deux

électrodes qui possède le potentiel le moins positif (le plus bas).

2. La-conduction a lieu lorsque le potentiel grille-

source appliqué (VGS) est dans un sens propre à rendre conducteur

le transistor et a une amplitude supérieure à une valeur donnée,-

laquelle est définie comme étant la tension de seuil (V T) du transistor. Pour rendre conducteur un transistor de type P, sa tension de grille (VG) doit être plus négative que sa tension de source (V s) d'une valeur au moins égale à la tension de seuil (V). Pour rendre conducteur un transistor de type N, sa tension de grille (V.) doit être plus positive que sa tension de source (V s) d'une valeur

au moins égale à la tension de seuil (VT).

3. Les TECGI sont bidirectionnels en ce sens que, lorsqu'un signal de validation est appliqué à l:électrode de commande, du courant peut circuler dans l'un et l'autre sens suivant le trajet

de conduction défini par la première et la deuxième électrode, c'est-

à-dire que la source et le drain sont interchangeables.

Dans la discussion suivante, un potentiel se trouvant au niveau de la terre ou à son voisinage est arbitrairement défini comme correspondant à l'état logique "0" ou "bas", tandis que tout potentiel se trouvant au niveau de +VDD ou +V, ou en son voisinage, est arbitrairement défini comme correspondant à l'état logique "1"

ou "haut".

La figure 1 représente une partie d'une mémoire dans laquelle une ligne d'adresse 201 est connectée à un circuit 203 de détection de transition, et de décodage. Le circuit 203 peut prendre de nombreuses formes différentes, mais dans le contexte de l'invention, il sera suffisant de noter que, à chaque fois que (a) la mémoire se trouve dans le mode de lecture et (b) une zone de mémoire particulière (puce) 200 a été choisie, alors,toute variation(de haut à bas ou de bas à haut) du signal porté par la ligne d'adresse 201, comme cela est présenté sur la forme d'onde A de la figure 3 pour l'instant t0, entralne la production de première (PPI) et de deuxième (PP2) impulsions de précharge, comme cela est respectivement présenté par les formes d'onde B et C de la figure 3,

sur les lignes Il et 13 respectives.

PP1 et PP2 sont produits dans les limites de 5 à 10 ns après une transition du signal d'adresse. PPl et PP2, qui autrement surviendraient ensemble, pourraient être produits simultanément,

mais, pour la facilité de la description, on supposera que PP1

est produit (à l'instant t1) avant PP2 (instant t2). En tout cas, PP1 et PP2 existent tous deux (concurremment) entre les instants t2 et t4, comme cela est présenté sur la figure 3. (PP1 et PP2 sont, dans l'exemple présenté, produits à l'intérieur du bloc 203, mais le circuit de production de ces signaux pourrait naturellement faire partie du circuit d'attaque 5.) Concurremment à la production de PP1 et PP2, la partie de décodage du circuit 203 décode l'information de changement de signal d'adresse et produit un signal de validation qui est appliqué à la ligne de mot 205 correspondante. La ligne de mot achemine le signal de validation à l'électrode de grille d'un transistor de "passage" 207 qui provoque la lecture d'une cellule de mémoire 209 sur une ligne de bit 211. Un amplificateur de lecture 213 connecté à la ligne de bit 211 amplifie le signal transporté par cette

ligne et produit sur la ligne 15 un signal de sortie désigné par DO.

Le signal DO "nouveau" qui est produit en réponse au changement d'adresse est supposé être "valable" (c'est-à-dire posséder la valeur de la lecture des bits de données) dans les limites de 30 à 35 ns après l'apparition du changement d'adresse, comme cela est présenté sur la forme d'onde D de la figure 3 (voir l'instant t4). Ainsi, la durée de 30 à 35 ns est celle qu'il faut au décodeurpour déterminer quelle ligne de mot a été choisie et pour que la donnée choisie apparaisse ensuite sur la ligne 15. Les impulsions de précharge PP1 et PP2 et le signal D0 sont appliqués au circuit d'attaque de sortie "à quatre états" 5 dont la fonction est de produire un signal à sa sortie 22 en correspondance avec le signal DO, aussi rapidement que possible (dans. les limites de 20 ns ou moins) après que le signal

D est devenu valable.

Le circuit d'attaque 5, présenté en détail sur la figure 2, comporte un étage de sortie 10, un circuit. 12 de précharge d'anticipation, et un circuit 14 servant à commander le niveau de

précharge et le passage de données.

L'étage 10 comporte un transistor Pl à "tirage vers le haut", qui est connecté par sa source à une borne 20 d'application

de puissance et, par son drain, à la borne de sortie 22, et un tran-

sistor'NI à "tirage vers le bas", qui est connecté par son drain à la borne 22 et, par sa source, à la borne 24 d'application de puissance. Le potentiel de la terre (tension nulle) est appliqué à la borne 24 et une tension VDD qui est positive par rapport au potentiel de la terre, est appliquée à la borne 20. Pi et Ni sont grands (en taille) et peuvent exciter une charge relativement grande, soit CL, qui est connectée à la borne 22 et qui, par exemple, sera supposé être principalement capacitive et d'une valeur d'environ

50 picofarads.

Le circuit 12 est constitué de transistors P2 et N2, d'un inverseur Il, et d'un réseau conformateur d'impulsions constitué d'une porte ET Gi et d'un inverseur 12. Le trajet drain-source de N2 est connecté entre la grille et le drain du transistor Pi, et le trajet souzce-drain de P2 est connecté entre la grille et le drain de Ni. L'inverseur Il est connecté en sortie à la grille de N2 et, en entrée, à la grille de P2 par un noeud recevant le signal de sortie

(VI) de la porte ET Gi à deux entrées. L'impulsion PP1, faisant fonc-

tion de signal d'anticipation, est appliquée à une entrée (entrée 1) de Gi et à l'entrée de 12, le signal de sortie de I2 étant appliqué à l'autre entrée (entrée 2) de Gi. L'ensemble de Gi et de I2 fait

foaction de réseau de conformation d'impulsions, comme cela sera -

expliqué en détail ci-après.

L'inverseur 12 est disymétrique en ce que son point de commutation est réglé de façon à être très proche de la tension VDD (le niveau "haut"). Ceci peut ttre obtenu lorsque 12 est un

inverseur complémentaire (de structure analogue à celle des inver-

seurs I4(constituéedes transistors P4 et N4) et 15 (constituéedes transistors P5 et N5) de la figure 2), dans lequel on a rendu le transistor P., qui est connecté entre la sortie d'un inverseur et le potentiel V notablement plus grand que le transistor N, qui est DD

connecté entre la sortie de l'inverseur et la terre, les deux transis-

tors étant toutefois des dispositifs relativement petits. Ainsi, 12 répond lentement-aux signaux d'entrée à transition positive et, par conséquent, son signal de sortie (qui passe de haut à bas) est retardé lorsque des signaux d'entrée à transition positive sont appliqués. Par conséquent, lorsque PPI passe de bas à haut, l'entrée 1 de GI passe à l'état haut immédiatement et l'autre entrée (entrée 2) de Gl reste à l'état haut jusqu'à ce que le signal de sortie de I2 passe de l'état haut à l'état bas. Ainsi, à chaque fois que PPl fait une transition, comme cela est représenté dans la forme d'onde B de la figure 3, une impulsion orientée négativement est produite à la sortie (VI) de Gi, comme cela est représenté par la forme d'onde E

de la figure 3.

On va maintenant montrer que, à chaque fois que le signal de sortie Vl de Gl devient négatif, la sortie 22 se charge

à un niveau prédéterminé.

Le signal Vl de transition négative est directement appliqué à la grille de P2, ce qui rend celui-ci conducteur, et à l'entrée de l'inverseur Il, dont le signal de sortie positivement orienté est alors appliqué à la grille de N2, ce qui rend celui-ci

conducteur.

Pour faciliter la discussion, on supposera que

l'impédance (ZN2) du trajet de conduction de N2 est égale à l'impé-

dance (Zig>) du trajet de conduction de P2 pour des valeurs iden-

tiques de la tension VGSY à savoir la tension grille-source. Lorsque N2 et P2 ont été rendus conducteurs, ils offrent respectivement des trajets à impédance relativement faible entre la grille et le

drain de Pl et entre la grille et le drain de NI, ce qui rend conduc-

teurs Pl et Ni.

Pl et NI, dont les grilles sont connectées via N2 et P2 à la borne de sortie 22, conduisent dans le mode à source commune et ont fonction d'entralner la tension de sortie (VO) vers des niveaux de tension compris entre VDD et le potentiel de la terre, Le niveau auquel le signal de sortie est élevé est une fonction des impédances des trajets de conduction de Pl, NI, P2 et N2 et de l'état des inverseurs I4 et I5, lesquels excitent également les

grilles de Pl et Ni.

Le niveau exact auquel la tension V0 est amenée

dépend d'une condition à choisir parmi trois possibles.

Condition 1. P2 et N2 sont rendus conducteurs alors que les transistors N4 et N5 ont été rendus conducteurs. Une telle situation se présente par exemple si le signal DO est "bas" et que PP2 n'est pas appliqué. Puisque N4 est un dispositif beaucoup plus

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grand que N5, la grille du transistor Pl est maintenue très proche de la tension nulle N2 conduisant du courant de la sortie jusque dans le drain de N4. Dans le même temps, P2 et N5 font fonction de diviseur de tension connecté entre la sortie et la terre et produisent au niveau de leur jonction le potentiel de grille de NI. Par consé-

quent; la tension grille-source V_ de Pl est notablement plus impor-

tante que la tension VGS de Ni. Pl est rendu conducteur plus forte-

ment que Nl, et la tension V0, bien qu'elle subisse un tirage vers le bas par rapport à VDD, n'est pas attirée de toute façon jusqu'à

VDD/2. Le signal de sortie correspondant à cette condition est indi-

quée par une ligne en trait interrompu désignée par I sous la forme

d'onde F de la figure 3.

Condition 2. N2 et P2 sont conducteurs tandis que les transistors P4 et P5 sont conducteurs. Cette situation se présente

par exemple si le signal DO est "haut" et que PP2 n'est pas appliqué.

Puisque le transistor P5 est beaucoup plus grand que P4, le potentiel de mise à l'état conducteur qui est appliqué à Ni est supérieur au potentiel de mise à l'état conducteur qui est appliqué à Pi. Par conséquent, Ni conduit plus lourdement que Pi. Ainsi, bien que la mise à l'état conducteur de Pl élève le potentiel V0 en direction de VDD /23 il ne l'amène pas de toute façon jusqu'à ce niveau. Cette condition est indiquée par une ligne en trait interrompu définie

par Il sur la forme d'onde F de la figure 3.

Condition 3. P2 et N2 sont conducteurs et P4 et N5 sont également conducteurs. Cette situation se présente lorsque PP2 est appliqué (transition positive). Pour une telle situation, le

signal de sortie est attiré vers VDD/2, comme cela sera discuté ci-

après. On suppose que l'impédance Z Pl du trajet source-drain de Pi est égale à l'impédance Z du trajet source-drain de Ni, pour des valeurs égales des tensions grille-source VGs. Alors, Pi

et NI ont pour fonction d'entraîner la tension de sortie (V0) exis-

tant sur la borne 22 vers la tension V DD/2

On expliquera mieux l'élévation de tension en direc-

tion de V DD/2 en prenant un exemple extrême. Ainsi, on suppose que

V0 est initialement de valeur nulle, et que P2 et N2 sont conducteurs.

En fonction des diverses tailles des transistors, Pt, dont la source se trouve a-i niveau VDD et dont la grille est connectée via N2 A uwio tension nulle au niveau de V0, est rendu conducteur et tire le signal de sortie vers le haut (en direction de VDD) j lsqu'à ce que V0 soit suffisamment positif pour rendre également conducteur NI. NI étant conducteur, V continue à s'élever, mais seulement en direction de VDD/2, puisque ZNi et ZPl font de plus en plus fonction de réseau diviseur de tension. La connection de N2 (et de P2) en asservissement de source assure en outre une mise en conduction initiale rapide de N2 et de PI, en relation avec une diminution graduelle de la conductivité. Initialement, la tension V0 étant nulle, N2 dont la grille reçoit la tension VDD depuis Il, est rendu conducteur durement, tandis que Pl,dont la grille et la source sont à une tensin nulles ne conduit pas. Toutefois, lorsque V0 s'élève en direction de VDD, N2 conduit moins et P2 conduit plus, tandis que, en outre, un courant

est fourni par les inverseurs I4 et I5 jusqu'à ce qu'un état d'équi-

libre soit atteint. Ainsi, si V0 se trouve à une valeur nulle avant la mise en conduction de PI et NI, la tension V0 est attirée vers VDD/2, comme le montre la forme d'onde F de la figure 3. D'autre part, si V0 se trouve au niveau VDD avant la mise en conduction de

Pj et Ni, la tension V0 est attirée vers le bas en direction de VDD /2.

L'effet d'asservissement de source de N2 et P2 assure que, si un état "haut" est présent avant la mise en conduction de Pl et Nl, la tension V0 peut être ramenée à un niveau commandé qui est proche de VDD/2 (pour ZN Zp et ZN2 Zp2), tandis que, si un état "bas" est présent avant la mise en conduction de P1 et Nl, la tension V0 s'élève jusqu'à un aiveau proche de VDD /2. (Le niveau auquel la sortie est préchargée peut être autre que le voisinage de VDD/2 selon la structure de Pl et Nl. Toutefois, pour la facilité de l'illustration, on a choisi VDD/2 comme point de transition de niveau

logique de sortie).

Il est donc évident que, à chaque fois qu'un change-

ment d'adresse se produit, une impulsion d'anticipation PPl est produite, laquelle amène une précharge de la sortie du circuit 5 en direction de niveaux de tension approchant VDD/2 dès avant l'arrivée d'un signal de données "nouveau". Ceci amène une réponse plus rapide relativement à la propagation de signaux]5 dans le

circuit de sortie.

Bien que la précharge de la sortie à des niveaux

voisins de VDD 12 amène ordinairement une réponse rapide correspon-

dant à une charge de niveau de données, il n'est pas nécessaire

d'approcher ce niveau de près pour tirer avantage de l'invention.

D'abord, si les données ne changent pas, il est avantageux que le signal de sortie n'approche pas du niveau "indéterminé" V DD/2 de DD

trop près, mais reste écarté de VDD /2 d'une marge de tension conve-

nable. En second lieu, la consommation dynamique de puissance est réduite dans les cas o la tension de sortie ne varie pas, ou bien o 1 dispositif non conducteur n'est pas rendu conducteur trop fortement. Enfin, la synchronisation de l'impalsion PP1 de précharge

est rendue moin cruciale si l'impédance de conduction des transis-

tors N2 et P2 préchargés est telle qu'un signal de changement de données puisse encore se propager dans les inverseurs I4 et I5 afin de changer le niveau de sortie, même si l'impulsion de précharge PP1 maintient encore N2 et P2 dans l'état conducteur. Un avantage de vitesse net (voir le temps économisé AT sur la forme d'onde M de la figure 3) est obtenu aussi longtemps que le niveau de sortie

est chargé par l'impulsion de précharge d'anticipation PP1 en direc-

tion d'un niveau intermédiaire, méme en l'absence de la deuxième

impulsion de précharge PP2.

Le circuit 14 comporte un premier trajet l4a de commande de signal permettant de délivrer un signal à partir des lignes 13 et 15 à l'électrode de commande Pl, et un deuxième trajet 14b de commande de signal permettant de délivrer un signal à partir des lignes 13 et 15 à l'électrode de commande de N1. Le trajet 14a comporte une porte NI, appelée G2, à deux entrées, dont le signal de sortie V2 est appliqué à l'entrée de l'inverseur I4 dont le signal de sortie V4 est appliqué à l'électrode de grille de Pl. Le trajet 14b comprend l'inverseur 13, dont le signal de sortie VI3 est appliqué

à l'une des entrées d'une porte ET, appelée G3, dont le signal de sor-

tie V3 est appliqué è l'entrée de l'inverseur I5, dont le signal de

sortie V5 est appliqué à l'électrode de grille de Nl.

Le signal DO est appliqué aux entrées (1) des portes G2 et G3, tandis que le signal PP2 présent sur la ligne 13 il

est appliqué à l'entrée (2) de G2 et à l'entrée de 13.

Le trajet 14a est de préférence conçu pour assurer qu'un signal tendant à rendre conducteur le transistor Pi se propage très rapidement par G2 et I4 au prix que le signal qui tend à rendre non conducteur le transistor PI se propage plus lentement. De même, le trajet 14b est de préférence conçu pour assurer qu'un signal tendant à rendre conducteur Ni se propage très rapidement par G3 et I4, tandis qu'un signal tendant à rendre non conducteur Ni

se propage plus lentement.

On obtient un tel effet en décalant (ou en rendant

asymétrique) le point de commutation de G2, G3, I4 et 15.

Les inverseurs 14 et I5 sont.des inverseurs complé-

mentaires, chaque inverseur comprenant un transistor à effet de champ à grille isolée (TECGI) de conductivité P dont le trajet de conduction est connecté en série avec le trajet de conduction d'un TECGI de conductivité N. entre le potentiel VDD et le potentiel de la terre. Les grilles des deux TECGI sont connectées en commun à l'entrée de l'inverseur, et les drains des deux TECGI sont connectés

en commun à la sortie de l'inverseur.

La forme de la courbe de transfert et, par conséquent, le point de commutation d'un inverseur complémentaire dépendent entre autres choses des caractéristiques et des impédances des transistors N et P formant cet inverseur. L'impédance Z de chaque transistor est elle-même fonction du rapport de la longueur L de son canal à la largeur W de son canal (soit Z = f (L/W)). On peut donc commander

le point de commutation des inverseurs en choisissant de façon appro-

priée les rapports W/L des TECGI formant les inverseurs; ceci suppose que les autres paramètres des TECGI, à savoir les tensions de seuil,

les épaisseurs d'oxydeet les niveaux de dopage, etc., soient les mêmes.

En rendant P4 plus petit que N4, on place le point de commutation (ou de déclenchement) de I4 plus près du potentiel de la terre (mais au-dessus du potentiel de seuil VT de N4). Ainsi, un signal à transition positive présent à l'entrée de 14 fait que la tension de sortie V4 passe rapidement à l'état "bas", tandis qu'un signal négativement orienté (c'est-à-dire passant de la tension VDD au potentiel de la terre) présentant la même pente atteint le point de commutation en un tuts relativement plus long. De même,, une fois le point da commutation atteint, il faut plus longtemps pour que la capacité présente à la sortie de P4 se charge, puisqu'il s'agit d'un petit dispositif (c'est-à-dire à impédance élevée) que cela n'est nécessaire pour que la capacité du transistor N4 (un dispositif beaucoup plus grand) ne se décharge à la terre. Ainsi, la tension V4 s'élève vers le niveau "haut" relativement lentement (par comparaison à la retombée plus rapide vers le niveau "bas'\ Relativement à 15, on fait de préférence que P5 soit plus grand que N5. Ceci fixe le point de commutation de 15 plus près de VDD, si bien que la tension V5 passe rapidement au niveau "haut" et lentement au niveau "bas", d'une manière analogue à ce

qui a été décrit pour 14.

En ce qui concerne G2 et G3, on suppose que G2 est une porte NI complémentaire à deux entrées constituée de deux transistors P connectés en série entre la tension VDD et la tension de sortie de grille et de deux transistors N connectés en parallèle entre la sortie de grille et la terre. Les transistors P de G2

sont plus grands que ses transistors N. Ainsi, le point de commuta-

tion de G2 est fixé à une valeur proche de VDO, si bien que sa

tension de sortie G2 passe rapidement dans l'état "haut" et lente-

ment dans l'état "bas".

On suppose que G3 est une porte ET complémentaire

à deux entrées constituée de deux transistors P connectés en paral-

lèle-entre la tension VDD et le potentiel de sortie de grille, et de deux transistors N connectés en série entre la sortie de grille et la terre. Les transistors N de G3 sont plus grands que ses transistors P. Ainsi, le point de commutation de G3 est fixé à une valeur proche du potentiel de la terre, si bien que sa tension de sortie V3 passe rapidement à l'état "bas" et lentement à l'état

"haut".

En raison de l'existence de trajets de propagation de signal disymétriques par les blocs 14a et 14b de la figure 2, il est possible d'appliquer unedeuxième impulsion de précharge PP2 permettant d'améliorer la "lenteur de propagation des signaux" et, de plus, d'améliorer la réponse de sortie pour les changements de données. Une telle approche est plus efficace lorsque les instants d'arrivée des données nouvelles sont connus avec précision, comme

c'est le cas pour un système de transfert de données à verrouillage.

On note encore que le circuit de la figure 4 (qui repose sur l'appli-

cation de l'impulsion de précharge PPI aux étages I4 et I5) cons-

titue une approche avantageuse lorsque PP1 chevauche l'impulsion de données tout en permettant que celle-ci se propage, même si PP1 est au niveau 'naut"l et tend à maintenir l'entrée et la sortie de 14 et I5 à un niveau intermédiaire. On va maintenant expliquer le

fonctionnement de ce circuit d'accélération utilisant PP2 en suppo-

sant que PP2 effectue une transition positive (à l'instant t2) après que PP2 (à l'instant t1) a fait une transition positive, comme cela est recpectivement présenté sur les formes d'onde C et B de

la figure 3.

On rappelle que, après que PP1 a passé à l'état "haut", V1 passe à l'état "bas", N2 et P2 sont (et restent) dans l'état conducteur, et NI et P1 sont également conducteurs, ce qui entratne la tension V0 vers des niveaux de tension intermédiaires appropriés

plus proches de VDD/2.

Lorsque PP2 prend le niveau positif, le signal de sortie V2 de la porte NI G2 est entrainé vers le niveau "bas", comme cela est indiqué sur la forme d'onde G entre les instants t2 et t3, et la sortie de I4 est amenée à un potentiel se rapprochant du niveau "haut". Toutefois, comme cela a été discuté ci-dessus, P4 est rendu conducteur lentement et V4 s'élève vers VDD lentement (voir la forme d'onde I après l'instant t3). Ceci assure que PI est en mesure d'élever VO en direction de VDD/2 avant que l'effet de P4 ne soit ressenti. Concurremment, PP2 devenant positif, la tension de sortie de I3 passe au niveau 'bas", si bien que V3 s'élève lentement vers VDD, comme cela est indiqué sur la forme d'onde H de la figure 3 entre les instants t2 et t3, et, comme cela a été discuté ci- dessus, N5 est rendu lentement conducteur. Ceci assure que N1 est en mesure

d'abaisser V0 vers VDD/2 avant que l'effet de N5 ne soit ressenti.

La mise en conduction de P4 fait que V4 et, par conséquent, la tension VGp1 existant à la grille de Pl augmentent au-dessus de VDD/2> tandis que la mise en conduction de N5 fait que V5 et, par conséquent, la tension VGN1 existant à la grille de NI diminuent au-dessous de

VDD/2 J de F3. Par conséquent, la conduction par Pl et Ni diminue.

Toutefois, on note que Pl et Ni ont déjà élevé la tension VO jusqu'à VDD/2 ou une valeur proche de celle-ci. De plus, bien que la mise DD en conduction de P4 et de N5 diminue la conductivité de Pl et Ni,

l'élévation de V0 vers VDD/2 est maintenue.

Lorsque P4 et N5 sont conducteurs, il existe un trajet de conduction entre le potentiel VDD et le potentiel de la

terre qui passe par les trajets de conduction de P4, N2, P2 et NS.

Le trajet de conduction de P4 présente une certaine impédance entre le point d'application de VDD et la grille de Pl. Le trajet de conduction de N2 offre une certaine impédance entre la grille de P1 et le point de sortie 22. Le trajet de conduction de P2 offre une certaine impédance entre le point de sortie 22 et la grille de N1, et le trajet de conduction de N5 offre une certaine impédance

entre la grille de Ni et la terre.

On suppose que les tailles relatives P4, N5, P2 et

N2 sont telles que, lorsque tous quatre sont conducteur, l'impé-

dance ZP4 du trajet de conduction P4 est approximativement égale P

à l'impédance ZN5 du trajet de conduction de N5 et que ces impé-

dances sont considérablement plus élevées que ZN2 qui est approxi-

mativement égal à ZP2' Puisque Zp4 et ZN5 sont des impédances relativement fortes, le trajet de conduction comprenant P4, N2, P2 et N5 offre une forte impédance et une faible dissipation d'énergie. Puisque l'impédance Zp4 + ZN2 est approximativement égale à ZP2 + ZN5 V0 continue d'être entraîné vers VDD /2, ou d'être maintenu à cette valeur. De plus, par un simple effet diviseur, alors que V0 se déplace vers VDD/2, la tension V4, qui est égale à la tension VGP1 appliquée

à la grille de Pl, est entraînée vers une valeur quelque peu supé-

rieure à VDD/2 ou est maintenue à cette valeur, et la tension VS, qui est égale à la tension VGN1 appliquée à la grille de Ni, est entraînée vers une valeur quelque peu inférieure à VDD/2 ou est maintenue à cette valeur, comme cela est respectivement présenté

après l'instant t3 sur les formes d'onde F, I et J de la figure 3.

Par conséquent, en réponse à une transition posi-

tive de PP1 à l'instant tl, Pl et NI deviennent conducteurs et entraînent rapidement la tension VO en direction de VDD /2. Ensuite, en réponse à une transition positive de PP2 à l'instant t2, I4 et I5 sont excités de manière à réduire le niveau de conduction existant dans Pl et Nli tandis que, dans le même temps, il est assuré que la tension V0 continue de se déplacer vers VDD/2, les grilles de Pl et

Nl étant maintenues à des potentiels proches de V DD/2.

Par cette diminution de la conductivité de Pl et Ni, il est plus facile, lorsque le signal de données est appliqué, de rendre non conducteur le dispositif non choisi. De la même manière, en maintenant le potentiel VGPî légèrement au-dessus de V /2, il plus facile de réaliser une mise en non-conduction ou une mise en

conduction rapidement. De même, en maintenant VGN1 légèrement au-

dessous de VDD/2, il est plus facile de réaliser une mise en

non-conduction ou une mise en conduction rapidement.

On va maintenant examiner le fonctionnement du

circuit dans le cas o le signal DO devient "valable" (à l'instant t4).

On suppose que, lorsque le signal DO devient"valable" et passe au niveau "haut", Vl passe (ou vient juste de passer) au niveau "haut" et PP2 passe (ou vient juste de passer) au niveau "bas". Lorsque Vl passe au niveau "haut", P2 et N2 sont rendus non conducteurs. En raison des capacités existant aux noeuds juste avant que le signal DO ne passe au niveau "haut", les tensions relatives aux divers modes restent telles que cela a été discuté ci-dessus et telles que cela est présenté sur la figure 3 pour l'instant t4. Le fait que le signal DO passe au niveau "haut" fait que le signal de sortie de la porte G3, qui est asymétrique pour répondre rapidement aux signaux à transition positive, passe à un niveau "bas" très rapidement. L'inverseur 15,

qui est asymétrique pour répondre rapidement aux signaux à transi-

tion négative commute très rapidement, le transistor PS étant forte-

ment rendu conducteur et entraînant VGN1, qui se trouvait légèrement audessous de VDD/2, vers VDD' Concurremment, Pl est rendu conducteur, puisque VGp1 est entraîné vers VDD par P4. Ainsi, Nl, qui est rendu conducteur de façon forte,peut rapidement ramener la borne 22 au

potentiel de la terre.

Le signal de sortie DO étant au biveau"haut", la tension de sortie de G2 reste au niveau "bas" (comme lorsque PP2

était présent) et la tension de sortie de I4 reste au niveau "haut".

Ona aote qu'il n'existe pas de retard dO à la nécessité de faire

commuter quelque élément que ce soit. Le transistor N2 étant conduc-

teur, P4 continue de charger la grille de P1 (qui se trouvait légè-

rement au-dessus de VDD/2) en direction de VDD, le transistor étant

rapidement rendu non conducteur.

Ainsi, Ni. P2 et Pl, N2, qui avaient préchargé le point de sortie 22, P4 et N5 qui avaient préchargé les grilles de P1 et Ni, et les trajets "asymétriques" ou "à rapports différents" permettent de propager le signal de données très rapidement à

travers le circuit et d'amener rapidement un signal de sortie stable.

La vitesse à laquelle V0 est amené à l'état stable par comparaison avec un circuit classique ne préchargeant pas la sortie, et, ou bien, des noeuds internes du circuit, et, ou bien, comportant des trajets de propagation de signal asymétriques, est indiquée par la forme

d'onde F de la figure 3.

Lorsque le nouveau signal DO est au niveau "bas", le fonctionnement du circuit est l'exact complément de ce qui vient d'être décrit. Le fait que le signal DO soit de niveau'"ba's"et que PP2 soit de niveau"bad'entratne la tension V2 à prendre un niveau "haut" et la tension V4 à prendre un niveau "bas". Puisque G2 et 14 sont disymétriques pour répondre rapidement à ces signaux et, puisque VGp1 et V0 sont charges aux niveaux indiqués ci-dessus,

Pl est rendu conducteur très rapidement et amène V0 jusqu'à VDD.

concurremment, lorsque le signal DO est au niveau "bas", la tension

de sortie V3 reste au niveau "haut" et, lorsque P2 est rendu conduc-

teur, N5 tire rapidement et facilement la grille de Ni vers le potentiel de la terre en rendant Ni non conducteur de façon rapide et en amenant P1 à tirer la tension V0 vers VDD sans dissipation

inutile d'énergie.

Il est évident que, dans l'état stationnaire o PP2 et V1 sont au niveau "bas", la valeur du signal DO présent sur la ligne 15 détermine lequel de Pl et Ni est rendu conducteur. Ceci définit deux états de sortie binaires pour le circuit 5. Lorsque PFP2 est au niveau'"haut", ou à chaque fois qu'un signal positif est appliqué à la ligne 13, et que Vi est au niveau bas, P1 et N1 sont rendus non conducteurs quelle soit la valeur du signal présent sur la ligne 15. Ceci définit un troisième état lorsque la sortie est virtuellement"flottante", puisqu'elle n'est pas étroitement couplée à un quelconque niveau de potentiel et peut pratiquement prendre n'importe quelle valeur entre la tention nulle et le

potentiel VDD.

Enfin, à chaque fois qu'il existe une transition positive sur la ligne 11, P2 et N2 sont rendus conducteurs et le point de sortie 22 est chargé à une valeur comprise entre V D et

le potentiel nul (que PP2 soit au niveau haut ou au niveau bas).

Ceci définit un quatrième état à la sortie. Ainsi, le circuit de précharge d'anticipation 12 peut être considéré comme un circuit permettant de rendre momentanément conducteurs le transistor à tirage vers le haut (Pl) et le transistor à tirage vers le bas (Nl) d'un circuit à trois états qui prépositionne la sortie du circuit à trois états sur un niveau de tension compris entre le niveau "haut" et le niveau "bas" de tension auxquels la

sortie est amenée lorsqu'un signal de données est présent.

Le circuit de la figure 2, tel qu'il est représenté ou modifié sur la figure 4, peut être mis en service de telle

manière que la sortie soit chargée au voisinage du point médian.

Ceci constitue un mode préféré de fonctionnement du circuit lorsque l'on connait exactement à quel moment le signal DO est appliqué

au circuit par rapport à la production des impulsions de précharge.

Toutefois, lorsque l'instant exact d'application

du signal DO n'est pas connu, il peut être préférable de faire fonc-

tionner le circuit en l'absence d'une impulsion PP2 ou avec une impul-

sion PP2 très courte. L'impulsion PPl entraînera encore une certaine précharge de la sortie et des grilles de Pl et NM. Bien que le degré de précharge ne soit pas le même que dans le cas o PP2 est utilisé, l'invention continue d'être avantageuse. Un important facteur intervenant dans le degré auquel la sortie et les grilles de Pl et Nl se chargent dépend du rapport des impédances de N2 et P2

l'une par rapport à l'autre et par rapport aux impédances des tran-

sistors appartenant à 14 et 15. Tout ceci peut naturellement être

modifié pour fixer la gamme des niveaux de précharge voulus.

* Il est possible de modifier le circuit de la figure 2 selon la figure 4. Le trajet de conduction d'un transistor P41.est

connecté entre l'entrée et la sortie de 14, et le trajet de conduc-

tion d'un transistor N51 est connecté entre l'entrée et la sortie de l'inverseur 15. L'électrode de grille de P4 est connectée à la

sortie de Gl et l'électrode de grille de N51 est connectée à la sor-

tie de Il. Par conséquent, à chaque fois que Vl passe à un niveau"bas" P41 et N51 sont rendus conducteurs et les inverseurs 14 et 15 sont entraînés vers leur point de commutation, si bien que leur réponse

au signal Dû survenant après le conditionnement du circuit est extré-

mement rapide.

Bien entendu, l'homme de l'art sera en mesure d'ima-

giner, à partir des circuits dont la description vient d'être donnée

à titre simplement illustratif et nullement limitatif, diverses

variantes et modification ne sortant pas du cadre de l'invention.

Claims (6)

R E V E N D I C A T I 0 N S

1 - Circuit d'attaque (5, figure 2) auquel est appliqué un signal d'entrée de données (DO) à valeur binaire (0, 1), et dans lequel un trajet de conduction (source-drain) d'un premier transistor (Pl) à tirage vers le haut est connecté entre une première borne (20) d'application de tension et un point de sortie (22), et un trajet de conduction (source- drain) d'un deuxième transistor (Nl) à tirage vers le bas est connecté entre le point de sortie et une deuxième borne (24) d'application de tension, le circuit comprenant en outre un premier moyen permettant de rendre conducteur l'un (Pl) des premier et deuxième transistors et de rendre non conducteur l'autre (Nl) des premier et deuxième transistors en réponse à une

valeur (0) dudit signal d'entrée et permettant de rendre non conduc-

teur ledit transistor premier cité et de rendre conducteur ledit autre transistor en réponse à l'autre valeur (1) du signal d'entrée, un deuxième signal, de commande, (PP1) étant appliqué au circuit pour indiquer qu'un nouveau signal de données est sur le point d'être appliqué au circuit, le circuit étant caractérisé en ce qu'il comprend un moyen de précharge qui répond audit deuxième signal de commande en commandant la conduction dans lesdits trajets de conduction des transistors afin de précharger le point de sortie à une tension de valeur comprise entre les tensions appliquées à la première et à la deuxième borne, ledit moyen de précharge comportant

un moyen normalement non conducteur (N2, P2, Il) connecté aux élec-

trodes de commande du premier et du deuxième transistor afin de rendre conducteurs momentanément les premier et deuxième transistors et de charger le point de sortie jusqu'à ladite tension comprise entre les tensions appliquées à la première et à la deuxième borne

lorsque ledit deuxième signal de commande apparaît.

2 - Circuit selon la revendication 1, caractérisé en ce que ledit premier moyen comporte un dispositif d'entrée de signaux (13, 15) et comporte également un premier trajet (14a) de propagation de signal connecté entre ledit dispositif d'entrée de signaux et l'électrode de commande du premier transistor, et un deuxième trajet (14b) de propagation de signal connecté entre ledit dispositif d'entrée de signaux et l'électrode de commande du deuxième

transistor, en ce que ledit moyen de précharge normalement non conduc-

teur comporte un troisième et un quatrième transistor (N2, P2), cha-

cun des troisième et quatrième transistors possédant une première et une deuxième électrode définissant les extrémités d'un trajet de conduction,1 ainsi qu'une électrode de commande, en ce que le trajet

de conduction du troisième transistor est connecté entre l'élec-

trode de commande du premier transistor et le point de sortie, et en ce que le trajet de conduction du quatrième transistor est connecté entre l'électrode de commande du deuxième transistor et le point de sortie. 3 Circuit selon la revendication 2, caractérisé en ce que ledit moyen de précharge normalement non conducteur comporte une borne (11) d'entrée de signal à laquelle ledit deuxième signal

de commande (PP1) est appliqué, et un réseau conformateur d'impul-

sions (Cl, I2) dont une entrée est connectée de façon à recevoir ledit deuxième signal et dont une sortie est connectée aux électrodes de commande des troisième et quatrième transistors afin de rendre tous deux conducteurs ou non conducteurs le troisième et le quatrième

transistor en réponse à la réception dudit deuxième signal.

4 - Circuit selon la revendication 3 ou 4, caracté-

risé en ce que le premier trajet de propagation de signal comporte un premier inverseur (I4) dont une entrée est connectée audit

dispositif d'entrée de signaux et une sortie est connectée à l'élec-

trode de commande du premier transistor, en ce que le deuxième trajet de propagation de signal comporte un deuxième inverseur (15) dont une entrée est connectée audit dispositif d'entrée de signaux et dont une sortie est connectée à l'électrode de commande du deuxième transistor, et en ce que le point de commutation de chacun des premier et deuxième inverseurs est décalé dans un sens propre à permettre la mise à l'état conducteur rapide des premier

et deuxième transistors et la mise à l'état non conducteur relati-

vement lente des premier et deuxième transistors, en réponse à l'appli-

cation d'un signal à l'entrée de chacun des premier et deuxième

inverseurs respectifs.

- Circuit selon la revendication 4, caractérisé en ce que les premier et quatrième transistors (Pl, P2) sont d'un type de conductivité (P) et les deuxième et troisième transistors

(Nl, N2) sont du type de conductivité (N) opposé au type de conduc-

tivité cité en premier; en ce que les premier et deuxième inverseurs sont des inverseurs complémentaires, chacun étant constitué d'un transistor (P4, P5) dudit premier type de conductivité (P) et d'un autre transistor (N4, N5) du type opposé de conductivité (N), en ce que ledit transistor (P4) cité en premier du premier inverseur est plus petit que ledit autre transistor (N4) du premier inverseur et a une impédance notablement plus grande que celle dudit autre transistor, et en ce que ledit transistor (P5) cité en premier du deuxième inverseur est plus grand que ledit autre transistor (N5) du deuxième inverseur et a une impédance notablement plus faible

que celle dudit autre transistor.

6 - Cirduit selon la revendication 4 ou 5, caracté-

risé en ce que le dispositif d'entrée est conçu pour recevoir le signal d'entrée de données ainsi qu'un troisième signal (PP2), en ce que le premier trajet de propagation de signal comporte une première porte logique (G2) qui applique à l'entrée dudit premier inverseur un signal en fonction des valeurs des signaux appliqués audit dispositif d'entrée, et en ce-que le deuxième trajet de propagation de signal comporte une deuxième porte logique (G3, I3) qui applique au deuxième inverseur un signal en fonction dudit

signal d'entrée de données et du complément dudit troisième signal.

7 - Mémoire incorporant le circuit d'attaque

de la revendication 1, dans laquelle ledit signal d'entrée de don-

nées doit être propagé par l'intermédiaire du circuit d'attaque, et à laquelle sont appliqués un deuxième signal de commande et un troisième signal de commande (PP2) avant l'application dudit signal d'entrée de données, la mémoire étant caractériséeen ce que ledit premier moyen répond au signal d'entrée de données et à l'absence dudit deuxième signal en rendant conducteur l'un et non conducteur l'autre des premier et deuxième transistors en fonction de la valeur binaire du signal d'entrée de données, et répond à la présence du troisième signal de commande en rendant non conducteurs le premier et le deuxième transistor, si bien que le moyen de précharge, en

répondant au deuxième signal de commande par mise en conduction momen-

tanée des premier et deuxième transistors, charge ledit point de sortie au niveau compris entre les tensions appliquées à la première et à la deuxième borne avant l'application d'un signal dérivant dudit signal d'entrée de données à l'électrode de commande de l'un

et l'autre des premier et deuxième transistors.

8 - Mémoire selon la revendication 7, caractérisée en ce que ledit moyen de précharge comporte un troisième et un quatrième transistor (N2, P2), en ce que le trajet de conduction

du troisième transistor (N2) est connecté entre l'électrode de com-

mande du premier transistor et le point de sortie, en ce que le trajet de conduction du quatrième transistor (P2) est connecté entre l'électrode de commande du deuxième transistor et le point de sortie, et en ce que ledit moyen de précharge comporte en outre un réseau conformateur d'impulsions (Gl, 12) qui répond au deuxième signal de commande (PP1) en rendant conducteurs le troisième et le quatrième transistor sur la base d'un état donné du deuxième signal de commande. 9 - Mémoire selon la revendication 8, caractérisée en ce que les premier, deuxième, troisième et quatrième transistors sont des transistors à effet de champ à grille isolée, le premier et le quatrième transistor étant d'un certain type de conductivité (N)

et le deuxième et le troisième transistor étant d'un type de conduc-

tivité (P) qui est opposé au type de conductivité cité en premier,

et en ce que les troisième et quatrième transistors conduisent sui-

vant le mode d'asservissement de source lorsqu'ils ont été mis dans

l'état de conduction.

- Mémoire selon la revendication 7, 8 ou 9, caractérisée en ce que ledit premier moyen comporte un premier trajet (14a) de propagation de signal dont une sortie est connectée à l'électrode de commande du premier transistor, ledit premier trajet recevant d'un dispositif d'entrée ledit signal d'entrée de données et ledit troisième signal de commande, et un deuxième trajet (14b) de propagation de signal dont une sortie est connectée à l'électrode de

commande du deuxième transistor, le deuxième trajet recevant du dispo-

sitif d'entrée ledit signal d'entrée de données et le complément du troisième signal de commande, et en ce que chacun des premier

et deuxième trajets propage (a) un signal qai tend à rendre conduc-

teurs le premier et le deuxième transistor plus rapidement que (b) un signal tendant d rendre non conducteur ledit transistor associé.