ES2336558T3 - Sistema y metodo para la reconfiguracion en el tiempo de funcionamiento. - Google Patents
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Abstract
Un sistema de procesamiento digital de señales re-configurable, que comprende: un convertidor de serie a paralelo (4) que comprende al menos un bloque de retardo (5) y al menos un bloque de decimación (2) dispuesto para convertir una primera señal serie (x(n)) con una primera tasa de muestreo en una multiplicidad (L) de señales de subbandas en paralelo con una segunda tasa de muestreo, en el que la segunda tasa de muestreo es menor o igual que la primera tasa de muestreo; bloques de procesamiento (PB0, PB1, PBL-1) dispuestos para procesar las señales de las subbandas para producir señales procesadas; un controlador de configuración (1) dispuesto para modificar el factor de decimación (M) de cada uno de los bloques de decimación y para cargar una configuración dentro de la memoria (MEM) de un bloque de procesamien-to; un convertidor de serie a paralelo (6) que comprende al menos un bloque de expansión (3), dispuesto el convertidor de paralelo a serie para recuperar a partir de las señales procesadas una segunda señal serie (y(n)) con una tasa de muestreo sustancialmente igual a la primera tasa de muestreo; en el que en la operación normal del tiempo de funcionamiento el factor de decimación (M) de cada uno de los bloques de decimación (2) es igual al número (L) de señales de subbandas y cuando se requiere la reconfiguración en el tiempo de funcionamiento el controlador de configuración se dispone a disminuir el factor de decimación de modo que aumenta la segunda tasa de muestreo; cargar la configuración dentro de la memoria de un bloque de procesamiento; y aumentar el factor de decimación de nuevo para que sea igual que el número de señales de subbandas.
Description
Sistema y método para la reconfiguración en el
tiempo de funcionamiento.
La presente invención se refiere a un sistema y
un método para la reconfiguración en el tiempo de funcionamiento de
los sistemas de procesamiento digital de señales (DSP).
El concepto básico de un procesamiento
re-configurable existe desde hace bastante tiempo.
Por ejemplo, incluso los procesadores de propósito general usan
algunas de las ideas básicas, tales como la reutilización de
componentes de cálculo para cálculos independientes y el uso de
multiplexores para controlar el encaminamiento entre estos
componentes. Sin embargo, el término "procesamiento
re-configurable" como se usa en las
investigaciones actuales se refiere a sistemas que incorporan
alguna forma de posibilidad de programación del hardware, adaptando
la forma de utilización del hardware utilizando varios puntos de
control físicos. Estos puntos de control pueden cambiarse a
continuación periódicamente para ejecutar diferentes aplicaciones
usando el mismo hardware.
El uso de arquitecturas
re-configurables está obteniendo un papel importante
en plataformas de diseño de un sistema sobre un chip. Aplicando una
arquitectura re-configurable para implementar no
sólo los intensos cálculos de flujos de datos sino que también la
computación orientada al control o la computación basada en el flujo
de datos (por ejemplo, el encaminamiento, arrastre e intercalado de
los datos) es un enfoque que promete. Sin embargo, la mayor parte
del trabajo hasta la fecha se ha centrado en el software de las
estaciones base de radio, que no tienen las restricciones de tamaño
y potencia de los terminales móviles. Hay aún una necesidad de
desarrollar sistemas en los que puedan soportarse las tecnologías de
Software de Radio Definido (SDR) sobre un terminal móvil.
La reconfiguración en el tiempo de
funcionamiento puede definirse como una reconfiguración en línea de
un sistema de procesamiento de señales en tiempo real sin la
necesidad de desactivar el sistema durante el proceso de
reconfiguración. Para conseguir esto, se requiere un grado de
flexibilidad en la arquitectura para permitir que partes del
sistema se reconfiguren mientras que otras partes continúan
funcionando.
Los sistemas de la técnica anterior que usan la
reconfiguración en el tiempo de funcionamiento consisten básicamente
en dos bloques de procesamiento 11, 12 que realizan las operaciones
de procesamiento de señal (véase la figura 3). Estos bloques de
procesamiento 11, 12 pueden ser bloques de grano fino (a nivel de
bit), bloques de grano grueso o una cadena de bloques que realizan
algoritmos sucesivos como en la capa física de un sistema de
comunicaciones. Tales sistemas también tienen un controlador de
configuración 14 que selecciona la configuración requerida
almacenada en una memoria de configuración 15 y también controla
multiplexores o conmutadores 9, 10 que determinan qué bloque de
procesamiento procesa la señal y que bloque de procesamiento se
configura cargando una nueva configuración dentro de la memoria del
bloque de procesamiento 13.
En tales sistemas de la técnica anterior, sólo
uno de los bloques de procesamiento está activo durante las
operaciones normales, mientras que el otro bloque de procesamiento
se configura con la nueva configuración que representa un
actualización/mejora del software o un modo de funcionamiento
diferente, por ejemplo, para adaptarse a otro sistema de
comunicaciones normalizado.
Esta redundancia en los bloques de procesamiento
durante el normal funcionamiento no es el uso más eficaz de los
recursos. Por ejemplo, la tasa de procesamiento es mayor que la
necesaria y por lo tanto el consumo de energía es mayor que el
necesario. Por consiguiente, hay una necesidad de un sistema de
reconfiguración en el tiempo de funcionamiento con una cantidad
mínima de redundancia en el sistema y un consumo reducido de
potencia.
El documento US4918637A describe un filtro
multi-canal de decimación/interpolación.
De acuerdo con la presente invención se
proporciona un sistema de procesamiento digital de señales
re-configurable que comprende:
un convertidor de serie a paralelo que comprende
al menos un bloque de retardo y al menos un bloque de decimación
dispuesto para convertir una primera señal serie con una primera
tasa de muestreo a una multiplicidad de señales de subbandas en
paralelo con una segunda tasa de muestreo, en el que la segunda tasa
de muestreo es menor o igual que la primera tasa de muestreo;
unos bloques de procesamiento dispuestos para
procesar las señales de las subbandas para producir señales
procesadas;
un controlador de configuración dispuesto para
modificar el factor de decimación de cada bloque de decimación y
parar cargar una configuración en la memoria del bloque de
procesamiento;
un convertidor de paralelo a serie que comprende
al menos un bloque de expansión, dispuesto el convertidor de
paralelo a serie para recuperar a partir de las señales procesadas
una segunda señal serie con una tasa de muestreo sustancialmente
igual a la primera tasa de muestreo;
\newpage
en el que, en la operación en el tiempo de
funcionamiento el factor de decimación de cada uno de los bloques
de decimación es igual al número de señales de subbandas y cuando se
requiere la re-configuración durante el tiempo de
funcionamiento el controlador de configuración se dispone para
disminuir el factor de decimación de modo que la segunda tasa de
muestreo aumenta; carga la configuración en la memoria del bloque de
procesamiento; y disminuye el factor de decimación de nuevo para
que sea igual al número de señales de subbandas.
De acuerdo con la presente invención también se
proporciona un método de procesar una señal digital en un sistema
de procesamiento digital re-configurable,
comprendiendo el método las etapas de:
convertir de serie a paralelo una primera señal
serie con una primera tasa de muestreo a una multiplicidad de
señales de subbandas en paralelo con una segunda tasa de muestreo,
por medio de un convertidor de serie a paralelo que comprende al
menos un bloque de retardo y al menos un bloque de decimación, en el
que la segunda tasa de muestreo es menor o igual que la primera
tasa de muestreo;
procesar las señales de subbandas para producir
las señales procesadas, por medio de bloques de procesamiento;
convertir de paralelo a serie las señales
procesadas para recuperar una segunda señal serie con una tasa de
muestreo sustancialmente igual que la primera tasa de muestreo a
partir de las señales procesadas;
en el que, en la operación normal en el tiempo
de funcionamiento el factor de decimación de cada bloque de
decimación es igual que el número de señales de subbandas y cuando
se requiere la reconfiguración durante el tiempo de funcionamiento
el método comprende además las etapas de:
disminuir el factor de decimación del bloque de
decimación de modo que aumenta la segunda tasa de muestreo, por
medio de un controlador de configuración;
cargar una configuración en la memoria del
bloque de procesamiento por medio del controlador de
configuración;
aumentar de nuevo el factor de decimación para
que sea igual al número de señales de subbandas, por medio del
controlador de configuración.
Ahora se describirán ejemplos de la presente
invención con referencia a los dibujos adjuntos, en los que:
la Figura 1 muestra un sistema
re-configurable de acuerdo con un ejemplo de la
presente invención;
la Figura 2 es un diagrama de un ejemplo de
decimador de orden M y un ejemplo de expansor de orden M para
M = 3, los principios de los cuales se usan en la presente invención;
M = 3, los principios de los cuales se usan en la presente invención;
la Figura 3 muestra un sistema general
re-configurable de la técnica anterior;
la Figura 4 muestra un transmisor de OFDM
re-configurable de acuerdo con un ejemplo de la
presente invención;
la Figura 5 muestra un transceptor básico de
OFDM de una técnica anterior; y
la Figura 6 es un diagrama que ilustra el
concepto de un prefijo cíclico en un transceptor de OFDM.
La Figura 1 muestra un ejemplo de la presente
invención, que es un sistema de subbandas
re-configurable que combina un sistema de
procesamiento multi-tasa con un controlador de
configuración 1, un conmutador 7 y una memoria de configuración 8.
El sistema de procesamiento multi-tasa comprende un
convertidor de serie a paralelo, un bloque de procesamiento PB y un
convertidor de paralelo a serie 6. El sistema
multi-tasa es un sistema en el cual la tasa de
muestreo difiere en diversas partes del sistema empleando
convertidores de tasa de muestreo digitales conocidos como
decimadores 2 (dispositivos de sub-muestreo) y
expansores (dispositivos de sobre-muestreo). El
decimador 2 de orden M retiene sólo una muestra de cada M muestras,
y el expansor 3 de orden M inserta M-1 ceros entre
cada dos muestras adyacentes. La Figura 2 muestra un ejemplo para M
= 3.
Como se muestra en la Figura 1, una señal
digital x(n) con una tasa de muestreo de S muestras/segundo
se convierte en primer lugar de serie a paralelo usando un
convertidor de serie a paralelo 4 que comprende una cadena de
bloques de retardo 5 combinados con bloques de decimación 2 de orden
M para producir L señales paralelo x_{k}(n), donde M
\leq L, y M y L son números enteros positivos. Las señales de las
subbandas x_{k}(n) se conocen como la representación
poli-fase de x(n). Este proceso es el
des-intercalado de la señal x(n) en subbandas
en paralelo. Esto tiene el efecto de reducir la tasa de muestreo a
S/M muestras/segundo.
El bloque R(z) en la Figura 1 es una
transformada directa real o compleja que asegura que las señales de
las subbandas x_{k}(n) son ortogonales y la señal original
puede reconstruirse sin solapamiento debido a la decimación. Las
señales de las subbandas x_{k}(n) se procesan a
continuación por los bloques de procesamiento (PB_{k}). Los
bloques PB_{k} puede ser algoritmos idénticos o diferentes
dependiendo de la aplicación. La ventaja de usar múltiples Bloques
de Procesamiento en paralelo es que todos los procesamientos se
realizan en paralelo a la tasa de muestreo de S/M.
El bloque de transformada inversa E(z)
reconstruye las subbandas antes de que el convertidor de paralelo a
serie recupere la señal y(n) a la tasa de muestreo original
S. R(z) y E(z) están restringidos de modo que
R(z)E(z) = I donde I es la matriz identidad. Un
caso especial es cuando R(z) es la Transformada Inversa
Rápida de Fourier (IFFT) y E(z) es la Transformada Rápida de
Fourier (FFT).
En una operación normal en el tiempo de
funcionamiento la tasa de decimación M es igual al número de
subbandas L donde los bloques de procesamiento están operando a una
tasa de muestreo de S/L muestras por segundo. Los bloques de
procesamiento podrían ser cualesquiera algoritmos del DSP por
ejemplo un codificador de canal o un esquema de compresión. L
usualmente se elige para que sea una potencia de 2 para conseguir
una implementación rápida de las transformadas R(z) y
E(z). Como el procesamiento digital de señales se realiza a
una tasa de S/L muestras por segundo que es una fracción de la tasa
de muestreo de la señal original de S muestras por segundo, la
complejidad y potencia del sistema se reduce enormemente en
comparación con la del procesamiento del sistema a una tasa de S
muestras por segundo.
Cuando M = L este se llama un banco de filtros
de decimación máxima donde no se impone ninguna redundancia en la
conversión de la tasa de muestreo y se consigue la tasa de
procesamiento más baja. Sin embargo, cuando M < L puede
imponerse un grado de redundancia de modo que las últimas
L-M subbandas x_{k}(n) y las primeras
L-M subbandas son idénticas excepto por un retardo.
Por ejemplo, si L = 4 y M = 3 las señales de las subbandas
x_{0}(n) y x_{3}(n) son idénticas. Esto da la
redundancia requerida para reconfigurar los Bloques de Procesamiento
en el tiempo de funcionamiento sin que se requieran recursos extra.
Esta redundancia en las subbandas es a costa de la tasa de
procesamiento, pero no tiene nada que ver con la redundancia de 2:1
de la técnica anterior y también con un consumo de potencia
reducido.
En el momento de reconfiguración el controlador
de reconfiguración 1 modifica el factor de decimación y expansión M
para imponer alguna redundancia en las subbandas y permitir al
controlador de configuración 1 cargar una nueva configuración
dentro de la memoria de los bloques de procesamiento redundantes
durante el tiempo de funcionamiento.
Los bloques de procesamiento pueden
implementarse sobre CPU o sistemas DSP en cuyo caso al cargar una
nueva configuración dentro de la memoria de los bloques de
procesamiento puede cargarse un nuevo programa dentro de la memoria
de programa. A continuación el programa se representa y se
ejecuta.
Los bloques de procesamiento pueden ser bloques
lógicos programables tales como las disposiciones de puertas
programables en campo, en cuyo caso la carga de una configuración
dentro de la memoria de los bloques de procesamiento puede ser
cargar un nuevo flujo de bit de configuración dentro de la memoria
de configuración incluyendo, por ejemplo, las tablas de encaminado.
La configuración se ejecuta a continuación.
El bloque de la transformada R(z) y el
bloque de la transformada inversa E(z) pueden también
reconfigurarse si se requiere.
Son posibles diferentes estrategias de
reconfiguración dependiendo del número de canales utilizados L, y de
los valores de M elegidos por el controlador.
En el caso más simple L es igual a 2, y M puede
tener sólo los valores 1 y 2. En este caso el sistema funciona
normalmente con dos Bloques de Procesamiento PB_{0} y PB_{1}, y
M = L = 2. En el momento de la reconfiguración M se cambia a 1 por
el controlador. Esto significa que no se produce la decimación y que
las señales de las subbandas son equivalentes y que se procesan a
la tasa de muestreo de x(n). En este caso R(z) y
E(z) pueden sortearse cuando M=1 ya que las señales son las
mismas. Entonces el controlador de configuración 1 desactiva
PB_{1}, carga una nueva configuración para PB_{1} mientras que
PP_{0} continúa el funcionamiento normal al mismo tiempo con la
configuración antigua. Cuando PB_{1} está configurado con su nueva
configuración se activa mientras que el controlador conmuta a
PB_{0} para realizar la misma operación mientras que PB_{1}
está funcionando ahora con su configuración. Cuando PB_{0} se
termina con su configuración, el controlador fija M de nuevo a 2,
volviendo a continuación de nuevo al modo normal de funcionamiento
con las nuevas configuraciones para PB_{0} y PB_{1} y con una
tasa de muestreo más baja.
El compromiso es que en el momento de la
reconfiguración los Bloques de Procesamiento están operando a una
tasa de muestreo más elevada de x(n). El consumo de potencia
es inversamente proporcional al número de subbandas, lo cual
significa que cuando mayor es L menor es el consumo de potencia
incluso durante la reconfiguración. Para un número par de canales
L, M pueden reducirse incrementalmente en el momento de la
reconfiguración o de una vez al valor de L/2. Esto significa que se
consigue una redundancia de 2 canales simultáneamente cuando M es
igual a
L/2.
L/2.
Por ejemplo si L es 4, M puede modificarse de
modo que en primer lugar el controlador cambia de M a 3, esto da
como resultado que la primera y la última subbandas (o canales) sean
idénticas lo cual permite la reconfiguración de PB_{0} y PB_{3}
en primer lugar, cambiando a continuación M a 2 que da como
resultado que el segundo y tercer canales y el primer y el último
canales sean idénticos, esto permite una reconfiguración de PB_{1}
y PB_{2}. Otra posibilidad es que en el momento de la
reconfiguración M se cambie de una vez a 2. Esto da como resultado
que el primer canal y el tercer canal sean los mismos, y el segundo
y cuarto canal sean los mismos. Esto permite que PB_{0} y
PB_{1} se reconfiguren juntos ya que PB_{2} y PB_{3} están
procesando las mismas señales. A continuación se reconfiguran
juntos PB_{2} y PB_{3} antes de fijar M de nuevo a 4 para
continuar con el funcionamiento normal. La diferencia en este punto
es que puede configurarse más de un bloque el mismo tiempo.
Para un número impar de canales L, M necesitarán
disminuirse a un valor de (L+1)/2 para una reconfiguración
secuencial o de una vez para una reconfiguración en paralelo de los
bloques de procesamiento. Por razones prácticas L debería
restringirse a valores pares.
Otra ventaja de este sistema es que da la
oportunidad de comprobar los nuevos bloques frente a errores antes
de que el sistema esté totalmente reconfigurado. Si se detecta un
error durante la configuración o activación del nuevo bloque, la
recuperación de los errores o la marcha atrás puede realizarse sin
afectar al resto del sistema.
La Figura 4 muestra un sistema Múltiplex por
División Ortogonal de Frecuencias (OFDM) de acuerdo con un ejemplo
de la presente invención. Un sistema OFDM es una aplicación
específica que usa las técnicas multi-tasa del
ejemplo anterior. Como se muestra en la Figura 4, el sistema OFDM
tiene un controlador de configuración 16, decimadores 2 y
expansores 3.
Los sistemas de comunicaciones
multi-portadora tal como los sistemas OFDM tienen
una ventaja inherente sobre los sistemas de portadoras simples en
el desvanecimiento de los canales selectivo con la frecuencia. Los
sistemas OFDM se han adoptado por diversas normativas en los
últimos años incluyendo las normativas del xDSL y la 802.11a de una
LAN sin hilos.
La Figura 5 muestra un sistema básico OFDM de la
técnica anterior con un canal 21 y un transmisor 17 y un receptor
18 comprendiendo cada uno un convertidor de serie a paralelo 19 y un
convertidor de paralelo a serie 20. Los datos se transportan sobre
sub-portadoras de banda estrecha en el dominio de la
frecuencia. Los datos se transforman al dominio del tiempo usando
una IFFT en el transmisor y se transforman de nuevo al dominio de
la frecuencia usando una FFT en el receptor. El número total de
sub-portadoras se traduce en el número de puntos de
la IFFT/FFT.
Los datos a transmitir típicamente están en la
forma de un flujo de datos en serie. En el OFDM, cada símbolo
típicamente transmite de 40 a 4000 bits, y se necesita tal etapa de
conversión de serie a paralelo para convertir el flujo de entrada
de bits en serie en datos a transmitir en cada uno de los símbolos
OFDM. Los datos asignados a cada uno de los símbolos dependen del
esquema de modulación utilizado y el número de
sub-portadoras. Por ejemplo para una modulación de
sub-portadoras de 16-QAM, cada
sub-portadora transporta 4 bits de datos, y de este
modo para una transmisión que usa 100 sub-portadoras
el número de bits de datos por símbolo sería de 400. La mayor parte
de las sub-portadoras se modulan con datos. Las
sub-portadoras exteriores están sin modular y se
fija su amplitud a cero. Estas sub-portadoras de
amplitud cero proporcionan una banda de guarda en frecuencia antes
de la frecuencia de Nyquist y actúan eficazmente como una
interpolación de la señal y permiten una descarga realista en los
filtros de reconstrucción analógicos
anti-solapamiento.
El prefijo cíclico es una característica crucial
del OFDM utilizada para combatir la Interferencia Inter Símbolos
(ISI) y la Interferencia Inter Canales (ICI) introducidas por el
canal multi- trayectoria a través del cual se propaga la señal. La
idea básica es replicar parte de la forma de onda del dominio del
tiempo OFDM desde atrás hacia delante para crear un periodo de
guarda. La duración del periodo de guarda Tg debería ser mayor que
el peor caso de retardo de propagación del entorno de
multi-trayectoria objetivo.
La Figura 6 ilustra la idea, con los componentes
multi-trayectoria 22. En el receptor, se elige una
cierta posición dentro del prefijo cíclico como el punto de
comienzo de muestreo, que satisface el criterio Tmax < Tx <
Tg, donde Tmax es el peor caso de propagación
multi-trayectoria. Una vez que se satisface la
condición anterior, no hay ninguna ISI ya que el símbolo anterior
sólo habrá afectado sobre las muestras dentro del intervalo [0,
Tmax]. Está claro también a partir de la figura que el periodo de
muestreo que comienza desde Tx abarcará la contribución desde todos
las componentes multi- trayectoria de modo que todas las muestras
experimentan el mismo canal y no hay ninguna ICI.
Los principios de multi-tasa
introducidos anteriormente añaden flexibilidad y posibilidad de
reconfiguración para el sistema OFDM de modo que los periodos de
guarda y el prefijo cíclico pueden variarse fácilmente bien de
acuerdo con las condiciones del canal o reconfigurarse para otras
normativas que usan el OFDM incluyendo las posibles normativas
futuras 4G.
En un ejemplo de sistema OFDM de acuerdo con la
presente invención, como se muestra en la Figura 4, los expansores
3, P y Q, se introducen al sistema y los decimadores 2 tienen un
valor variable M < L. Los decimadores 2 tienen el efecto de
añadir un prefijo cíclico de longitud L - M replicando las últimas
subbandas L - M dentro de las primeras subbandas L - M, lo cual
tiene el efecto de añadir una extensión cíclica de longitud L -
M.
El expansor 3 con el valor de la variable de Q
inserta Q - 1 ceros que fuerzan todas las
sub-portadoras a cero, de modo que permiten la
inserción de las señales piloto en las portadoras requeridas de
acuerdo con los requisitos de la normativa. Las señales piloto son
señales conocidas para el receptor utilizadas para determinar la
calidad de la señal recibida y el modelado del canal.
\newpage
El expansor 3 con el valor de la variable P
inserta P - 1 ceros entre cada una de las muestras de datos
x(n) lo cual tiene el efecto de forzar a cero las portadoras
entre las portadoras de datos de modo que introduce una banda de
guarda de longitud P-1 que puede reducir el efecto
de la ICI.
Claims (8)
1. Un sistema de procesamiento digital de
señales re-configurable, que comprende:
un convertidor de serie a paralelo (4) que
comprende al menos un bloque de retardo (5) y al menos un bloque de
decimación (2) dispuesto para convertir una primera señal serie
(x(n)) con una primera tasa de muestreo en una multiplicidad
(L) de señales de subbandas en paralelo con una segunda tasa de
muestreo, en el que la segunda tasa de muestreo es menor o igual
que la primera tasa de muestreo;
bloques de procesamiento (PB_{0}, PB_{1},
PB_{L-1}) dispuestos para procesar las señales de
las subbandas para producir señales procesadas;
un controlador de configuración (1) dispuesto
para modificar el factor de decimación (M) de cada uno de los
bloques de decimación y para cargar una configuración dentro de la
memoria (MEM) de un bloque de procesamien-
to;
to;
un convertidor de serie a paralelo (6) que
comprende al menos un bloque de expansión (3), dispuesto el
convertidor de paralelo a serie para recuperar a partir de las
señales procesadas una segunda señal serie (y(n)) con una
tasa de muestreo sustancialmente igual a la primera tasa de
muestreo;
en el que en la operación normal del tiempo de
funcionamiento el factor de decimación (M) de cada uno de los
bloques de decimación (2) es igual al número (L) de señales de
subbandas y cuando se requiere la reconfiguración en el tiempo de
funcionamiento el controlador de configuración se dispone a
disminuir el factor de decimación de modo que aumenta la segunda
tasa de muestreo; cargar la configuración dentro de la memoria de un
bloque de procesamiento; y aumentar el factor de decimación de
nuevo para que sea igual que el número de señales de subbandas.
2. Un sistema de procesamiento digital de
señales que se puede reconfigurar de acuerdo con la reivindicación
1, en el que el controlador de configuración (1) está dispuesto para
realizar disminuciones sucesivas en el factor de decimación (M)
para cargar de forma incremental una configuración.
3. Un sistema de procesamiento digital de
señales que se puede reconfigurar de acuerdo con la reivindicación
1 ó la reivindicación 2, que comprende además:
un medio de transformada (R(z)) dispuesto
para transformar las señales de subbandas antes de que las señales
de subbandas se procesen por los bloques de procesamiento (PB_{0},
PB_{1}, PB_{L-1}); y
un medio de transformada inversa (E(z))
dispuesto para transformar inversamente las señales procesadas antes
de que las señales procesadas se conviertan de paralelo a serie por
el convertidor de paralelo a serie (6).
4. Un sistema de procesamiento digital de
señales que se puede reconfigurar de acuerdo con la reivindicación
3, en el que el medio de transformada (R(z)) es un medio de
transformada rápida de Fourier y el medio de transformada inversa
(E(z)) es un medio de la transformada inversa rápida de
Fourier.
5. Un método de procesamiento de una señal
digital en un sistema de procesamiento digital que se puede
reconfigurar, comprendiendo el método las etapas de:
convertir de serie a paralelo una primera señal
serie (x(n)) con una primera tasa de muestreo a una
multiplicidad (L) de señales de subbandas en paralelo con una
segunda tasa de muestreo, por medio de un convertidor de serie a
paralelo (4) comprendiendo al menos un bloque de retardo (5) y al
menos un bloque de decimación (2), en el que la segunda tasa de
muestreo es menor o igual que la primera tasa de muestreo;
procesar las señales de subbandas para producir
señales procesadas, por medio de bloques de procesamiento
(PB_{0}, PB_{1}, PB_{L-1});
convertir de paralelo a serie las señales
procesadas para recuperar una segunda señal serie (y(n)) con
una tasa de muestreo sustancialmente igual que la primera tasa de
muestreo de las señales procesadas;
en el que en la operación normal en el tiempo de
funcionamiento el factor de decimación (M) de cada bloque de
decimación es igual que el número (L) de señales de subbandas y
cuando se requiere la reconfiguración durante el tiempo de muestreo
el método comprende además las etapas de:
disminuir el factor de decimación del bloque de
decimación de modo que la segunda tasa de muestreo aumenta, por
medio de un controlador de configuración (1);
cargar una configuración dentro de la memoria
(MEM) de un bloque de procesamiento por medio de un controlador de
configuración;
aumentar el factor de decimación para que de
nuevo sea igual al número de las señales de subbandas, por medio
del controlador de configuración.
6. Un método de procesamiento digital de señales
en un sistema de procesamiento digital que se puede reconfigurar de
acuerdo con la reivindicación 5, en el que el controlador de
reconfiguración (1) realiza sucesivas etapas de disminución del
factor de decimación y carga una configuración de forma
incremental.
7. Un método de procesamiento digital de señales
en un sistema de procesamiento digital que se puede reconfigurar de
acuerdo con la reivindicación 5 ó la reivindicación 6, que comprende
además las etapas de:
transformar (R(z)) las señales de las
subbandas antes de la etapa de procesamiento; y
transformar de forma inversa (E(z)) las
señales procesadas antes de la etapa de conversión de paralelo a
serie.
8. Un método de procesamiento digital de señales
en un sistema de procesamiento digital de señales de acuerdo con la
reivindicación 7, en el que la etapa de transformar (R(z)) es
una etapa de transformada rápida de Fourier y la etapa de
transformar de forma inversa (E(z)) es una etapa de
transformada rápida inversa de Fourier.
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