ES2198452T3 - Procedimiento e instalacion de codificacion para la transmision segura de datos por medio de codificacion de componentes multiples. - Google Patents
Procedimiento e instalacion de codificacion para la transmision segura de datos por medio de codificacion de componentes multiples.Info
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Abstract
LA INVENCION SE REFIERE A UN PROCEDIMIENTO PARA TRANSMISION ASEGURADA DE DATOS POR MEDIOS DE CODIFICACION DE COMPONENTES MULTIPLES, DONDE A TRAVES DE ELECCION DE LOS BITS MAS IMPORTANTES O DE SUCESIONES DE BITS A PARTIR DE UNA SECUENCIA (I) DE INFORMACION Y LOS OTROS CODIGOS (COD1 HASTA COD3) DE COMPONENTES SON GUIADOS SEGUN LA OBTENCION DE UNA PROTECCION DE FALLO IRREGULAR.
Description
Procedimiento e instalación de codificación para
la transmisión segura de datos por medio de codificación de
componentes múltiples.
La invención se refiere a un procedimiento para
la transmisión segura de datos según el preámbulo de la
reivindicación 1 de la patente y, además, a una instalación de
codificación adecuada según el preámbulo de las otras
reivindicaciones independientes.
Durante la transmisión de información a través de
canales de datos con interferencias se producen con frecuencia
interferencias. Estas interferencias pueden invertir bits
individuales o grupos de bits durante la transmisión binaria. Para
poder reconocer estos errores de la transmisión en el lado de
recepción y poder corregirlos en caso necesario, se añaden y
transmiten en el lado de emisión todavía bits de control además de
los bits de información. Se describe en J. G. Proakis ``Digital
Communications'', McGraw-Hill International
Editions, 1989 un resumen sobre los procedimientos más extendidos
para la codificación de canal.
C. Berrou presentó en 1993 un nuevo procedimiento
de alto rendimiento para la codificación de canal, que se basa en
el encadenamiento paralelo de al menos dos códigos de convolución
sistemáticos recursivos y su decodificación iterativa, la
``Tubo-Codificación''.
Este procedimiento de codificación y, por lo
tanto, los detalles relacionados se describen en detalle en los
siguientes lugares de la literatura:
- -
- C. Berrou, ``Near Shannon limit error-correcting and decoding: Turbo-Codes'' (1), Proc. ICC'93, Mayo de 1993.
- -
- Solicitud de patente europea, nº de publicación: 0 511 141 A1: C. Berrou, ``Procédé de codage correcteur d'erreurs à moins deux codages convolutifs systématiques en parallèle, procede de décodage intératif, module de décodage correspondants''.
- -
- J. Hagenauer y col.; ``Iterative (``Turbo'') decoding of systematic convolutional codes with MAP and SOVA algorithms'', ITG Fachtagung ``Codierung'', Munich, Octubre de 1994.
- -
- J. Hagenauer, L. Papke, ``Decoding ``Turbo''-Codes with the Soft Output Viterbi Algorithm (SOVA)'', 1994, International Symposium on Information theory, Trondheim, 1994.
En el caso de una codificación de componentes
múltiples, la llamada turbo-codificación, se
generan en paralelo varios códigos de componentes encadenados. La
frecuencia de codificación, la relación de los bits de información
con respecto a la totalidad de los bits de información y bits de
control, resulta a partir de las frecuencias de codificación de los
códigos de componentes utilizados y de una especificación de
selección, a través de la cual se lleva a cabo una selección a
partir de los símbolos de los códigos de las secuencias de códigos
generadas. De esta manera se puede establecer en un margen amplio
la frecuencia de codificación, con la que está estrechamente
relacionada de todos modos la capacidad para la corrección de
errores o bien para la identificación de errores.
En la solicitud de patente europea con el número
de publicación 0 511 141, de acuerdo con una especificación de
selección predeterminada fijamente (especificación de puntuación)
se seleccionan determinados símbolos de códigos a partir de las
secuencias de códigos generadas.
Se conoce por la publicación DE 34 43 041 A1 un
procedimiento para la mejora de la calidad de la transmisión de
señales de imágenes que, en el caso de interferencias, reduce el
número de los bits de información y transmite en su lugar bits de
control de un código de corrección de errores. La instalación de
emisión y la instalación de recepción son informadas a través de un
canal de retorno sobre el modo de transmisión respectivo. Sin
embargo, este procedimiento no se puede aplicar durante la
transmisión de datos y tampoco durante la transmisión de señales de
voz o de imágenes ya reducidas, puesto que se necesitan todos los
bits de información. En este caso, las diferentes frecuencias de
codificación requieren una instalación de codificación y
decodificación propia.
El problema para poder conmutar entre diferentes
fases de protección contra fallo se soluciona a través del
procedimiento indicado en la reivindicación 1.
En las reivindicaciones independientes se
describen una instalación de codificación y una instalación de
decodificación.
Los desarrollos ventajosos de la invención se
indican en las reivindicaciones dependientes.
El procedimiento se puede aplicar de una manera
especialmente ventajosa cuando las secciones de información
importantes o bits seleccionados reciben por medio de una
especificación de selección ``dinámica'' opcional, a través de la
generación de bits de control adicionales en otros codificadoras,
una protección frente a errores mejor que otras secciones de
información y bits de menor importancia, respectivamente.
Para conseguir la protección frente errores
mejorada de forma selectiva, se conectan, delante de algunos
codificadores de componentes, filtros que actúan como selectores,
que conmutan en cada caso solamente los bits de información más
importantes o secciones de información más importantes a los otros
codificadores.
Es especialmente favorable la utilización de
códigos de paridad simple para la protección de los bits de
información más importantes.
Es ventajoso que la especificación de selección
sea inscrita en una memoria. En el caso de una memoria que se puede
borrar (EEPROM) o en el caso de una memoria de escritura y lectura
(RAM) es posible una codificación especialmente flexible.
Este procedimiento se puede combinar con un
algoritmo de selección opcional de las secuencias de códigos
codificadas. De esta manera se puede adaptar la frecuencia de
codificación y la protección frente a errores implicada con ella en
amplios límites a diferentes servicios y requerimientos, sin tener
que realizar modificaciones en la instalación de codificación y
decodificación.
A través de la selección ``dinámica'' de símbolos
de códigos (bits) de las secuencias de códigos codificadas dentro
de una secuencia de información se distribuye, en caso necesario,
la redundancia de manera irregular sobre los bits de información y
de esta manera se puede amplificar la protección irregular frente a
errores.
La invención se explica en detalle con la ayuda
de figuras.
En este caso:
La figura 1 muestra un diagrama de principio de
una instalación de codificación según la invención.
La figura 2 muestra una instalación de
decodificación correspondiente, y
La figura 3 muestra un codificador para un código
sistemático recursivo.
En la figura 1 se representa una instalación de
codificación CODE para la generación de un
``Turbo-código'' como diagrama de principio.
Contiene varios codificadores de componentes COD1 a CODn, a los que
se alimenta una secuencia de información I a través de los
intercaladores IV1 a IVn. Los intercaladores tienen el cometido de
expresar los bits de información en otra secuencia de tiempo. De
esta manera debe conseguirse que diferentes bits sean afectados por
interferencias en el canal de transmisión. Se pueden utilizar los
mismos codificadores o también codificadores diferentes. La
secuencia de información I alimentada al codificador COD1
es emitida inalterada en la salida de información 2; la secuencia
de control P_{1} generada es emitida en la salida de
control 3 (pueden estar previstas también, respectivamente, varias
salidas para bits de información y bits de control, cuando el código
presenta una frecuencia de datos < ½ ). La secuencia de
información I y la secuencia de control P_{1}
forman la primera secuencia de código X_{1}.
De la misma manera se genera una secuencia de
códigos por el segundo codificador de componentes COD2 a partir de
la secuencia de información cifrada.
Con la ayuda de este código, todos los bits de
información reciben en primer lugar la misma protección frente a
errores.
Pero la instalación de codificación representada
lleva a cabo con la ayuda de otros codificadores de componentes
COD3 a CODn y los filtros FI1 a Fin conectados aguas arriba de
éstos y que actúan como selectores, una selección de los bits o
secuencias de bits más importantes de la secuencia de información
I a codificar y genera otras secuencias de códigos
X_{3} a X_{n} para su protección. Los bits
seleccionados pueden ser, por ejemplo, todos los bits de datos
importantes de una secuencia de información o también los bits más
significativos de señales de voz codificadas con PCM. Las secuencias
de códigos X_{3} a X_{n} generadas
adicionalmente son igualmente transmitidas. A través de esta
codificación adaptada -en combinación con una protección reducida
frente a errores para los bits restantes- se puede reducir la
velocidad total de la transmisión de las secuencias de códigos
emitidas.
Todas las secuencias de códigos X_{1} a
X_{n} generadas son alimentadas a una instalación de
selección SE, que selecciona símbolos de códigos de estas
secuencias de códigos (en casos especiales también todos los
símbolos de códigos).
La instalación de selección, que corresponde a un
multiplexor, es controlada en este caso por el control STC. Éste
dispone, además de los criterios para la selección de los bits
importantes, también de todos los criterios para el control de la
selección.
Con frecuencia es deseable, por los más
diferentes motivos, realizar diferentes frecuencias de
codificación.
Esto se consigue esencialmente a través de la
selección de un número diferente de bits de control.
Se parte, por ejemplo, de una secuencia de
códigos en serie X_{s}, en la que los bits de la
secuencia de información están contenidos la mayoría de las veces
sólo una vez.
El algoritmo de selección AAL para los bits de
información a proteger de manera especial y el algoritmo de
selección SAL para las secuencias de códigos generadas son
introducidas en una memoria M. De acuerdo con la flexibilidad
necesaria, ésta puede ser una RAM o ROM. En algunos casos puede
encontrar aplicación también un cableado de hardware como
``memoria''.
La modificación de las especificaciones de
elección y/o de selección se puede llevar a cabo tanto en ciclos
fijos como también, por ejemplo, con una calidad de transmisión
empeorada durante la comunicación. De la misma manera, para
determinadas fases de una comunicación, por ejemplo durante el
establecimiento de la comunicación, se pueden aplicar otras
especificaciones de elección y/o de selección.
El algoritmo de selección SAL para las secuencias
de códigos generadas se determina - teniendo en cuenta las
propiedades de los códigos de los componentes generados - por el
tipo de servicio utilizado, la estructura de los cuadros o la
estructura de los bloques, la velocidad disponible de los datos, la
calidad del canal de transmisión - sobre la que un informado un
control STC asociado a la instalación de codificación a través de
un canal de retorno - y por los requerimientos planteados a la
seguridad de los datos.
Adicionalmente, a través de la selección
``dinámica'' dentro de una secuencia de información se pueden
proveer también los bits o secuencias de bits importantes, por
ejemplo los valores especiales de señales de voz codificadas
binarias de acuerdo con su importancia para la comprensión, a través
de la asociación irregular de bits de control, con una protección
todavía más incrementada frente a errores.
En la figura 2 se representa de forma esquemática
una instalación de decodificación DECE correspondiente, que es
adecuada para la decodificación de la secuencia de códigos
X_{s} en serie. Contiene un demultiplexor DEX, al que se
alimentan los valores de barrido digitalizados Y_{s} de la
secuencia de códigos en serie recibida, que coincide en el caso
libre de interferencias con la secuencia de código emitida
X_{s}, y se divide en secuencias Y_{1} a
Y_{n}. Además, posee intercaladores IV1* a IVn* que
funcionan de manera inversa a los intercaladores, los filtros FI3*
a FIn*, cuya especificación de selección coincide exactamente con
la especificación de selección de los filtros utilizados en el lado
del codificador final, y un número de decodificadores de
componentes DEC1 a DECn, que corresponde a los codificadores de
componentes, aguas abajo de los cuales están conectados
desintercaladores DI1 a DIn que corresponden a los
intercaladores.
A los decodificadores se alimentan valores de
muestreo digitalizados y a través de circuitos de suma SU1 a SUn se
alimentan los componentes extrínsecos L1 a Ln determinados por las
fases de decodificadores precedentes y adicionalmente los
componentes extrínsecos determinados en etapas de iteración
precedentes. A través de los circuitos de suma se puede alimentar
también adicionalmente una ``información a priori'' PR con
indicaciones sobre la secuencia de códigos a decodificar.
En representaciones alternativas, se alimentan
directamente al primer decodificador de la instalación de
decodificación a través del primer sumador los bits de información
de valores de barrido correspondientes y los bits de control. Se
puede prescindir con frecuencia de un intercalador en el (primer)
codificador y en el decodificador correspondiente, La función del
decodificador y la estructura técnica de la instalación de
codificación y de la instalación de decodificación son conocidos
por el técnico y se describen suficientemente en la literatura.
Cada decodificador de componentes utiliza, de
acuerdo con el esquema conocido de C. Berrou, solamente la
información de canal Y_{1}, Y_{2}, ... sobre los
símbolos de los códigos de la secuencia de códigos Y_{s}
en serie recibida, que son parte del código de componentes a
decodificar. De la misma manera, cada decodificador de componentes
utiliza también sólo las propiedades de ``información a priori''
sobre los bits de información igualmente de esta secuencia
parcial.
Los decodificadores de componentes proporcionan
en cada caso sólo una información extrínseca L_{1a} a L_{na}
actual, asociada a la secuencia de información decodificada, que es
conducida al decodificador siguiente y que mejora su decisión.
Cada desintercalador DI*, que corresponde al
intercalador IV respectivo, provisto con un filtro FI, es ampliado
con un módulo de inserción IN3 a INn, que inserta ceros en la
secuencia de las informaciones extrínsecas determinadas en las
posiciones de los bits de información, que no son elementos de la
secuencia parcial en virtud de la sección a través del filtro.
Evidentemente, la instalación de decodificación
DECE debe conocer tanto las especificaciones de selección, las
especificaciones de elección de los filtros, como también la
especificación de cifrado de los Intercaladores. Un control STD
asociado a la instalación de decodificación se ocupa de un
procesamiento correspondiente de la información recibida.
La decodificación se realiza en varios
``ciclos'', en los que la información extrínseca L_{1a} a
L_{na} actual obtenida, memorizada temporalmente, es alimentada
de nuevo a las entradas de los sumadores y la información de canal
Y_{1} a Y_{n}, igualmente memorizada
temporalmente es alimentada de nuevo a los decodificadores. Se ha
prescindido a la representación de miembros de tiempo de
propagación.
La decisión sobre qué valor la mayoría de las
veces binarias ha sido recibido, se realiza en virtud de la
información extrínseca, por ejemplo EXTn del último decodificador
de la cadena de decodificadores.
Si han sido recibidos bits de información
cifrados, entonces el cifrado debe hacerse reversible evidentemente
-aquí en una fase de salida AS-.
La instalación de decodificación se puede
realizar de una manera conocida en sí en la estructura de
realimentación (Feed-back) o de tubería
(Pipeline).
Como códigos de componentes se pueden utilizar,
por ejemplo, códigos de convolución. En la figura 3 se representa
un codificador para un código sistemático recursivo con dos fases
de memoria binarias K1, K2 así como dos sumadores de Módulo 2 H1 y
H2. A través de una entrada de datos 1 llega, respectivamente, una
secuencia de información I = I_{1}, I_{2}... I_{L}
bit a bit a la salida de información 2 y al mismo tiempo a una
entrada del primer sumador de Módulo 2 H1, al que se alimentan,
además, los bits que están presentes en las fases de la memoria K1,
K2, la memoria del codificador. El resultado de la suma de Módulo 2
es alimentado a la entrada de datos de la primera fase de la
memoria K1. A través de otra adición de Módulo 2 a la suma de
Módulo 2 en la salida del primer sumador de Módulo 2 H1 y de la
información que se encuentra en la salida de la segunda fase de la
memoria K2 se genera una secuencia de control P con bits de
control P y se emite en la salida de control 3. Los símbolos de los
códigos (bits) que se encuentran en las salidas 2 y 3 son emitido,
en general, interdireccionados bit a bit; en los otros
codificadores de componentes son emitidos con frecuencia solamente
los bits de control.
En las instalaciones de transmisión realizadas,
se emplean la mayoría de las veces codificadores con más de dos
fases de la memoria.
El codificador trabaja de manera conocida con una
señal de pulso de reloj binaria, que no se representa en este
diagrama de principio.
Como códigos de componentes son especialmente
adecuados también, especialmente para los codificadores provistos
con un filtro intercalado, Códigos de Control de Paridad Sencilla
(Single Parity Check Codes), que aseguran de manera conocida una
secuencia de bits, por ejemplo una palabra codificada, con un bit
de paridad. A través de la utilización de al menos dos de estos
códigos de componentes se consigue una protección contra errores
similar a un código de producto.
Claims (10)
1. Procedimiento para la transmisión segura de
información por medio de codificación de componentes múltiples, en
la que secuencias de información (I_{1}, I_{2}) concatenadas
son alimentadas a codificadores de varios componentes (COD1, COD2),
caracterizado porque a partir de las secuencias de
información (I) se seleccionan en primer lugar bits o
secuencias de bits importantes de acuerdo con un algoritmo de
selección, y porque éstos son alimentados a otros codificadores de
componentes (COD3, ..., CODn) y son asegurados a través de otros
códigos de componentes.
2. Procedimiento según la reivindicación 1,
caracterizado porque el algoritmo de selección es variable
para los bits importantes de acuerdo con diferentes
requerimientos.
3. Procedimiento según la reivindicación 1,
caracterizado porque los bits o secuencias de bits
seleccionados son conducidos a través de intercaladores (IV1 a
IVn).
4. Procedimiento según la reivindicación 2,
caracterizado porque la longitud de cifrado de los
intercaladores (IV1 a IVn) es controlable.
5. Procedimiento según una de las
reivindicaciones anteriores, caracterizado porque como
códigos de componentes se utilizan códigos de convolución.
6. Procedimiento según una de las
reivindicaciones anteriores, caracterizado porque como otros
códigos de componentes se utilizan Códigos de Control de Paridad
Sencilla (Single Parity Check Codes),
7. Procedimiento según una de las
reivindicaciones anteriores, caracterizado porque a partir
de las secuencias de códigos codificadas (X_{1} a
X_{n}) se selecciona, de acuerdo con requerimientos
variables, un número diferente de símbolos de códigos.
8. Procedimiento según una de las
reivindicaciones anteriores, caracterizado porque a partir
de las secuencias de códigos codificadas (X_{1} a
X_{n}) se distribuye a través de selección ``dinámica'' de
símbolos de códigos de una manera correspondiente la redundancia de
forma irregular sobre los bits de información y de esta manera se
refuerza la protección irregular contra errores.
9. Instalación de codificación para la
realización del procedimiento según la reivindicación 1, para la
generación de un código de componentes múltiples con varios
codificadores de componentes múltiples (COD1 a COD2),
caracterizada porque están previstos otros codificadores de
componentes (COD3 a CODn), aguas arriba de los cuales están
conectados filtros (FI3 a FIn), que actúan como circuitos de
selección, para la selección de bits o secuencias de bits
importantes.
10. Instalación de decodificación para la
decodificación de un código de componentes múltiples con varios
decodificadores de componentes (COD1 a COD2), caracterizada
porque están previstos otros decodificadores de componentes (CEC3 a
DECn), aguas arriba de los cuales están conectados filtros (FI3* a
FIn*), que actúan como circuitos de selección, para la selección de
bits o secuencias de bits importantes.
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