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EP1217528B1 - Schaltungsanordnung zur Fehlerkennung eines Zweidraht-Datenbusses - Google Patents

Schaltungsanordnung zur Fehlerkennung eines Zweidraht-Datenbusses Download PDF

Info

Publication number
EP1217528B1
EP1217528B1 EP01000674A EP01000674A EP1217528B1 EP 1217528 B1 EP1217528 B1 EP 1217528B1 EP 01000674 A EP01000674 A EP 01000674A EP 01000674 A EP01000674 A EP 01000674A EP 1217528 B1 EP1217528 B1 EP 1217528B1
Authority
EP
European Patent Office
Prior art keywords
arrangement
evaluation
bus
driver currents
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP01000674A
Other languages
English (en)
French (fr)
Other versions
EP1217528A1 (de
Inventor
Matthias c/o Philips Corp. Int. Prop. GmbH Muth
Thomas c/o Philips Corp. Int. Prop.GmbH Suermann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of EP1217528A1 publication Critical patent/EP1217528A1/de
Application granted granted Critical
Publication of EP1217528B1 publication Critical patent/EP1217528B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

Definitions

  • the invention relates to a circuit arrangement for fault detection of a two-wire data bus, are transmitted to the transmitted dominant bits differentially on the two bus lines.
  • the arrangement comprises means for differential current measurement, by means of which in a transmitter when transmitting dominant bits on the data bus, the difference of the driver currents with which the two bus lines are driven, is measured, and that means for evaluation are provided which emit an error signal when the difference of the driver currents exceeds a predetermined limit.
  • the core idea of the invention is to make no potential measurement, but a current measurement.
  • the difference between the two driver currents for driving a dominant bit on the data bus is measured.
  • Transmitters that send data bits to the data bus usually have two drivers, each driving a data bus. Since the bits are differentially transmitted on the data bus, the drive currents have opposite signs. The difference between these driver currents is determined. If one of the two driver currents increases significantly, then the difference would increase significantly due to the opposite polarity of the two driver currents. It is provided a predetermined limit, which is not exceeded in normal operation by the difference of the driver currents. In one of the short circuits described above, however, the differential current increases significantly, and the predetermined limit is exceeded. The circuit then outputs an error message.
  • the circuit arrangement according to the invention generally has the advantage of being tolerant to external EMC influences on the bus lines.
  • the circuit arrangement according to the invention is in particular, as provided according to an embodiment of the invention according to claim 2, suitable for the so-called CAN bus according to ISO 11898, since this bus is used in vehicles in which ground shifts or EMC influences often degenerate in practice. Even under these conditions, the circuit arrangement according to the invention provides an error signal only if a short circuit of the lines has actually taken place with one another or on another potential.
  • a further embodiment of the invention according to claim 3 takes into account that when a dominant bit is switched on by a transmitter, the driver currents initially increase sharply, since the lines of the bus constitute a capacitive load. It is therefore advantageous to carry out the measurement and / or the evaluation of the difference of the driver currents not at the beginning of a dominant bit, but in the second half of the duration of this bit, since then the transient phenomena due to the capacitive / inductive load representing the two lines , have subsided.
  • TXD signal indicates the duration of a dominant bit. It can be advantageously made an orientation on the trailing edge of the TXD signal for each individual bit, since at this time the operations are settled on the bus lines and the driver currents are no longer affected by the transient effects at this time.
  • a witere embodiment of the invention according to claim 4 serves to ensure a particularly secure detection of a short circuit between the two lines of the data bus with each other.
  • the two driver currents are compared individually with a reference current, and it is then issued an error message when both driver currents individually exceed the reference current.
  • the arrangement has shift registers, by means of which the result of Evaluation is cached, so that possibly an error signal is output delayed.
  • the length of this shift register determines the time that a transmit interrupt service routine has available to evaluate an error message.
  • the arrangement has a majority circuit.
  • a majority circuit only triggers an error signal when the Majority of several measurements has resulted in exceeding the limit.
  • This majority circuit is advantageous to connect to a shift register, since the shift register simultaneously delivers evaluation results for a plurality of dominant bits.
  • an error message is preferably suppressed if during the transmission of a single bit the differential current has exceeded the predetermined limit value but not when sending the bits adjacent to this bit, d. H. So the previous and the following bit. In this case, it can be concluded from this that possibly a faulty error evaluation has taken place for the individual bit. An error message will then be suppressed.
  • a further embodiment of the invention according to claim 11 aims to exclude arbitration phases and acknowledge bits from the error evaluation by means of summation of the driver currents and thus to prevent a correctly evaluated error signal from being prematurely overwritten prematurely during such a phase.
  • Arbitration phases and acknowledge bits are characterized in that multiple transceivers can simultaneously transmit a dominant bit on the bus. As a result, the sum of the two driver currents falls below a limit and the current difference signal is not evaluated.
  • FIG. 1 shows a block diagram of a so-called transverter, ie a device which is connected to a data bus and by means of which data bits can be sent on the data bus. Furthermore, the block diagram according to FIG. 1 an implemented inventive circuit arrangement for bus fault detection.
  • the data bus is a so-called CAN bus, its structure and protocol are defined in accordance with ISO 11898.
  • the data bus has two data bus lines CAN H and CAN L, over which bits are optionally transmitted differentially.
  • both data bus lines CAN H and CAN L have approximately the same potential, since the two lines are coupled together in the manner not shown in the figure via a terminating resistor.
  • the potential of the data bus CAN H is raised and the potential of the data bus CAN L lowered.
  • driver control 3 controls the two drivers 1 and 2 synchronously so that individual bits are transmitted differentially via the two data bus lines CAN H and CAN L, respectively.
  • the driver control 3 is controlled by means of a signal TXD.
  • the signal TXD has high potential at rest. A single active dominant bit to be transmitted on the data bus is indicated low in the signal TXD.
  • the driver 1 is connected to a supply potential VCC and the driver 2 to a reference potential GND.
  • the data bus lines CAN H and CAN L may have a short circuit to another potential or to each other. Therefore, it is desirable to determine at all times whether such an error condition exists.
  • an aggravating factor in the determination of such incorrect conditions is that there may be a mass shift on the data bus lines CAN H or CAN L, which may occur in particular in the surroundings of vehicles. Therefore, a circuit arrangement according to the invention for error detection is provided, which indeed reacts to short circuits of the two-wire data bus, which, however, is insensitive to potential shifts of the two bus lines.
  • the core idea of the circuit arrangement according to the invention for error detection is to carry out a measurement of the difference of the two driver currents which are given by the drivers 1 and 2 to the data bus.
  • a Current evaluation made which is significantly less sensitive to potential shifts or against external EMC influences.
  • the circuit arrangement according to the invention therefore has means 4 for differential current measurement.
  • the means 4 are in the embodiment according to FIG. 1 formed as a comparator, which is supplied from the driver 1 and the driver 2 each have a signal which is proportional to the drive current, the driver 1 and the driver 2 in the respective data bus CAN H or CAN L sends.
  • a subtraction of these driver currents is performed and compared with a predetermined limit.
  • This comparison result is given as signal C to means 5 for evaluation.
  • the means 5 further evaluate the signal C and provide a corresponding error signal F. Since the evaluation of the difference of the driver currents only during the transmission of dominant bits by means of the in FIG.
  • the signal is supplied to the means 5 for evaluation, so that the means 5 perform the evaluation of the signal C only during such times in which the signal TXD has a low level, in which therefore the transiver is a dominant bit on the data bus.
  • the means 5 can moreover be designed such that they make a time delay of the signal F and / or that they carry out an evaluation over a plurality of values of the signal C.
  • a summing a summation of the driver currents are made and evaluated by means of another comparator by a comparison with a second predetermined limit is made.
  • the comparison signal can be used to supply the signal TXD to the means 5 only during such Zieten, in which the sum signal falls below the limit.
  • Arbitration phases and acknowledge bits can thus be excluded from the error evaluation. This prevents that a correctly evaluated error signal is prematurely overwritten prematurely during such a phase.
  • Arbitration phases and acknowledge bits are characterized in that multiple transceivers can simultaneously transmit a dominant bit on the bus. As a result, the sum of the two driver currents falls below a limit and the current difference signal is not evaluated.
  • the means 5 can be designed as a counter with a count depth n, which counts up when the signal C is positive and counts down when the signal C is negative.
  • the counting event can be triggered at the end of the dominant bit phase. If the counter exceeds a predetermined value, the error signal F is set. As a result, a majority evaluation is achieved at the same time, because only then an error signal is output when n times more often a current difference error has been determined as no such error.
  • FIG. 2 is a possible embodiment of the means 5 for evaluation according to FIG. 1 shown.
  • the representation according to FIG. 2 shows a shift register chain of 3 D flip-flops 11, 12 and 13, which are connected in series.
  • the clock inputs of the D flip-flops 11, 12 and 13, the signal TXD is supplied.
  • the first shift register 11, the input signal C is supplied.
  • the last D flip-flop 13 of the shift register chain supplies the output side, the error signal F.
  • a delay of the error output can be achieved, wherein the duration of the delay depends on the length of the shift register.
  • Each new value C is applied to the next shift register with a new pulse of the TXD signal.
  • a delay of the error signal F by the duration of three transmitted dominant bits is achieved.
  • the D flip-flops 11, 12 and 13 are advantageously clocked by means of the positive edge of the signal TXD. This trailing edge of the TXD signal appears at the end of each dominant bit.
  • the drivers 1 and 2 are the device according to FIG. 1 still fully active, so that an evaluation of the driver currents can take place.
  • FIG. 3 Another possibility for carrying out such an evaluation of the driver currents only at the end of the bit phase of each transmitted dominant bit is shown.
  • FIG. 3 shows a shift register with D flip-flops 11, 12 and 13 according to the interconnection according to FIG. 2 ,
  • the signal TXD is delayed by means of a timer 14.
  • the D flip-flops are designed so that they respond to the leading edge of the TXD signal, ie on the negative edge.
  • a delay is set such that the D flip-flops 11, 12 and 13 take over data at their data inputs D only during the second half of the duration of a dominant bit. In this way it can thus be ensured that an evaluation of the differential currents only takes place in the second half of a transmitted dominant bit.
  • FIG. 4 shows a further variant of the means 5 of the circuit according to FIG. 1 , Also in this variant, 3 D flip-flops 11, 12 and 13 are provided, which are connected in series and are clocked by the signal TXD. In this variant, however, a delay of the output of the error signal F is not achieved. Rather, the goal here is to achieve a majority evaluation of three successive error signals stored in the D flip-flops 11, 12 and 13. For this purpose, all three data outputs Q of the D flip-flops 11, 12 and 13 are guided on three inputs of an AND gate 15. The AND gate 15 supplies the output side, the error signal F. This ensures that an error signal F is only issued if signal C has signaled during three consecutive dominant bits that the differential current of the two drivers has exceeded the predetermined limit.
  • FIG. 4 shown variant of the means 5 for evaluating the difference signal no longer offer the opportunity to make a delayed evaluation.
  • FIG. 5 again possible FIG. 5 has a shift register with D flip-flops 11, 12 and 13, which according to the variant according to FIG. 4 are interconnected.
  • the shift register is extended by another D-type flip-flop 16, which is the D flip-flop 13 is connected downstream.
  • a first AND gate 17 is provided, which evaluates the data outputs of the D flip-flops 11, 12 and 13, and a second AND gate 18, which evaluates the data outputs of the D flip-flops 12, 13 and 16.
  • the output signals of the two &-gates 17 and 18 are fed to an OR gate 19, which provides the error signal F on the output side.
  • FIG. 5 represented variant of the means 5 for evaluation thus combines a time delay of the output of the error signal F of the variants according to FIGS. 2 and 3 with a majority evaluation of in FIG. 4 illustrated variant of the means 5 for evaluation.
  • FIG. 6 is a block diagram of a second embodiment of the circuit arrangement according to the invention shown in a transiver.
  • the transiver of the second embodiment according to FIG. 6 has in the same way as the transiver of the first embodiment according to FIG. 1 a first driver 1, a second driver 2 and a driver controller 3.
  • the mode of operation of the transiver is identical in this respect, with that of the first embodiment according to FIG. 1 ,
  • the circuit arrangement according to the invention for fault detection has according to the first embodiment, a comparator 4, which are supplied from the two drivers 1 and 2, respectively, the driver currents and which outputs a signal C, which signals the value of the difference of the two driver currents.
  • This signal is evaluated by means 23 for evaluation, which supply the error signal from S on the output side.
  • FIG. 6 additionally comprises means 21, 22 and 23 which make a direct comparison of the currents of the drivers 1 and 2 with a reference signal REF and which, when the drive currents individually override this reference signal REF, also give an error signal.
  • a comparator 21 which compares the drive current of the driver 1 with the reference signal REF and which supplies a corresponding output signal to the means 23 for evaluation.
  • a comparator 22 which compares the drive current of the driver 2 with the reference signal REF and also outputs the result of the comparison to the means 23 for evaluation.
  • This additional evaluation of the individual driver currents provides additional identification security.
  • FIG. 7 shows a possible implementation of the means 23 for evaluation of the circuit according to FIG. 6 .
  • the two signals R Index H and R Index L emitted by the comparators 21 and 22 are connected in the circuit according to FIG. 7 supplied to an AND gate 31, whose output signal is applied to first inputs of OR gates 32,33 and 34.
  • the circuit according to FIG. 7 has three D flip-flops of 35, 36 and 37, which are clocked by the signal TXD.
  • the output signal of the OR gate 32 is fed to the data input D of the flip-top 35, whose output signal is fed to the second input of the OR gate 33. Its output signal, in turn, is fed to the second D flip-flop 36 whose output signal is coupled to the second input of the OR gate 34.
  • the output of the OR gate 34 is coupled to the data input of the D flip-flop 37, whose data output Q provides the error signal F.
  • D-type flip-flops 35, 36 and 37 store an error signal for each single dominant bit if one of the three error conditions has been met, ie one of the R index H, R index L or C signals during transmission of its associated one dominant bits was active.

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Description

  • Die Erfindung betrifft eine Schaltungsanordnung zur Fehlererkennung eines Zweidraht-Datenbusses, auf dem gesendete, dominante Bits differentiell auf den beiden Busleitungen übertragen werden.
  • Bei derartigen Datenbussen, wie beispielsweise dem sogenannten CAN-Bus, dessen Eigenschaften in der ISO 11898 festgelegt sind, werden einzelne Datenbits differentiell auf den beiden Leitungen des Busses übertragen. Im Ruhezustand haben die beiden Leitungen des Busses etwa gleiches Potential, da die beiden Leitungen über einen Abschlusswiderstand miteinander verkoppelt sind. Ein dominantes Bit wird von einem Sender auf dem Bus aktiv durch Einschalten eines Treiberstromes übertragen. Diese Übertragung geschieht differentiell, d. h. das Potential der einen Leitung des Busses wird angehoben und das Potential der anderen Leitung des Busses abgesenkt. Ein rezessives Bit wird von einem Sender durch Abschalten des Treiberstromes übertragen, In der Folge nehmen die beiden Busleitungen wieder näherungsweise gleiche Potential an.
  • Bei Datenbussen dieser Bauart können Fehler verschiedener Art auftreten. Es können Kurzschlüsse der einzelnen Leitungen gegen ein Bezugspotential, aber auch gegeneinander auftreten.
  • Bekannte Schaltungsanordnungen werten daher die Potentiale der Leitungen aus und versuchen auf derartige Kurzschlüsse rückzuschließen. Bei einer aus der US 5488306 bekannten Schaltungsanordnung wird darüber hinaus die Differenz der Potentiale der beiden Busleitungen ausgewertet. Allen diesen bekannten Anordnungen gemeinsam ist der wesentliche Nachteil, dass diese Anordnungen auch auf Masseversätze der beiden Busleitungen reagieren. Derartige Masseversätze, bei denen sich das Potential der beiden Leitungen verschiebt, können insbesondere bei Anwendungen im Automobilbereich auftreten. Bei den bekannten Fehlererkennungsschaltungen führen diese Masseversätze leicht zu falschen Fehlermeldungen, d. h. zu Fehlermeldungen, die nur auf die Masseversätze zurückgehen, die eigentlich keinen Fehler darstellen, und nicht auf tatsächliche Kurzschlüsse der Leitungen. Das Dokument D1 offenbart eine Vorrichtung zur Beseitigung von in einem CAN-bus auftretenden Fehler, wobei eine Fehlerverwaltungslogik die von einem Bit-Stream Prozessor erzeugten Fehlermeldungen empfängt und legt fest, in welchem von einer Vielzahl von Fehlerzuständen das CAN System arbeitet.
  • Es ist Aufgabe der Erfindung, eine Schaltungsanordnung der eingangs genannten Art anzugeben, welche eine sichere Fehlererkennung gestattet, ohne auf Masseversätze der Busleitungen zu reagieren.
  • Diese Aufgabe ist erfindungsgemäß dadurch gelöst, dass die Anordnung Mittel zur Differenz-Strommessung aufweist, mittels derer in einem Sender beim Senden dominanter Bits auf den Datenbus die Differenz der Treiberströme, mit denen die beiden Busleitungen angesteuert werden, gemessen wird, und dass Mittel zur Auswertung vorgesehen sind, welche ein Fehlersignal abgeben, wenn die Differenz der Treiberströme einen vorgegebenen Grenzwert überschreitet.
  • Der Kerngedanke der Erfindung besteht darin, keine Potentialmessung, sondern eine Strommessung vorzunehmen. Es wird die Differenz der beiden Treiberströme zum Ansteuern eines dominanten Bits auf dem Datenbus gemessen. Sender, die Datenbits auf den Datenbus senden, weisen in der Regel zwei Treiber auf, die jeweils eine Datenbusleitung ansteuern. Da die Bits differentiell auf den Datenbus übertragen werden, weisen die Treiberströme entgegengesetztes Vorzeichen auf. Es wird die Differenz dieser Treiberströme ermittelt. Sollte einer der beiden Treiberströme deutlich anwachsen, so würde aufgrund der entgegengesetzten Polarität der beiden Treiberströme auch die Differenz deutlich zunehmen. Es ist ein vorgegebener Grenzwert vorgesehen, der bei normalem Betrieb durch die Differenz der Treiberströme nicht überschritten wird. Bei einem der oben beschriebenen Kurzschlüsse steigt der Differenzstrom jedoch deutlich an, und der vorgegebene Grenzwert wird überschritten. Die Schaltungsanordnung gibt dann eine Fehlermeldung ab.
  • Da hier die beiden Treiberströme gemessen und ausgewertet werden, führen Potentialverschiebungen auf den beiden Leitungen des Zweidrahtbusses nicht zu Fehlermeldungen, da durch diese Potentialverschiebungen die Treiberströme nur unwesentlich beeinflusst werden, da der Abschlusswiderstand der beiden Leitungen potentialfrei zwischen diese geschaltet ist. Darüber hinaus hat die erfindungsgemäße Schaltungsanordnung ganz allgemein den Vorteil, in Bezug auf äußere EMV-Einflüsse auf die Busleitungen tolerant zu sein.
  • Die erfindungsgemäße Schaltungsanordnung ist insbesondere, wie gemäß einer Ausgestaltung der Erfindung nach Anspruch 2 vorgesehen ist, für den sogenannten CAN-Bus nach ISO 11898 geeignet, da dieser Bus in Fahrzeugen eingesetzt wird, in denen Masseverschiebungen oder EMV-Einflüsse in der Praxis oft verkommen. Die erfindungsgemäße Schaltungsanordnung liefert auch unter diesen Bedingungen nur dann ein Fehlersignal, wenn tatsächlich ein Kurzschluss der Leitungen untereinander oder auf ein anderes Potential stattgefunden hat.
  • Eine weitere Ausgestaltung der Erfindung gemäß Anspruch 3 berücksichtigt, dass beim Aufschalten eines dominanten Bits durch einen Sender die Treiberströme zunächst stark ansteigen, da die Leitungen des Busses eine kapazitive Last darstellen. Es ist daher vorteilhaft, die Messung und/oder die Auswertung der Differenz der Treiberströme nicht zu Beginn eines dominanten Bits, sondern in der zweiten Hälfte der Dauer dieses Bits vorzunehmen, da dann die Einschwingvorgänge infolge der kapazitiven/induktiven Last, die die beiden Leitungen darstellen, abgeklungen sind.
  • Dazu kann vorteilhaft, wie gemäß einer weiteren Ausgestaltung der Erfindung nach Anspruch 5 vorgesehen ist, das in dem CAN-Bus-Protokoll vorgesehene TXD-Signal ausgewertet werden. Das TXD-Signal gibt die Dauer eines dominanten Bits an. Es kann vorteilhaft eine Orientierung an der Rückflanke des TXD-Signals für jedes einzelne Bit vorgenommen werden, da zu diesem Zeitpunkt die Vorgänge auf den Busleitungen eingeschwungen sind und die Treiberströme zu diesem Zeitpunkt nicht mehr von den Einschwingvorgängen beeinflusst sind.
  • Eine witere Ausgestaltung der Erfindung nach Anspruch 4 dient dazu, eine besonders sichere Erkennung eines Kurzschlusses der beiden Leitungen des Datenbusses untereinander zu gewährleisten. Dazu werden die beiden Treiberströme einzeln mit einem Referenzstrom verglichen, und es wird dann eine Fehlermeldung abgegeben, wenn beide Treiberströme einzeln den Referenzstrom übersteigen. Dies bedeutet eine zusätzliche Sicherheit bei der Fehlererkennung.
    Da es, wie oben erläutert, vorteilhaft ist, die Auswertung der Treiberströme gegen Ende einer Bitphase eines dominanten Bits auf dem Datenbus vorzunehmen, sieht eine weitere Ausgestaltung der Erfindung gemäß Anspruch 6 vor, dass die Messung und/oder Auswertung der Treiberströme bzw. der Differenz der Treiberströme mittels eines Timers ausgelöst wird, so dass die Messung und/oder Auswertung eine vorgegebene Zeitspanne nach Beginn des Sendens eines dominanten Bits erfolgt. Dieses stellt eine weitere vorteilhafte Möglichkeit dar, bei der Messung des Differenzstroms der Treiberströme ohne Einfluss der Einschwenkvorgänge auf den Busleitungen vorzunehmen.
  • In dem CAN-Protokoll ist vorgesehen, während einer sogenannten Arbitrierungsphase sowie während des Sendens des Acknowledge-Bits und der Error-Flex mehrere CAN-Transivers gleichzeitig dominante Bits auf den Bus senden zu lassen. Während dieser Phase kann es bei der Messung der Stromdifferenz zu Werten kommen, die zu einer unerwünschten Fehleranzeige führen. Daher ist es, wie gemäß einer weiteren Ausgestaltung der Erfindung nach Anspruch 7 vorgesehen ist, vorteilhaft, die Messung und/oder Auswertung der Treiberströme bzw. deren Differenz nur während einer in dem CAN-Busprotokoll vorgesehenen "Transmit Interrupt Service Routine" vorzunehmen, da in dieser Phase nur jeweils ein Teilnehmer aktiv Bits auf den Bus senden darf. Es ist somit während dieser Phase eine sichere Auswertung der Treiberströme ohne Störeinflüsse möglich.
  • Um sicherzustellen, dass ein von der erfindungsgemäßen Schaltungsanordnung abgegebenes Fehlersignal ausreichend lange zur Verfügung steht und nicht durch die Arbitrierungsphase des nächsten Telegramms zerstört wird, ist gemäß einer weiteren Ausgestaltung der Erfindung nach Anspruch 8 vorgesehen, dass die Anordnung Schieberegister aufweist, mittels derer das Ergebnis der Auswertung zwischengespeichert wird, so dass ggf. ein Fehlersignal verzögert ausgegeben wird. Die Länge dieses Schieberegisters bestimmt dabei die Zeit, die eine Transmit Interrupt Service Routine zur Verfügung hat, um eine Fehleranzeige auszuwerten.
  • Um zu vermeiden, dass bereits während des Sendens eines einzelnen Bits auftretende Differenzströme bereits eine Fehlermeldung auslösen, ist gemäß einer weiteren Ausgestaltung der Erfindung nach Anspruch 9 vorgesehen, dass die Anordnung eine Majoritätsschaltung aufweist. Eine solche Majoritätsschaltung löst nur dann ein Fehlersignal aus, wenn die Majorität mehrerer Messungen ein Überschreiten des Grenzwertes ergeben hat. Diese Majoritätsschaltung ist vorteilhaft mit einem Schieberegister zu verbinden, da das Schieberegister Auswerteergebnisse für mehrere dominante Bits gleichzeitig liefert.
  • Bei einer derartigen Majoritätsauswertung kann vorteilhaft, wie gemäß einer weiteren Ausgestaltung der Erfindung nach Anspruch 10 vorgesehen ist, eine Auswertung in der Weise vorgenommen werden, dass eine Fehlermeldung vorzugsweise dann unterdrückt wird, wenn während des Sendens eines einzelnen Bits der Differenzstrom den vorgegebenen Grenzwert überschritten hat, nicht jedoch beim Senden der Bits, die diesem Bit benachbart sind, d. h. also des vorhergehenden und des nachfolgenden Bits. In diesem Falle kann nämlich daraus geschlossen werden, dass für das einzelne Bit möglicherweise eine fehlerhafte Fehlerauswertung stattgefunden hat. Es wird dann eine Fehlermeldung unterdrückt.
  • Eine weitere Ausgestaltung der Erfindung gemäß Anspruch 11 zielt darauf ab, mittels Summenbildung der Treiberströme Arbitrierungsphasen und Acknowledge-Bits von der Fehlerauswertung auszuschließen und somit zu verhindern, dass ein korrekt ausgewertetes Fehlersignal vorzeitig während einer solchen Phase ungewollt überschrieben wird. Arbitrierungsphasen und Acknowledge-Bits sind dadurch gekennzeichnet, dass mehrere Transceiver gleichzeitig ein dominantes Bit auf dem Bus senden können. Als Folge fällt die Summe der beiden Treiberströme unter einen Grenzwert und das Strom-Differenzsignal wird nicht ausgwertet.
  • Nachfolgend werden zwei Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
    • Figur 1
    ein erstes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung in Form eines Blockschaltbildes,
    Figur 2
    ein Blockschaltbild eines Schieberegisters, wie es beispielsweise in den Mitteln zur Auswertung 5 der Schaltungsanordnung gemäß Figur 1 vorgesehen sein kann,
    Figur 3
    ein Schieberegister entsprechend der Darstellung gemäß Figur 2 mit einem zusätzlichen Timer,
    Figur 4
    ein Schieberegister entsprechend Figur 2 mit einer Majoritätsauswertung,
    Figur 5
    ein Schieberegister mit Majoritätsauswertung entsprechend Figur 4, jedoch mit verlängertem Schieberegister, so dass eine Auswertung mit Zeitverzögerung möglich ist,
    Figur 6
    ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung, welche entsprechend dem ersten Ausführungsbeispiel gemäß Figur 1, jedoch mit zusätzlicher einzelner Auswertung der Treiberströme ausgelegt ist und
    Figur 7
    eine mögliche detaillierte Ausgestaltung der Mittel zur Auswertung der Schaltung gemäß dem zweiten Ausführungsbeispiel gemäß Figur 6.
  • Figur 1 zeigt ein Blockschaltbild eines sogenannten Transivers, d. h. also eines Gerätes, das mit einem Datenbus verbunden ist und mittels welchem Datenbits auf dem Datenbus gesendet werden können. Ferner zeigt das Blockschaltbild gemäß Figur 1 eine implementierte erfindungsgemäße Schaltungsanordnung zur Bus-Fehlererkennung.
  • Bei dem Ausführungsbeispiel gemäß Figur 1 handelt es sich bei dem Datenbus um einen sogenannten CAN-Bus, dessen Aufbau und dessen Protokoll gemäß ISO 11898 festgelegt ist. Der Datenbus weist zwei Datenbusleitungen CAN H und CAN L auf, über die Bits gegebenenfalls differentiell übertragen werden.
  • Im Ruhezustand des CAN-Busses weisen beide Datenbusleitungen CAN H und CAN L etwa gleiches Potential auf, da die beiden Leitungen in dem der Figur nicht dargestellter Weise über einen Abschlusswiderstand miteinander verkoppelt sind. Werden einzelne Bits von einem Sender übertragen, so wird das Potential der Datenbusleitung CAN H angehoben und das Potential der Datenbusleitung CAN L abgesenkt.
  • In der Schaltungsanordnung gemäß Figur 1 geschieht dies mittels eines Treibers 1 bezüglich der Datenbusleitung CAN H und mittels eines Treibers 2 bezüglich der Datenbusleitung CAN L Beide Treiber 1 und 2 werden mittels einer Treibersteuerung 3 angesteuert. Die Treibersteuerung 3 steuert die beiden Treiber 1 und 2 synchron so, dass einzelne Bits differentiell über die beiden Datenbusleitungen CAN H bzw. CAN L übertragen werden. Dazu wird die Treibersteuerung 3 mittels eines Signals TXD angesteuert. Das Signal TXD hat im Ruhezustand hohes Potential. Ein einzelnes, auf dem Datenbus zu übertragendes aktiver dominates Bit ist in dem Signal TXD durch niedrigen Pegel gekennzeichnet. Solange das Signal TXD einen niedrigen Pegel hat, wird also eine entsprechende Ansteuerung der Treiber 1 und 2 mittels der Treibersteuerung 3 vorgenommen, so dass das Bit in oben beschriebener Weise differentiell über die beiden Datenbusleitungen CAN H bzw. CAN L übertragen wird. Zur Stromversorgung ist der Treiber 1 mit einem Versorgungspotential VCC und der Treiber 2 mit einem Bezugspotential GND verbunden.
  • Bei einer derartigen Übertragung dominanter Bits auf dem Datenbus können gegebenenfalls Störungen auftreten. Insbesondere können die Datenbusleitungen CAN H und CAN L einen Kurzschluss gegen ein anderes Potential oder untereinander aufweisen. Daher ist es wünschenswert, jederzeit festzustellen, ob eine derartige Fehlerbedingung vorliegt. Erschwerend bei der Ermittlung derartiger Fehlbedingungen tritt jedoch ein, dass es auf den Datenbusleitungen CAN H bzw. CAN L eine Masseverschiebung geben kann, die insbesondere bei der Umgebung von Fahrzeugen auftreten kann. Es ist daher eine erfindungsgemäße Schaltungsanordnung zur Fehlererkennung vorgesehen, welche zwar auf Kurzschlüsse des Zweidraht-Datenbusses reagiert, welche jedoch unempfindlich gegen Potentialverschiebungen der beiden Busleitungen ist.
  • Der Kerngedanke der erfindungsgemäßen Schaltungsanordnung zur Fehlererkennung besteht darin, eine Messung der Differenz der beiden Treiberströme, die von den Treibern 1 bzw. 2 auf den Datenbus gegeben werden, vorzunehmen. Im Gegensatz zu den Anordnungen nach dem Stand der Technik, bei denen Spannungen ausgewertet werden, wird hier also eine Strom-Auswertung vorgenommen, die deutlich unempfindlicher gegen Potentialverschiebungen oder gegen äußere EMV-Einflüsse ist.
  • Die erfindungsgemäße Schaltungsanordnung weist daher Mittel 4 zur Differenzstrommessung auf. Die Mittel 4 sind in dem Ausführungsbeispiel gemäß Figur 1 als Komperator ausgebildet, dem von dem Treiber 1 und dem Treiber 2 jeweils ein Signal zugeführt wird, welches proportional dem Treiberstrom ist, den der Treiber 1 bzw. der Treiber 2 in die jeweilige Datenbusleitung CAN H bzw. CAN L schickt. Mittels des Komperators 4 wird eine Differenzbildung dieser Treiberströme vorgenommen und mit einem vorgegebenen Grenzwert verglichen. Diese Vergleichsergebnis wird als Signal C an Mittel 5 zur Auswertung gegeben. Die Mittel 5 werten das Signal C weiter aus und liefern ein entsprechendes Fehlersignal F. Da die Auswertung der Differenz der Treiberströme nur während des Sendens dominanter Bits mittels des in Figur 1 dargestellten Transivers stattfinden soll, wird den Mitteln 5 zur Auswertung das Signal TXD zugeführt, so dass die Mittel 5 die Auswertung des Signals C nur während solcher Zeiten vornehmen, in denen das Signal TXD einen niedrigen Pegel hat, in denen also der Transiver ein dominantes Bit auf dem Datenbus sendet. Die Mittel 5 können darüber hinaus so ausgelegt sein, dass sie eine zeitliche Verzögerung des Signals F vornehmen und/oder dass sie eine Auswertung über mehrere Werte des Signals C vornehmen.
  • Darüber hinaus kann in der Figur nicht dargestellter weise mittels eines Summirers eine Summenbildung der Treiberströme vorgenommen werden und mittels eines weiteren Komparators ausgewertet werden, indem ein Vergleich mit einem zweiten vorgegebenen Grenzwert vorgenommen wird. Das Vergleichssignal kann dazu herangezogen werden, das Signal TXD den Mitteln 5 nur während solcher Zieten zuzuführen, in denen das Summensignal den grenzwert unterschreitet. Damit können Arbitrierungsphasen und Acknowledge-Bits von der Fehlerauswertung ausgeschlossen werden. Somit wird verhindert, dass ein korrekt ausgewertetes Fehlersignal vorzeitig während einer solchen Phase ungewollt überschrieben wird. Arbitrierungsphasen und Acknowledge-Bits sind dadurch gekennzeichnet, dass mehrere Transceiver gleichzeitig ein dominantes Bit auf dem Bus senden können. Als Folge fällt die Summe der beiden Treiberströme unter einen Grenzwert und das Strom-Differenzsignal wird nicht ausgwertet.
  • Die Mittel 5 kann als Zähler mit einer Zähltiefe n ausgebildet sein, der bei positivem Signal C hochzählt und bei negativem Signal C herunterzählt. Das Zählereignis kann dabei am ende der dominanten Bitphase ausgelöst werden. Überschreitet der Zähler einen vorgegebenen Wert, wird das Fehlersignal F gesetzt. Hierdurch wird gleichzeitig eine Majoritätsauswertung erzielt, da erst dann ein Fehlersignal ausgegeben wird, wenn n-mal häufiger ein Stromdifferenz-Fehler als kein solcher Fehler festgestellt worden ist.
  • In Figur 2 ist eine mögliche Ausgestaltung dem Mittel 5 zur Auswertung gemäß Figur 1 dargestellt. Die Darstellung gemäß Figur 2 zeigt eine Schieberegisterkette von 3 D-Flip-Flops 11, 12 und 13, die hintereinander geschaltet sind Den Takteingängen der D-Flip-Flops 11, 12 und 13 wird das Signal TXD zugeführt. Dem ersten Schieberegister 11 wird eingangsseitig das Signal C zugeführt. Das letzte D-Flip-Flop 13 der Schieberegisterkette liefert ausgangsseitig das Fehlersignal F.
  • Mittels eines solchen Schieberegisters innerhalb dem Mittel 5 zur Auswertung kann eine Verzögerung der Fehlerausgabe erzielt werden, wobei die Dauer der Verzögerung von der Länge des Schieberegisters abhängt. Jeder neue Wert C wird mit einem neuen Impuls des Signals TXD in das darauffolgende Schieberegister übernommen. In dem Beispiel gemäß Figur 3 wird so eine Verzögerung des Fehlersignals F um die Dauer drei übertragener dominanter Bits erzielt.
  • Dabei werden die D-Flip-Flops 11, 12 und 13 vorteilhaft mittels der positiven Flanke des Signals TXD getaktet. Diese Rückflanke des Signals TXD erscheint am Ende eines jeden dominanten Bits. Zu diesem Zeitpunkt sind die Treiber 1 und 2 der Anordnung gemäß Figur 1 noch voll aktiv, so dass eine Auswertung der Treiberströme erfolgen kann. Andererseits wird durch die Auswertung zu diesem Zeitpunkt sichergestellt, dass Einschwingvorgänge, die sich beim Aufschalten eines dominanten Bits auf die Datenbusleitung CAN H bzw. CAN L ergeben, nicht mehr wirksam sind. Eine andere Möglichkeit, eine solche Auswertung der Treiberströme erst gegen Ende der Bitphase eines jeden übertragenen dominanten Bits vorzunehmen, ist in Figur 3 dargestellt. Figur 3 zeigt ein Schieberegister mit D-Flip-Flops 11, 12 und 13 entsprechend der Verschaltung gemäß Figur 2. In der Variante gemäß Figur 3 wird jedoch das Signal TXD mittels eines Timers 14 verzögert. Hier sind die D-Flip-Flops so ausgelegt, dass sie auf die Vorderflanke des TXD-Signals, also auf dessen negative Flanke reagieren. Mittels des Timers 14 wird eine solche Verzögerung eingestellt, dass die D-Flip-Flops 11, 12 bzw. 13 Daten an ihren Dateneingängen D erst während der zweiten Hälfte der Dauer eines dominanten Bits übernehmen. Auch auf diese Weise kann somit sichergestellt werden, dass eine Auswertung der Differenzströme erst in der zweiten Hälfte eines übertragenen dominanten Bits stattfindet.
  • Figur 4 zeigt eine weitere Variante der Mittel 5 der Schaltungsanordnung gemäß Figur 1. Auch in dieser Variante sind 3 D-Flip-Flops 11, 12 und 13 vorgesehen, welche hintereinander geschaltet sind und mittels des Signals TXD getaktet werden. Bei dieser Variante wird jedoch nicht eine Verzögerung der Ausgabe des Fehlersignals F erzielt. Vielmehr ist hier das Ziel, eine Majoritätsauswertung dreier aufeinanderfolgender, in den D-Flip-Flops 11, 12 und 13 gespeicherter Fehlersignale zu erzielen. Dazu sind alle drei Datenausgänge Q der D-Flip-Flops 11, 12 und 13 auf drei Eingänge eines UND-Gatters 15 geführt. Das UND-Gatter 15 liefert ausgangsseitig das Fehlersignal F. Hierdurch wird erreicht, dass ein Fehlersignal F nur dann abgegeben wird, wenn während dreier aufeinanderfolgender dominanter Bits das Signal C signalisiert hat, dass der Differenzstrom der beiden Treiber den vorgegeben Grenzwert überschritten hat.
  • Selbstverständlich sind auch andere Varianten der Majoritätsauswertung möglich. In jedem Falle soll durch eine Majoritätsauswertung sichergestellt werden, dass ein Fehlersignal nicht bereits dann abgegeben wird, wenn während des Sendens eines einzelnen dominanten Bits die Fehlerbedingung erfüllt war, da dies gegebenenfalls aufgrund von Störungen der Fall gewesen sein könnte.
  • Die in Figur 4 dargestellte Variante der Mittel 5 zur Auswertung des Differenzsignals bieten nicht mehr die Möglichkeit, eine zeitverzögerte Auswertung vorzunehmen. Dies ist jedoch gsmäß Figur 5 wiederum möglich Figur 5 weist ein Schieberegister mit D-Flip-Flops 11, 12 und 13 auf, die entsprechend der Variante gemäß Figur 4 verschaltet sind. Das Schieberegister ist jedoch um ein weiteres D-Flip-Flop 16 verlängert, das dem D-Flip-Flop 13 nachgeschaltet ist.
  • Es ist ein erstes UND-Gatter 17 vorgesehen, welches die Datenausgänge der D-Flip-Flops 11, 12 und 13 auswertet, sowie ein zweites UND-Gatter 18, welches die Datenausgänge der D-Flip-Flops 12, 13 und 16 auswertet. Die Ausgangssignale der beiden &-Gatter 17 und 18 sind auf ein ODER-Gatter 19 geführt, welches ausgangsseitig das Fehlersignal F liefert.
  • Mittels des verlängerten Schieberegisters und der modifizierten Majoritätsauswertung in der Schaltung gemäß Figur 5 wird erreicht, dass außer der Majoritätsauswertung auch eine Zeitverzögerung erreicht wird, wie dies für die Varianten gemäß Figuren 2 und 3 ohne Majoritätsauswertung vorgesehen ist.
  • Die in Figur 5 dargestellte Variante der Mittel 5 zur Auswertung kombiniert also eine Zeitverzögerung der Ausgabe des Fehlersignals F der Varianten gemäß Figuren 2 und 3 mit einer Majoritätsauswertung der in Figur 4 dargestellten Variante der Mittel 5 zur Auswertung.
  • In Figur 6 ist ein Blockschaltbild einer zweiten Ausführungsform der erfindungsgemäßen Schaltungsanordnung in einem Transiver dargestellt.
  • Der Transiver des zweiten Ausführungsbeispiels gemäß Figur 6 weist in gleicher Weise wie der Transiver des ersten Ausführungsbeispiels gemäß Figur 1 einen ersten Treiber 1, einen zweiten Treiber 2 und eine Treibersteuerung 3 auf. Auch die Funktionsweise des Transivers ist insoweit identisch, mit derjenigen des ersten Ausführungbeispieles gemäß Figur 1.
  • Auch die erfindungsgemäße Schaltungsanordnung zur Fehlererkennung weist entsprechend des ersten Ausführungsbeispiels eine Komperator 4 auf, der von den beiden Treibern 1 und 2 jeweils die Treiberströme zugeführt werden und welcher ausgangsseitig ein Signal C liefert, welches den Wert der Differenz der beiden Treiberströme signalisiert. Dieses Signal wird mittels Mitteln 23 zur Auswertung ausgewertet, welche ausgangsseitig das Fehlersignal aus S liefern. In soweit ist auch die Funktionsweise der erfindungsgemäßen Schaltungsanordnung in dem zweiten Ausführungsbeispiel gemäß Figur identisch mit derjenigen in dem ersten Ausführungsbeispiel gemäß Figur 1.
  • Das zweite Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung gemäß Figur 6 weist jedoch zusätzlich Mittel 21, 22 und 23 auf, die einen unmittelbaren Vergleich der Ströme der Treiber 1 und 2 mit einem Referenzsignal REF vornehmen und welche dann, wenn die Treiberströme einzeln dieses Referenzsignal REF überschreiben, ebenfalls ein Fehlersignal abgeben.
  • Dazu ist ein Komperator 21 vorgesehen, welcher den Treiberstrom des Treibers 1 mit dem Referenzsignal REF vergleicht und welcher ein entsprechendes Ausgangssignal an die Mittel 23 zur Auswertung liefert.
  • In entsprechender Weise ist ein Komperator 22 vorgesehen, welcher den Treiberstrom des Treibers 2 mit dem Referenzsignal REF vergleicht und das Vergleichsergebnis ebenfalls an die Mittel 23 zur Auswertung abgibt.
  • Die Mittel 23 zur Auswertung gegen dann ein Fehlersignal ab, wenn entweder die Differenz der Treiberströme den vorgegebenen Grenzwert überschreitet, wenn der Treiberstrom des Treibers 1 das Referenzsignal REF überschreitet oder wenn der Treiberstrom des Treibers 2 das Referenzsignal REF überschreitet.
  • Durch diese zusätzliche Auswertung der einzelnen Treiberströme wird eine zusätzliche Kennungssicherheit erzielt. Insbesondere kann durch die Ergänzung der Schaltung ein Kurzschluss zwischen den Leitungen sicherer erkannt werden.
  • Figur 7 zeigt eine mögliche Implementierung der Mittel 23 zur Auswertung der Schaltung gemäß Figur 6.
    Die beiden von den Komperatoren 21 und 22 abgegebenen Signale R Index H und R Index L werden in Schaltung gemäß Figur 7 einem UND-Gatter 31 zugeführt, dessen Ausgangssignal auf erste Eingänge von ODER-Gattem 32,33 und 34 gegeben wird.
  • Im zweiten Eingang des ODER-Gatters 32 ist das Signal C des Komperators 4 der Schaltung gemäß Figur 6 zugeführt.
  • Die Schaltung gemäß Figur 7 weist drei D-Flip-Flops von 35, 36 und 37 auf, welche mittels des Signals TXD getaktet werden.
  • Das Ausgangssignal des ODER-Gatters 32 ist auf den Dateneingang D des Flip-Fops 35 geführt, dessen Ausgangssignal auf den zweiten Eingang des ODER-Gatters 33 geführt ist. Dessen Ausgangssignal wiederum ist auf das zweite D-Flip-Flop 36 geführt, dessen Ausgangssignal auf den zweiten Eingang des ODER-Gatters 34 gekoppelt ist. Das Ausgangssignal des ODER-Gatters 34 ist auf den Dateneingang des D-Flip-Flop 37 gekoppelt, dessen Datenausgang Q das Fehlersignal F liefert.
  • Durch die Variante des Schieberegisters in der Schaltung gemäß Figur 7 wird erreicht, dass für jeden einzelnen zwischengespeicherten Fehlerzustand außerdem überprüft wird, ob eines der Signale R Index H oder R Index L für das jeweilige dominante Bit angesprochen hat. Somit speichern die D-Flip-Flops 35, 36 und 37 für jedes einzelne dominante Bit dann ein Fehlersignal, wenn eine der drei Fehlerbedingungen erfüllt war, wenn also eines der Signale R Index H, R Index L oder C während des Sendens des ihm zugeordneten dominanten Bits aktiv war.
  • Bezüglich des zweiten Ausführungsbeispiels gemäß Figur 6 und 7 kann eine zusätzliche Filterung des Fehlersignals F vorgenommen werden. Dabei ist jedoch zu beachten, dass eine Erkennung des Kurzschlusses zwischen den beiden CAN-Busleitungen CAN H und CAN L unmittelbar ausgewertet werden muss, da ein solcher Kurzschluss dazu führt, dass keine Datenübertragung über den Bus mehr möglich ist und die Datenübertragung sofort deaktiviert wird.

Claims (11)

  1. Schaltungsanordnung zur Fehlererkennung eines Zweidraht-Datenbusses, auf dem gesendete, dominante Bits differentiell auf den beiden Busleitungen übertragen werden,
    dadurch gekennzeichnet,
    dass die Anordnung Mittel zur Differenzstrommessung (4) aufweist, mittels derer in einem Sender beim Senden dominanter Bits auf den Datenbus die Differenz der Treiberströme, mit denen die beiden Busleitungen angesteuert werden, gemessen wird, und dass Mittel zur Auswertung (5) vorgesehen sind, welche ein Fehlersignal abgeben, wenn die Differenz der Treiberströme einen vorgegebenen Grenzwert überschreitet.
  2. Anordnung nach Anspruch 1,
    dadurch gekennzeichnet,
    dass es sich bei dem Zweidraht-Bus um einen CAN-Bus nach ISO 11898 handelt.
  3. Anordnung nach Anspruch 1,
    dadurch gekennzeichnet,
    dass die Anordnung die Messung und/oder Auswertung der Differenz der Treiberströme in einer zweiten Hälfte der Dauer eines gesendeten Bits vornimmt.
  4. Anordnung nach Anspruch 1,
    dadurch gekennzeichnet,
    dass die Anordnung zusätzlich Mittel (21,22,23) aufweist, welche beide Treiberströme einzeln mit einer Referenzstrom vergleichen und welche dann eine Fehlermeldung abgeben, wenn beide Treiberströme einzeln den Referenzstrom übersteigen.
  5. Anordnung nach Anspruch 2 und 3,
    dadurch gekennzeichnet,
    dass das TXD-Eingangssignal eines CAN-Bus-Senders zur Bestimmung eines Zeitpunkts der Messung und/oder Auswertung der Treiberströme eingesetzt wird, insbesondere, dass die Rückflanken des TXD-Signals die Messzeitpunkte bestimmen.
  6. Anordnung nach Anspruch 3,
    dadurch gekennzeichnet,
    dass die Anordnung einen Timer (14) aufweist, welcher die Messung und/oder Auswertung der Treiberströme um eine vorgegebene Zeitspanne nach Beginn des Sendens eines dominanten Bits auslöst.
  7. Anordnung nach Anspruch 2,
    dadurch gekennzeichnet,
    dass die Anordnung die Messung und/oder Auswertung der Treiberströme nur während einer Transmit Interrupt Service Routine des CAN-Busses vornimmt.
  8. Anordnung nach Anspruch 2,
    dadurch gekennzeichnet,
    dass die Anordnung ein Schieberegister (11,12,13;16; 35,36,37) aufweist, mittels dessen das Fehlersignal verzögert ausgegeben wird.
  9. Anordnung nach Anspruch 8,
    dadurch gekennzeichnet,
    dass die Anordnung eine Majoritätsschaltung (15;17,18,19) aufweist, welche die Auswertung der Messungen derart gestaltet, dass nur dann eine Fehlermeldung abgegeben wird, wenn die Majorität mehrerer Messungen ein Überschreiten des Grenzwerts ergeben hat.
  10. Anordnung nach Anspruch 1 oder 8,
    dadurch gekennzeichnet,
    dass die Anordnung bei einer Majoritätsauswertung auch die jeweiligen Bitpositionen berücksichtigt und vorzugsweise eine Fehlermeldung dann unterdrückt, wenn während des Sendens eines Bits der Grenzwert überschritten wurde, nicht aber beim Senden der beiden diesem Bit benachbarten Bits.
  11. Anordnung nach Anspruch 1,
    dadurch gekennzeichnet,
    dass die Anordnung neben der Auswertung der Differenz der Treiberströme auch eine Auswertung von deren Summe vornimmt und eine Auswertung der Differenz der Treiberströme nur dann vornimmt, wenn die Summe der Treiberströme einen vorgegebenen Grenzwert überschreitet.
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