EP0000472A1 - High-density integrated semiconductor device comprising a diode-resistor structure - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 16
- 230000015654 memory Effects 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims 1
- 238000010292 electrical insulation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 208000000044 Amnesia Diseases 0.000 description 1
- 101100390736 Danio rerio fign gene Proteins 0.000 description 1
- 101100390738 Mus musculus Fign gene Proteins 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 231100000863 loss of memory Toxicity 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Definitions
- the invention relates to a highly integrated semiconductor arrangement containing a diode / resistor configuration according to the preamble of claim 1, which can preferably be used as a separating diode interacting with the selection lines of an integrated memory arrangement with a high-impedance leakage resistance.
- a constant endeavor in the development of integrated semiconductor circuit concepts consists in designing the individual or more circuit elements to be as space-saving as possible in order to be able to accommodate as many circuit elements or functions as possible on a semiconductor chip.
- Such increases in the degree of integration have a directly favorable effect on the costs, reliability, etc. of the products made from them.
- US Pat. No. 3,631,311 deals with an integrated semiconductor circuit arrangement which provides a transistor with a base leakage resistance integrated directly therewith. The resistance area extends on one side into the surrounding insulation area, whereby an external resistance connection can also be saved.
- the bleeder resistor integrated with the transistor base is designed as a so-called pinch or dumbbell resistor.
- Such a pinch resistor is a double-diffused resistor, in which the line channel of the actual resistance region is constricted in its cross section by introducing a further doping region of the opposite conductivity type. Relatively high-resistance values can be achieved in this way, without an otherwise inevitably high semiconductor area requirement when the sheet resistance is used.
- the invention solves the problem of specifying an integrated semiconductor arrangement for a diode / resistor configuration which is as space-saving as possible and which, in particular, requires as few external connection contacts and interconnection conductors as possible and can be produced by conventional process steps.
- the resistance should be able to be designed for high resistance values, as are required for leakage resistors and have the lowest possible parasitic capacitance.
- the invention provides for the extremely extensive integration of a Schottky diode with a pinch resistor connected to it, the pinch-up doping region of which also represents the cathode connection doping region of the Schottky-Doide.
- the Schottky contact can additionally be formed simultaneously with the resistance connection by a common metal electrode overlapping the associated P / N junction.
- the additional contact for the resistor can also be saved by extending the resistance area into the surrounding insulation area, via which the corresponding voltage supply then takes place when the resistor is used as a discharge resistor.
- the diode / resistor configuration constructed according to the measures of the invention is distinguished by an extremely small requirement for active semiconductor area, since it manages with a minimum of external connections and interconnections while avoiding intermediate insulation.
- the available high resistance value with only a small parasitic capacitive influence allows a versatile application, for. B. as a isolation diode / leakage resistance combination with low own power dissipation.
- the diode D is a Schottky diode with the anode connection A and the cathode connection K.
- the resistor R is connected to the anode A, and a reference voltage can be applied to the other connection VR. If the resistor R is used as a bleeder resistor, VR can, for example, be the most negative voltage occurring in the circuit.
- the symbol used for the resistor R in FIG. 1 is intended to indicate that this is a (known per se) pinch Resistance with a cut-off zone in the course of the resistance range.
- FIG. 2A now shows a particularly advantageous exemplary embodiment for the highly integrated embodiment of the circuit shown in FIG. 1 as a semiconductor arrangement.
- FIG. 2B additionally shows a cross-sectional illustration along the section line designated in FIG. 2A.
- the cross-sectional view in, Fig. 2B expanded in the sense of a perspective representation.
- the diode / resistor combination according to the invention can be produced by means of conventional methods which are customary in the field of integrated semiconductor circuits, which is why there is no need to go into this in the present context.
- a P-type semiconductor substrate 1, e.g. from single-crystal silicon.
- buried doping regions in the form of the known subcollector regions can be provided in the substrate 1, but are not shown in the present case for the sake of clarity.
- an epitaxial layer of the opposite conductivity type is usually applied to the substrate 1 using known epitaxial processes and is divided into individual, delimited regions 3 made of N-conducting semiconductor material by frame-shaped separation or isolation regions 2. These delimited regions 3 of the epitaxial layer serve in a known manner to accommodate the semiconductor components to be formed therein.
- such a delimited area 3 consists of N conductive semiconductor material the diode D and the resistor R integrated therewith arranged.
- the resistor R consists of the elongated P-conducting doping region 4, the cross-section of which is constricted in the manner customary for pinch resistors by introducing a further doping region 5 of the opposite conductivity type, in the present case made of N-conducting semiconductor material.
- the constriction doping region 5 has a smaller penetration depth than the resistance region 4.
- the pinch-off region 5 extends beyond the width of the resistance region 3 (at 6), so that there it is in connection with the semiconductor material surrounding the resistance region 4 in region 3 of the same conductivity type.
- the conventional doping methods such as diffusion or ion implantation, can be used to produce the doping regions 4 and 5.
- the resistance region 4 is equipped with a metal electrode, A, on a vein, in the exemplary embodiment of FIG. 2 at the right end.
- This metal electrode A forms an ohmic contact with the P-conducting resistance region 4. It is particularly advantageous in the context of the present invention to design the metal electrode A as an overlapping contact, so that it also extends beyond the resistance region 4 into the surrounding N conductive material of the epitaxial layer 3. As a result, in the present case, a rectifying Schottky-Coritakt is formed on the N-conducting semiconductor material of the layer 3 by the metal electrode A in addition to an ohmic contact of the resistance region 4.
- the metal electrode K can consist of the same metal as the metal electrode A, because the doping level of the pinch-up region 5 is higher than that of the semiconductor material in region 3, so that the matt electrode does not form an ohmic contact.
- the production of the metal electrodes A and K can also be carried out by means of conventional methods, e.g. B. by means of aluminum vapor deposition, sputtering, etc., take place.
- both the formation of the doping regions and the metallizations, together with the corresponding method steps can be carried out for the further circuit elements to be produced on the same semiconductor chip, z. B.
- the P conductive resistance region 4 can be made simultaneously with the base doping, the pinch-up doping region 5 with the emitter doping and the contacting with the other metallizations for the connections and conductor tracks on the chip.
- the circuit shown in FIG. 1 completes the diode D with its external connections A and K and the resistor R connected to the anode A.
- the resistor R as a bleed resistor for the most negative potential occurring in the circuit, the contact required on the resistance region 4 can finally be saved, according to an advantageous development of the invention, by having the resistance region 4 with its other end, in the exemplary embodiment shown on the left extends into the insulation zone 2 surrounding the semiconductor region 3. Since the insulation regions 2 for forming blocked P / N transitions are generally at the lowest potential occurring in the circuit, the resistor R receives the corresponding voltage supply at its connection for the reference potential VR without a special, area-consuming additional contact to have to provide.
- the diode / resistor combination shown in FIG. 1 is therefore extraordinarily high in terms of integration and only two external contacts realizable, which results in a considerable saving of space in comparison to a conventional design of such a circuit part, which is to be illustrated with the aid of FIG. 3 with the aid of a scale comparison of areas.
- FIG. 3 shows a conventional, integrated semiconductor arrangement for the circuit part shown in FIG. 1.
- Fig. 3 is in a first isolated semiconductor region 8 of the pinch resistor with its conductive resistance P, area 9 and formed the A bschnürdot ists Scheme 10 as well as the two outer terminals 11 and 12.
- the Schottky diode is made in a second semiconductor region 13 from N conductive semiconductor material.
- the metal electrode 14 forms the Schottky junction for the anode, while the further metal electrode 15 on the N-conducting doping region 16 forms an ohmic contact for the cathode of the Schottky diode.
- a comparison of the area of the conventional embodiment according to FIG. 3 with the embodiment according to a preferred embodiment of the invention according to FIG. 2A results in an area saving of approximately 54% if the diode / resistor configuration according to FIG. 1 is integrated according to the invention.
- FIG. 4 is as an application example of the use of the diode / resistor configuration according to the invention in the control area of a semiconductor memory.
- FIG. 4 shows a section of a memory arrangement which is limited to a bit line pair BLO, BL1.
- BLO bit line pair
- BL bit line pair
- Each such group of transistors belonging to a bit line pair or to a word line can be decoupled from the corresponding transistors of another bit line pair or another word line by means of the diode / resistor configuration shown in the boxed area 21 according to FIG. 1. If a chip selection signal is present, all decoupling diodes D on the chip in question are reverse-biased, so that write-in or read-out processes can be carried out for the memory cells on the chip.
- a bleeder resistor R is additionally provided parallel to the anode connection of the decoupling diode D. So that only the lowest possible current can flow through the bleeder resistor in the selection case, the bleeder resistor R should have the highest possible resistance value and the most parasitic capacitance. These properties go directly into the switching times that can be achieved and the power loss.
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Abstract
Description
Die Erfindung bezieht sich auf eine hochintegrierte Halbleiteranordnung enthaltend eine Dioden-/Widerstandskonfiguration gemäß dem Oberbegriff des Patentanspruchs 1, die vorzugsweise als mit den Auswahlleitungen einer integrierten Speicheranordnung zusammenwirkende Trenndiode mit einem hochohmigen Ableitwiderstand Anwendung finden kann.The invention relates to a highly integrated semiconductor arrangement containing a diode / resistor configuration according to the preamble of claim 1, which can preferably be used as a separating diode interacting with the selection lines of an integrated memory arrangement with a high-impedance leakage resistance.
Ein ständiges Bestreben bel der Entwicklung integrierter Halbleiterschaltungskonzepte besteht darin, die einzelnen oder mehreren Schaltungselemente möglichst flächensparend auszulegen, um so auf einem Halbleiterchip möglichst viele Schaltungselemente bzw. -funktionen unterbringen zu können. Derartige Erhöhungen des Integrationsgrades wirken sich unmittelbar günstig auf die Kosten, die Zuverlässigkeit etc. .der daraus hergestellten Produkte aus.A constant endeavor in the development of integrated semiconductor circuit concepts consists in designing the individual or more circuit elements to be as space-saving as possible in order to be able to accommodate as many circuit elements or functions as possible on a semiconductor chip. Such increases in the degree of integration have a directly favorable effect on the costs, reliability, etc. of the products made from them.
In der US-PS 3 631 311 ist beispielsweise eine integrierte Halbleiterschaltungsanordnung behandelt, die einen Transistor mit einem unmittelbar damit integrierten Basisableitwiderstand vorsieht. Der Widerstandsbereich erstreckt sich dabei einseitig bis in den umgebenden Isolationsbereich, wodurch zusätzlich ein äußerer Widerstandsanschluß eingespart werden kann. In einer ähnlichen Konfiguration ist nach der Veröffentlichung im IBM Technical Disclosure Bulletin Vol. 11, No. 11, April 1969, Seite 1439 der zusammen mit der Transistorbasis integrierte.Ableitwiderstand als sog. Pinch- bzw. Dumbbell-Widerstand ausgelegt. Bei einem solchen Pinch-Widerstand handelt es sich um einen doppeltdiffundierten Widerstand, bei dem der Leitungskanal des eigentlichen Widerstandsbereiches durch Einbringung eines weiteren Dotierungsbereichs vom entgegengesetzten Leitfähigkeitstyp in seinem Querschnitt eingeschnürt wird. Damit lassen sich relativ hochohmige Widerstandswerte erreichen, ohne daß damit ein ansonsten bei Ausnutzung des Bahnwiderstandes zwangsläufiger hoher Halbleiterflächenbedarf verbunden wäre.For example, US Pat. No. 3,631,311 deals with an integrated semiconductor circuit arrangement which provides a transistor with a base leakage resistance integrated directly therewith. The resistance area extends on one side into the surrounding insulation area, whereby an external resistance connection can also be saved. In a similar configuration, after publication in IBM Technical Disclosure Bulletin Vol. 11, No. April 11, 1969, Page 1439 the bleeder resistor integrated with the transistor base is designed as a so-called pinch or dumbbell resistor. Such a pinch resistor is a double-diffused resistor, in which the line channel of the actual resistance region is constricted in its cross section by introducing a further doping region of the opposite conductivity type. Relatively high-resistance values can be achieved in this way, without an otherwise inevitably high semiconductor area requirement when the sheet resistance is used.
Schließlich ist in der DT-Auslegeschrift 1 808 342 sowie in der US-PS 4 005 469 eine relativ hochintegrierte Kombination eines Transistors mit einer zugehörigen Antisättigungsdiode angegeben. Dabei wird durch einen übergreifenden Metallkontakt gleichzeitig auf dem Halbleitermaterial des einen Leitfähigkeitstyps ein ohmscher sowie auf dem umgebenden Halbleitermaterial vom anderen Leitfähigkeitstyp ein gleichrichtender Schottky-Kontakt gebildet.Finally, a relatively highly integrated combination of a transistor with an associated anti-saturation diode is specified in DT-1,808,342 and in US Pat. No. 4,005,469. An overlapping metal contact simultaneously forms an ohmic and a rectifying Schottky contact on the semiconductor material of one conductivity type and on the surrounding semiconductor material of the other conductivity type.
Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, eine möglichst flächensparende integrierte Halbleiteranordnung für eine Dioden-/Widerstandskonfiguration anzugeben, die insbesondere mit möglichst wenig äußeren Anschlußkontakten und Zwischenverbindungsleiterzügen auskommt und mittels konventioneller'Verfahrensschritte herstellbar ist. Dabei soll der Widerstand für hohe Widerstandswerte auslegbar sein, wie sie für Ableitwiderstände benötigt werden und eine möglichst geringe parasitäre Kapazität aufweisen.The invention, as characterized in the claims, solves the problem of specifying an integrated semiconductor arrangement for a diode / resistor configuration which is as space-saving as possible and which, in particular, requires as few external connection contacts and interconnection conductors as possible and can be produced by conventional process steps. The resistance should be able to be designed for high resistance values, as are required for leakage resistors and have the lowest possible parasitic capacitance.
Zusammengefaßt sieht die Erfindung die extrem weitgehende Integration einer Schottky-Diode mit einem damit verbunden Pinch-Widerstand vor, dessen Abschnürdotierungsbereich gleichzeitig das Kathodenanschluß- dotierungsgebiet der Schottky-Doide darstellt. Der Schottky-Kontakt kann zusätzlich gleichzeitig mit dem Widerstandsanschluß durch eine gemeinsame den zugehörigen P/N-Übergang überlappende Metallelektrode gebildet werden. Schließlich läßt sich auch der weitere Kontakt für den Widerstand dadurch einsparen, daß man den Widerstandsbereich bis in den umgebenden Isolationsbereich hinein erstreckt, über den dann die entsprechende Spannungszufuhr beim Einsatz des Widerstandes als Ableitwiderstand erfolgt.In summary, the invention provides for the extremely extensive integration of a Schottky diode with a pinch resistor connected to it, the pinch-up doping region of which also represents the cathode connection doping region of the Schottky-Doide. The Schottky contact can additionally be formed simultaneously with the resistance connection by a common metal electrode overlapping the associated P / N junction. Finally, the additional contact for the resistor can also be saved by extending the resistance area into the surrounding insulation area, via which the corresponding voltage supply then takes place when the resistor is used as a discharge resistor.
Die nach den Maßnahmen der Erfindung aufgebaute Dioden-/ Widerstandskonfiguration zeichnet sich durch einen außerordentlich geringen Bedarf an aktiver Halbleiterfläche aus, da sie unter Vermeidung einer Zwischenisolation mit einem Minimum an äußeren Anschlüssen und Zwischenverbindungen auskommt. Der zur Verfügung stehende hohe Widerstandswert mit nur geringem parasitären kapazitiven Einfluß erlaubt eine vielseitige Anwendbarkeit, z. B. als Trenndioden-/Ableitwiderstandskombination mit geringem eigenen Verlustleistungsverbrauch.The diode / resistor configuration constructed according to the measures of the invention is distinguished by an extremely small requirement for active semiconductor area, since it manages with a minimum of external connections and interconnections while avoiding intermediate insulation. The available high resistance value with only a small parasitic capacitive influence allows a versatile application, for. B. as a isolation diode / leakage resistance combination with low own power dissipation.
Die Erfindung wird im folgenden anhand von Ausführungs-und Anwendungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.The invention is explained in more detail below on the basis of exemplary embodiments and application examples with the aid of the drawings.
Es zeigen:
- Fig. 1 das elektrische Ersatzschaltbild der Dioden-/Widerstandskombination;
- Fign. 2A u. 2B ein bevorzugtes Ausführungsbeispiel der Erfindung in einer Draufsicht sowie einem perspektivischen Querschnitt durch die zugehörige Halbleiterstruktur;
- Fig. 3 eine Draufsicht auf eine konventionell integrierte Dioden-/Widerstandskombination, mit der die Erfindung vergleichbar ist und
- Fig. 4 das elektrische Schaltbild einer Speicheransteuerung zur Erläuterung der vorteilhaften Anwendung der Erfindung.
- Figure 1 shows the electrical equivalent circuit of the diode / resistor combination.
- Fig. 2A u. 2B shows a preferred exemplary embodiment of the invention in a plan view and a perspective cross section through the associated semiconductor structure;
- Fig. 3 is a plan view of a conventionally integrated diode / resistor combination with which the invention is comparable and
- Fig. 4 shows the electrical circuit diagram of a memory controller to explain the advantageous application of the invention.
Fig. 1 zeigt das elektrische Ersatzschaltbild der Dioden-/Widerstandskonfiguration, die nach den Maßnahmen der Erfindung in der noch zu beschreibenden Weise besonders vorteilhaft im Sinne einer hohen Integrationsdichte als Halbleiteranordnung ausgebildet werden kann. Bei der Diode D handelt es sich um eine Schottky-Diode mit dem Anondenanschluß A und dem Kathodenanschluß K. Mit der Anode A ist der Widerstand R verbunden, an dessen anderem Anschluß eine Referenzspannung VR-anlegbar ist. Bei einer Benutzung des Widerstandes R als Ableitwiderstand, kann VR beispielsweise die negativste in der Schaltung vorkommende Spannung sein. Das für den Widerstand R in Fig. 1 benutzte Symbol soll darauf hinweisen, daß es sich dabei um einen (an sich bekannten) Pinch-Widerstand mit einer Abschnürzone im Verlauf des Widerstandsbereiches handelt.1 shows the electrical equivalent circuit diagram of the diode / resistor configuration, which, according to the measures of the invention, can be designed in a particularly advantageous manner in the manner to be described in the sense of a high integration density as a semiconductor arrangement. The diode D is a Schottky diode with the anode connection A and the cathode connection K. The resistor R is connected to the anode A, and a reference voltage can be applied to the other connection VR. If the resistor R is used as a bleeder resistor, VR can, for example, be the most negative voltage occurring in the circuit. The symbol used for the resistor R in FIG. 1 is intended to indicate that this is a (known per se) pinch Resistance with a cut-off zone in the course of the resistance range.
Fig.. 2A zeigt nun ein besonders vorteilhaftes Ausführungsbeispiel für die hochintegrierte Ausführung der in Fig. 1 gezeigten Schaltung als Halbleiteranordnung. Fig. 2B zeigt ergänzend dazu eine Querschnittsdarstellung entlang der in Fig. 2A bezeichneten Schnittlinie. Zur weiteren Verdeutlichung des Aufbaus der Halbleiteranordnung ist die Querschnittsdarstellung in,Fig. 2B im Sinne einer perspektivischen Darstellung erweitert. Die Herstellung der erfindungsgemäßen Dioden-/ Widerstandskombination kann mittels konventioneller auf dem Gebiet der integrierten Halbleiterschaltungen üblicher Verfahren erfolgen, weshalb darauf im vorliegenden Zusammenhang nicht näher eingegangen zu werden braucht. So kann beispielsweise von einem P leitenden Halbleitersubstrat 1, z.B. aus einkristallinem Silicium, ausgegengen werden. In dem Substrat 1 können ggf. vergrabene Dotierungsbereiche in Form der bekannten Subkollektorregionen vorgesehen werden, die jedoch im vorliegenden Fall der besseren Übersichtlichkeit wegen nicht dargestellt sind. Auf dem Substrat 1 wird bei bipolaren Halbleiteranordnungen anschließen gewöhnlich mittels bekannter Epitaxieverfahren eine Epitaxieschicht vom entgegengesetzten Leitfähigkeitstyp aufgebracht, die durch rahmenförmige Trenn- bzw. Isolationsbereiche 2 in einzelne, abgegrenzte Bereiche 3 aus N leitendem Halbleitermaterial aufgeteilt wird. Diese abgegrenzten Bereiche 3 der Epitaxieschicht dienen in bekannter Weise zur Aufnahme der darin auszubildenden Halbleiterbauelemente.2A now shows a particularly advantageous exemplary embodiment for the highly integrated embodiment of the circuit shown in FIG. 1 as a semiconductor arrangement. FIG. 2B additionally shows a cross-sectional illustration along the section line designated in FIG. 2A. To further clarify the structure of the semiconductor arrangement, the cross-sectional view in, Fig. 2B expanded in the sense of a perspective representation. The diode / resistor combination according to the invention can be produced by means of conventional methods which are customary in the field of integrated semiconductor circuits, which is why there is no need to go into this in the present context. For example, a P-type semiconductor substrate 1, e.g. from single-crystal silicon. If necessary, buried doping regions in the form of the known subcollector regions can be provided in the substrate 1, but are not shown in the present case for the sake of clarity. In the case of bipolar semiconductor arrangements, an epitaxial layer of the opposite conductivity type is usually applied to the substrate 1 using known epitaxial processes and is divided into individual, delimited regions 3 made of N-conducting semiconductor material by frame-shaped separation or isolation regions 2. These delimited regions 3 of the epitaxial layer serve in a known manner to accommodate the semiconductor components to be formed therein.
Im vorliegenden Fall sind in einem solchen abgerenzten Bereich 3 aus N leitendem Halbleitermaterial sowohl die Diode D als auch damit integriert der Widerstand R angeordnet. Der Widerstand R besteht aus dem langgestreckten P leitendem Dotierungsbereich 4, dessen Querschnitt in der für Pinch-Widerstände üblichen Art durch Einbringung eines weiteren Dotierungsgebietes 5 vom entgegengesetzten Leitfähigkeitstyp, im vorliegenden Fall aus N leitendem Halbleitermaterial, eingeschnürt ist. Der Abschnürdotierungsbereich 5 weist dabei eine geringere Eindringtiefe als der Widerstandsbereich 4 auf. In der Querrichtung erstreckt sich der Abschnürbereich 5 über die Breite des Widerstandsbereichs 3 hinaus (bei 6), so daß er dort in Verbindung mit dem den Widerstandsbereich 4 umgebenden Halbleitermaterial im Bereich 3 vom gleichen Leitfähigkeitstyp steht. Zur Herstellung der Dotierungsbereiche 4 und 5 können die konventionellen Dotierungsverfahren, wie Diffusion oder Ionenimplantation, Anwendung finden.In the present case, such a delimited area 3 consists of N conductive semiconductor material the diode D and the resistor R integrated therewith arranged. The resistor R consists of the elongated P-conducting doping region 4, the cross-section of which is constricted in the manner customary for pinch resistors by introducing a further doping region 5 of the opposite conductivity type, in the present case made of N-conducting semiconductor material. The constriction doping region 5 has a smaller penetration depth than the resistance region 4. In the transverse direction, the pinch-off region 5 extends beyond the width of the resistance region 3 (at 6), so that there it is in connection with the semiconductor material surrounding the resistance region 4 in region 3 of the same conductivity type. The conventional doping methods, such as diffusion or ion implantation, can be used to produce the doping regions 4 and 5.
Zur Herstellung eines äußeren Anschlusses ist der Widerstandsbereich 4 an einem Einde, im Ausführungsbeispiel der Fig. 2 am rechten Ende, mit einer Metallelektrode,A ausgestattet. Diese Metallelektrode A bildet mit dem P leitenden Widerstandsbereich 4 einen ohmschen Kontakt. Besonders vorteilhaft ist es im Rahmen der vorliegenden Erfindung, die Metallelektrode A als übergreifenden Kontakt auszubilden, so daß sie sich auch über den Widerstandsbereich 4 hinaus in das umgebende N leitende Material der Epitaxieschicht 3 erstreckt. Dadurch ist im vorliegenden Fall durch die Metallelektrode A neben einem ohmschen Kontakt des Widerstandsbereichs 4 ein gleichrichtender Schottky-Koritakt auf dem N leitenden Halbleitermaterial der Schicht 3 gebildet. Die für die Erzielung von gleichrichtenden Schottky-Kontakten einzuhaltenden Bedingungen bezüglich der Metall-Halbleiterpaarungen sind in der Halbleiterteohnik gut bekannt. Es ist beispielsweise bekannt, daß Metallkontakte aus Aluminium, Platin usw. auf schwach dotiertem N leitendem Silicium einen Schottky-Kontakt bilden. Der somit neben dem ohmschen Kontakt auf dem Widerstandsbereich 4 durch die Ausbildung der Metallelektrode A als übergreifender Kontakt hergestellte Schottky-Ubergang (bei 7) bildet somit gleichzeitig die Anode der in Fig. 1 im Schaltbild dargestellten Schottky-Diode D. Statt üblicherweise zwei Kontakten wird somit nur ein einziger Kontakt benötigt, was eine entsprechende Einsparung an aktiver Halbleiterfläche mit sich bringt.To establish an external connection, the resistance region 4 is equipped with a metal electrode, A, on a vein, in the exemplary embodiment of FIG. 2 at the right end. This metal electrode A forms an ohmic contact with the P-conducting resistance region 4. It is particularly advantageous in the context of the present invention to design the metal electrode A as an overlapping contact, so that it also extends beyond the resistance region 4 into the surrounding N conductive material of the epitaxial layer 3. As a result, in the present case, a rectifying Schottky-Coritakt is formed on the N-conducting semiconductor material of the layer 3 by the metal electrode A in addition to an ohmic contact of the resistance region 4. The conditions to be met for the achievement of rectifying Schottky contacts with respect to the metal-semiconductor pairings are well known in semiconductor technology. For example, it is known that metal contacts Aluminum, platinum, etc. form a Schottky contact on weakly doped N conductive silicon. The Schottky junction (at 7) thus produced in addition to the ohmic contact on the resistance region 4 by the formation of the metal electrode A as an overlapping contact thus simultaneously forms the anode of the Schottky diode D shown in the circuit diagram in FIG. 1, instead of usually two contacts thus only a single contact is required, which results in a corresponding saving in active semiconductor area.
Auf dem Abschnürdotierungsbereich 5 ist ebenfalls eine Metallelektrode für den äußeren Anschluß vorge-sehen. Diese Metallelektrode ist mit K bezeichnet, weil über sie die Kathode der Schottky-Diode D nach außen zugänglich ist. Dabei wird nun ausgenutzt, daß der Abschnürdotierungsbereich 5 neben dieser Funktion im Rahmen des Pinch-Widerstandsaufbaus infolge seiner Erstreckung in das N leitende Halbleitermaterial der den Widerstandsbereich 4 umgebenden Epitaxieschicht 3 gleichzeitig das Kathodenanschluß- dotierungsgebiet für die aus der Metallelektrode A und das N leitende Halbleitermaterial der Schicht 3 gebildete Schottky-Diode darstellt. Die Metallelektrode K kann aus demselben Metall wie die Metallelektrode A bestehen, weil der Dotierungsgrad des Abschnürdotierungs bereichs 5 höher ist als des Halbleitermaterials im Bereich 3, so daß die Matellelektrode Keinen ohmschen Kontakt bildet. Auch die Herstellung der Metallelektroden A und K kann mittels konventioneller Verfahren, z. B. mittels einer Aluminiumbedampfung, Kathodenzerstäubung usw., erfolgen. In diesem Zusammenhang ist ferner anzumerken, daß sowohl die Ausbildung der Dotierungsbereiche wie auch der Metallisierungen , zusammen mit den entsprechenden Verfahrensschritten für die weiteren auf demselben Halbleiterchip herzustellenden Schaltungselemente durchgeführt werden können, wobei z. B. der P leitende Widerstandsbereich 4 gleichzeitig mit der Basisdotierung, der Abschnürdotierungsbereich 5 mit der Emitterdotierung und die Kontaktierung mit den übrigen Metallisierungen für die Anschlüsse und Leiterzüge auf dem Chip vorgenommen werden kann.On the Abschnürdotierungsbereich 5 is also a metal electrode see e-g for the outer terminal before. This metal electrode is labeled K because the cathode of the Schottky diode D is accessible to the outside through it. In this case, use is now made of the fact that the constriction doping region 5, in addition to this function in the context of the pinch resistor construction, due to its extension into the N-conducting semiconductor material of the epitaxial layer 3 surrounding the resistance region 4, simultaneously the cathode connection doping region for the semiconductor electrode composed of the metal electrode A and the N-conducting material Layer 3 Schottky diode formed. The metal electrode K can consist of the same metal as the metal electrode A, because the doping level of the pinch-up region 5 is higher than that of the semiconductor material in region 3, so that the matt electrode does not form an ohmic contact. The production of the metal electrodes A and K can also be carried out by means of conventional methods, e.g. B. by means of aluminum vapor deposition, sputtering, etc., take place. In this context, it should also be noted that both the formation of the doping regions and the metallizations, together with the corresponding method steps can be carried out for the further circuit elements to be produced on the same semiconductor chip, z. B. the P conductive resistance region 4 can be made simultaneously with the base doping, the pinch-up doping region 5 with the emitter doping and the contacting with the other metallizations for the connections and conductor tracks on the chip.
Mit dem bisher beschriebenen Aufbau der Halbleiteranordnung sind somit von der in Fig. 1 dargestellten Schaltung die Diode D mit ihren äußeren Anschlüssen A und K sowie der mit der Anode A verbundene Widerstand R fertiggestellt. Bei.einem Einsatz des Widerstandes R als Ableitwiderstand zum negativsten in der Schaltung vorkommenden Potential kann schließlich nach einer vorteilhaften Weiterbildung der Erfindung der ansonsten erforderliche Kontakt auf dem Widerstandsbereich 4 dadurch eingespart werden, daß man den Widerstandsbereich 4 mit seinem anderen, im gezeigten Ausführungsbeispiel linken Ende bis in die den Halbleiterbereich 3 umgebende Isolationszone 2 hinein erstreckt. Da die Isolationsbereiche 2 zur Bildung gesperrter P/N-Ubergänge in der Regel auf dem niedrigsten in der Schaltung vorkommenden Potential liegen, erhält der Widerstand R auf diese Weise an seinem Anschluß für das Referenzpotential VR die entsprechende Spannungszuführung, ohne einen besonderen-flächenaufwendigen zusätzlichen Kontakt vorsehen zu müssen. Dabei kann man sich zunutze machen, daß die Isolationsbereiche 2 infolge ihrer untereinander bestehenden Verbindungen nur einen oder jedenfalls nur wenige Anschlüsse auf dem gesamten Chip erfordern.With the structure of the semiconductor arrangement described so far, the circuit shown in FIG. 1 completes the diode D with its external connections A and K and the resistor R connected to the anode A. When using the resistor R as a bleed resistor for the most negative potential occurring in the circuit, the contact required on the resistance region 4 can finally be saved, according to an advantageous development of the invention, by having the resistance region 4 with its other end, in the exemplary embodiment shown on the left extends into the insulation zone 2 surrounding the semiconductor region 3. Since the insulation regions 2 for forming blocked P / N transitions are generally at the lowest potential occurring in the circuit, the resistor R receives the corresponding voltage supply at its connection for the reference potential VR without a special, area-consuming additional contact to have to provide. One can take advantage of the fact that the isolation regions 2 require only one or at least only a few connections on the entire chip due to their interconnections.
Insgesamt ist somit die in Fig. 1 gezeigte Dioden-/Widerstandskombination mit einer außerordentlich hohen integrationsdichte und lediglich zwei externen Kontakten realisierbar, was im Vergleich zu einer üblichen Auslegung eines derartigen Schaltungsteils in einer erheblichen Flächeneinsparung resultiert, was anhand eines maßstabsgetreuen Flächenvergleichs unter Zuhilfenahme der Fig. 3 veranschaulicht werden soll.Overall, the diode / resistor combination shown in FIG. 1 is therefore extraordinarily high in terms of integration and only two external contacts realizable, which results in a considerable saving of space in comparison to a conventional design of such a circuit part, which is to be illustrated with the aid of FIG. 3 with the aid of a scale comparison of areas.
Fig. 3 zeigt eine konventionelle, integrierte Halbleiteranordnung für den in Fig. 1 gezeigten Schaltungsteil. Dabei wurden dieselben Auslegungsrichtlinien, d. h. Abstandsvorschriften, minimale Bereichsgrößen usw. wie in Fig. 2A zugrunde gelegt. In Fig. 3 ist in einem ersten isolierten Halbleiterbereich 8 der Pinch-Widerstand mit seinem P leitenden Widerstands-, bereich 9 und dem Abschnürdotierungsbereich 10 sowie den beiden äußeren Anschlüssen 11 und 12 ausgebildet. Isoliert davon ist in einem zweiten Halbleiterbereich 13 aus N leitendem Halbleitermaterial die Schottky-Diode hergestellt. Die Metallelektrode 14 bildet dabei den Schottky-Übergang für die Anode, während die weitere Metallelektrode 15 auf dem N leitenden Dotierungsbereich 16 einen ohmschen Kontakt für die Kathode der Schottky-Diode bildet. Ein Flächenvergleich der konventionellen Ausführung nach Fig. 3 mit der Ausführung nach einem bevorzugten Ausführungsbeispiel der'Erfindung entsprechend Fig. 2A ergibt eine Flächeneinsparung von etwa 54 %, wenn man die Dioden-/Widerstandskonfiguration nach Fig. 1 gemäß der Erfindung integriert.FIG. 3 shows a conventional, integrated semiconductor arrangement for the circuit part shown in FIG. 1. The same design guidelines, ie distance regulations, minimum area sizes, etc., were used as the basis in FIG. 2A. In Fig. 3 is in a first isolated semiconductor region 8 of the pinch resistor with its conductive resistance P, area 9 and formed the A bschnürdotierungsbereich 10 as well as the two outer terminals 11 and 12. In isolation from this, the Schottky diode is made in a second semiconductor region 13 from N conductive semiconductor material. The metal electrode 14 forms the Schottky junction for the anode, while the further metal electrode 15 on the N-conducting doping region 16 forms an ohmic contact for the cathode of the Schottky diode. A comparison of the area of the conventional embodiment according to FIG. 3 with the embodiment according to a preferred embodiment of the invention according to FIG. 2A results in an area saving of approximately 54% if the diode / resistor configuration according to FIG. 1 is integrated according to the invention.
Mit einer derartig hinsichtlich des Flächenbedarfs attraktiven Integration steht dem mit der Auslegung von integrierten Schaltungen befaßten Fachmann eine Schaltungsanordnung zur Verfügung, die er mit Vorteil in Verbindung mit den verschiedensten Schaltungen einsetzen kann. In Fig. 4 ist als ein Anwendungsbeispiel der Einsatz der erfindungsgemäßen Dioden-/ Widerstandskonfiguration im Ansteuerungsbereich eines Halbleiterspeichers dargestellt. Fig. 4 stellt einen Ausschnitt aus einer Speicheranordnung dar, die auf ein Bitleitungspaar BLO, BL1 beschränkt ist. Soweit es darauf im vorliegenden Fall nicht ankommt, sind die entsprechenden Schaltungsteile lediglich schematisch angedeutet, z. B. die Speicherzellen, Ausgangsverstärker usw. Um bei derartigen Halbleiterspeichern zu kurzen Zykluszeiten bei niedriger Verlustleistungsaufnahme zu kommen, müssen alle Wort- und Bit-Auswahlleitungen nach jeder Zugriffsperiode_durch eine getaktete Kontrollogik auf definierte Gleichspannungspotentiale für den Ruhezustand aufgeladen bzw. gebracht werden. Zu diesem Zweck sind eine Reihe von Transistoren als Stromsenken und Stromquellen vorgesehen, die von einem schematisch angedeuteten Schaltkreis 17 gesteuert werden. Über den Schaltkreis 17 können die Basisanschlüsse der Transistoren 18, 19 und 20 bei nicht vorliegender Selektion auf das Referenzpotential VR, z. B. das kleinste in der Schaltung vorkommende Potential, heruntergezogen werden. Der Spannungsabfall über der Trenndiode sei dabei vernächlässigt. Jede derartige Gruppe von zu einem Bitleitungspaar oder zu einer Wortleitung gehörenden Transistoren ist von den entsprechenden Transistoren eines anderen Bitleitungspaares oder einer anderen Wortleitung durch die in dem eingerahmten Bereich 21 dargestellte Dioden-/Widerstandskonfiguration entsprechend Fig. 1 entkoppelbar. Bei Vorliegen eines Chipauswahlsignals sind alle Entkoppeldioden D auf dem betreffenden Chip in Sperrichtung vorgespannt, so daß für die Speicherzellen auf dem Chip Einschreib- bzw. Auslesevorgänge durchgeführt werden -können. Um bei gesperrter Entkoppeldiode D zu gewährleisten, daß die zu nicht selektierten Auswahlleitungen gehörenden Transistoren (entsprechend 18, 19 und 20) nicht zufällig durch einen durch Leckströme bedingten Potentialanstieg am Punkt A (Anode der Entkoppeldiode D) eingeschaltet werden können, ist zusätzlich ein Ableitwiderstand R parallel zum Anodenanschluß der Entkoppeldiode D vorgesehen. Damit über den Ableitwiderstand jedoch im Selektionsfall nur ein möglichst geringer Strom fließen kann, sollte der Ableitwiderstand R einen möglichst hohen Widerstandswert sowie eine möglichst parasitäre Kapazität aufweisen. Diese Eigenschaften gehen nämlich direkt in die erzielbaren Schaltzeiten sowie die Verlustleistung ein.With such an attractive integration with regard to the space requirement, the person skilled in the design of integrated circuits has a circuit arrangement available which he can advantageously use in connection with a wide variety of circuits. 4 is as an application example of the use of the diode / resistor configuration according to the invention in the control area of a semiconductor memory. FIG. 4 shows a section of a memory arrangement which is limited to a bit line pair BLO, BL1. As far as it is not important in the present case, the corresponding circuit parts are only indicated schematically, for. B. the memory cells, output amplifiers, etc. In order to achieve short cycle times with low power dissipation in such semiconductor memories, all word and bit selection lines must be charged or brought to defined DC potentials for the idle state after each access period by clocked control logic. For this purpose, a series of transistors are provided as current sinks and current sources, which are controlled by a schematically indicated circuit 17. Via the circuit 17, the base connections of the transistors 18, 19 and 20 can be selected in the absence of the reference potential VR, z. B. the smallest potential occurring in the circuit can be pulled down. The voltage drop across the isolating diode is neglected. Each such group of transistors belonging to a bit line pair or to a word line can be decoupled from the corresponding transistors of another bit line pair or another word line by means of the diode / resistor configuration shown in the boxed area 21 according to FIG. 1. If a chip selection signal is present, all decoupling diodes D on the chip in question are reverse-biased, so that write-in or read-out processes can be carried out for the memory cells on the chip. In order to ensure, when the decoupling diode D is blocked, that the selection lines which are not selected belonging transistors (corresponding to 18, 19 and 20) cannot be switched on accidentally by a potential increase at point A caused by leakage currents (anode of the decoupling diode D), a bleeder resistor R is additionally provided parallel to the anode connection of the decoupling diode D. So that only the lowest possible current can flow through the bleeder resistor in the selection case, the bleeder resistor R should have the highest possible resistance value and the most parasitic capacitance. These properties go directly into the switching times that can be achieved and the power loss.
Es ist ersichtlich, daß im Rahmen einer integrierten Halbleiterspeicheranordnung eine derartige Entkoppeldioden-/Ableitwiderstandskonfiguration auf möglichst kleinem Raum realisieren lassen muß, um nicht eine Einbuße an auf dem Chip vorzusehenden Speicherzellen in Kauf nehmen zu müssen. Wie oben gezeigt wurde, wird diese außerordenlich hochintegrierte Auslegung durch die Erfindung ermöglicht.It can be seen that in the context of an integrated semiconductor memory arrangement, such a decoupling diode / leakage resistance configuration must be implemented in the smallest possible space in order not to have to accept a loss of memory cells to be provided on the chip. As has been shown above, this extraordinarily highly integrated design is made possible by the invention.
Claims (9)
daß.der Pinch-Dotierungsbereich (5) gleichzeitig das Kathodenanschluß-Dotierungsgebiet für die als Schottky-Diode ausgelegte Diode (D) darstellt, und daß auf dem Widerstandsbereich (4) außerhalb des Pinch-Dotierungsbereiches (5) ein über den Widerstandsbereich (4) übergreifender Metallkontakt (A) vorgesehen ist, der einerseits einen ohmschen Anschluß auf dem Widerstandsbereich (4) und andererseits mit dem den Widerstandsbereich (4) umgebenden Halbleitermaterial (3) vom dazu entgegengesetzten Leitfähigkeitstyp einen gleichrichtenden Übergang (bei 7) für die Schottky-Diodenanode bildet.1. Highly integrated semiconductor arrangement comprising a diode-resistor configuration, the resistor (R) being designed as a pinch resistor whose pinch doping region (5) is larger than the transverse dimension of the resistance doping region (4), characterized in that
that.the pinch doping region (5) simultaneously represents the cathode connection doping region for the diode (D) designed as a Schottky diode, and that on the resistance region (4) outside the pinch doping region (5) a via the resistance region (4) Overlapping metal contact (A) is provided, which on the one hand forms an ohmic connection on the resistance area (4) and on the other hand forms a rectifying transition (at 7) for the Schottky diode anode with the semiconductor material (3) surrounding the resistance area (4) of the opposite conductivity type .
daß auf dem Pinch-Dotierungsbereich (5) eine Anschlußkontaktierung (K) für den Kathodenanschluß der Schottky-Diode (D) vorgesehen ist.2. Semiconductor arrangement according to claim 1, characterized in that
that a connection contact (K) for the cathode connection of the Schottky diode (D) is provided on the pinch doping region (5).
daß der Pinch-Dotierungsbereich (5) relativ zum umgebenden Halbleitermaterial (3) vom gleichen Leitfähigkeitstyp einen höheren Dotierungsgrad aufweist,.der mindestens so hoch ist, daß eine darauf angeordnete Metallelektrode (K) einen ohmschen Kontakt bildet....3. Semiconductor arrangement according to claim 1 or 2, characterized in that
that the pinch doping region (5) has a higher degree of doping relative to the surrounding semiconductor material (3) of the same conductivity type, which is at least so high that a metal electrode (K) arranged thereon forms an ohmic contact ....
daß der Widerstand einen hochohmigen Ableitwiderstand parallel zur Anode der Schottky-Diode dar- stellt.5. Semiconductor arrangement according to at least one of the preceding claims, characterized in that
that the resistor represents a high-resistance leakage resistance parallel to the anode of the Schottky diode.
daß der Ableitwiderstand im Sperrzustand der Schottky- Diode einen Potentialanstieg an der Anode der Schottky-Diode und damit ein Leitendwerden der Schottky-Diode verhindert.6. The semiconductor arrangement according to claim 6, characterized in that
that the leakage resistance in the off state of the Schottk y diode prevents an increase in potential at the anode of the Schottky diode and thus prevents the Schottky diode from becoming conductive.
daß die Dioden-/Widerstandskonfiguration in den Auswahlleitungen für eine elektrische Speicherzellenanordnung vorgesehen ist (Fig. 4).7. Semiconductor arrangement according to at least one of the preceding claims, characterized in that
that the diode / resistor configuration is provided in the selection lines for an electrical memory cell arrangement (FIG. 4).
daß über die Dioden-/Widerstandskonfiguration die elektrische Trennung bzw. Verbindung der Auswahlleitungen mit bzw. von weiteren Schaltkreisen für die definierte Auf- bzw. Entladung der Auswahlleitungen in bzw. zwischen den Zugriffsoperationen zu den Speicherzellen herstellbar ist.8. The semiconductor arrangement according to claim 7, characterized in that
that the electrical isolation or connection of the selection lines with or from further circuits for the defined charging or discharging of the selection line via the diode / resistor configuration tions in or between the access operations to the memory cells can be produced.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| DE19772733615 DE2733615A1 (en) | 1977-07-26 | 1977-07-26 | Integrated semiconductor with diode-resistor configuration - has pinch resistor with pinch doped region greater than cross=section of residual resistor doped region |
| DE2733615 | 1977-07-26 |
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|---|---|
| EP0000472A1 true EP0000472A1 (en) | 1979-02-07 |
| EP0000472B1 EP0000472B1 (en) | 1981-02-11 |
Family
ID=6014842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| EP78100195A Expired EP0000472B1 (en) | 1977-07-26 | 1978-06-19 | High-density integrated semiconductor device comprising a diode-resistor structure |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4170017A (en) |
| EP (1) | EP0000472B1 (en) |
| JP (1) | JPS5424585A (en) |
| DE (2) | DE2733615A1 (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
| AK | Designated contracting states |
Designated state(s): DE FR GB |
|
| 17P | Request for examination filed | ||
| GRAA | (expected) grant |
Free format text: ORIGINAL CODE: 0009210 |
|
| AK | Designated contracting states |
Designated state(s): DE FR GB |
|
| REF | Corresponds to: |
Ref document number: 2860462 Country of ref document: DE Date of ref document: 19810326 |
|
| PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: FR Payment date: 19840605 Year of fee payment: 7 |
|
| PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: DE Payment date: 19840619 Year of fee payment: 7 |
|
| PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: GB Effective date: 19890619 |
|
| GBPC | Gb: european patent ceased through non-payment of renewal fee | ||
| PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: FR Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 19900228 |
|
| PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: DE Effective date: 19900301 |
|
| REG | Reference to a national code |
Ref country code: FR Ref legal event code: ST |
|
| PLBE | No opposition filed within time limit |
Free format text: ORIGINAL CODE: 0009261 |
|
| STAA | Information on the status of an ep patent application or granted ep patent |
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