DK169224B1

DK169224B1 - Method of providing a communication circuit for transferring data between a processor system and an external system

Info

Publication number: DK169224B1
Application number: DK8292A
Authority: DK
Inventors: Jan Kristoffersen
Original assignee: Jan Kristoffersen
Priority date: 1992-01-22
Filing date: 1992-01-22
Publication date: 1994-09-12
Also published as: DK8292D0; AU3449593A; WO1993015463A1; DK8292A

Description

i DK 169224 B1in DK 169224 B1

Opfindelsen angår en fremgangsmåde til tilvejebringelse af et kommunikationskredsløb til overføring af transmissionsdata imellem et processorsystem og et eksternt system ved hjælp af de signaler, der sædvanligvis anvendes til et læselager, 5 såsom en ROM eller EPROM, hvor de data, der skal overføres, genereres ved hjælp af processorsystemets adressebus til læselageret i samarbejde med processorsystemets CPU og svarer til udvalgte adresser på adressebussen, og de nævnte data i form af data på adressebussen derefter udsendes til det eks-10 terne system ved, at et læsekontrolsignal fra processorsystemet, fortrinsvis via et med adressebussen forbundet adresse-kontrolkredsløb bringes til at trigge en dataport, der står i forbindelse med det eksterne system.The invention relates to a method of providing a communication circuit for transmitting transmission data between a processor system and an external system by means of the signals usually used for a read memory, such as a ROM or EPROM, where the data to be transmitted is generated by using the processor system address bus to the read store in cooperation with the processor system CPU and corresponding to selected addresses on the address bus, and said data in the form of data on the address bus is then transmitted to the external system by transmitting a read control signal from the processor system, preferably via a the address bus connected address control circuit is triggered to trigger a data port associated with the external system.

Det er kendt at sammenbygge et kommunikationskredsløb med en 15 ROM eller EPROM. Læsning af data fra et sådant kommunikationskredsløb foregår typisk ved, at et kredsløb erstatter bestemte celler i hukommelseskredsen med en læseport til kommunikationskredsløbet. Når processoren adresserer den pågældende adresse, vil den således læse fra kommunikationsporten i 20 stedet for fra hukommelseskredsen.It is known to combine a communication circuit with a 15 ROM or EPROM. Typically, data from such a communication circuit is read by replacing certain cells in the memory circuit with a read port for the communication circuit. Thus, when the processor addresses that address, it will read from the communication port rather than from the memory circuit.

Skrivning af data til kommunikationskredsløbet er mere problematisk, idet processorens normale skrivekontrolsignal ikke anvendes i forbindelse med en ROM eller EPROM kreds. Skrivningen foregår typisk ved, at processoren foretager en normal 25 læseoperation fra udvalgte adresser i EPROM eller ROM kredsen. Denne operation medfører, at et dertil indrettet kredsløb overfører adressen på den hukommelsescelle, der læses fra, som skrivedata til kommunikationskredsløbet. Processoren skal således ved hjælp af software bringes til at læse fra en 30 adresse, der svarer til værdien af de data, der ønskes skrevet til kommunikationskredsløbet, jf. US patentskrift nr. 4.691.316 og US patentskrift nr. 5.047.926.Writing data to the communication circuit is more problematic since the processor's normal write control signal is not used in conjunction with a ROM or EPROM circuit. Typing is typically done by the processor performing a normal read operation from selected addresses in the EPROM or ROM circuit. This operation causes a dedicated circuit to transmit the address of the memory cell being read as write data to the communication circuit. Thus, by means of software, the processor must be read from a 30 address corresponding to the value of the data desired to be written to the communication circuit, cf. U.S. Patent No. 4,691,316 and U.S. Patent No. 5,047,926.

Kredsløb udført med disse kendte teknikker har imidlertid en 2 DK 169224 B1 række ulemper. Ved de pågældende processortyper kan der under det normale programflow optræde sporadiske adresseringer af læse- og skrivekredsløbet til kommunikationssystemet i EPROM kredsen. Disse sporadiske adresseringer optræder typisk under 5 de såkaldte tomgangs- eller dummybuscycles, hvor processoren er optaget af at udføre interne beregninger og ikke bruger de eksterne adresse- og databusser. Processoren kan da udføre ekstra læsninger af EPROM kredsen på adresser, der ikke vedrører det igangværende prograraflow. Disse adresseringer kan 10 medføre, at der foretages uønskede skrivninger til kommunikationsportene, hvilket igen kan medføre, at der optræder fejl i kommunikationen til det eksterne system.Circuits performed with these known techniques, however, have a number of disadvantages. For the types of processor concerned, during the normal program flow, occasional addressing of the read and write circuit to the communication system in the EPROM circuit may occur. These occasional addressing typically occurs during the so-called idle or dummy bus cycles, where the processor is busy performing internal calculations and does not use the external address and data buses. The processor can then perform additional readings of the EPROM circuit at addresses that do not relate to the ongoing prograre flow. These addresses may cause undesired writes to the communication ports, which in turn may cause communication errors to the external system.

Disse dummybuscycles er som regel udokumenterede fra processorfabrikanternes side, hvilket er ensbetydende med, at det i 15 praksis er yderst vanskeligt at fremstille programmer, der giver en pålidelig kommunikation, når der anvendes en EPROM kreds med kommunikationskredsløb efter kendt teknik.These dummy bus cycles are usually undocumented by the processor manufacturers, which means that in practice it is extremely difficult to produce programs that provide reliable communication when using an EPROM circuit with prior art communication circuits.

Yderligere er de fleste kendte kommunikationskredse opbygget, således at læse- og skriveoperationer er irreversible. Når . 20 f.eks. en databyte er læst fra kommunikationskredsen, kan den samme databyte ikke læses igen. I stedet læses den næste databyte osv. Problemerne ved den kendte teknik bliver derved yderligere forværret.Further, most known communication circuits are built up so that read and write operations are irreversible. When . 20 e.g. a data byte is read from the communication circuit, the same data byte cannot be read again. Instead, the next data byte is read, etc. The problems of the prior art are further aggravated.

Formålet med opfindelsen er anvise, hvorledes man kombinerer 25 kendt teknik til læsning og især skrivning af data til et kommunikationskredsløb i en ROM eller EPROM kreds med et kredsløb, der fungerer som en nøgle eller trigger af en læse-eller skriveoperation, hvor en veldefineret sekvens af adresseringsoperationer skal gennemløbes af processoren, inden en 30 læse- eller skriveoperation kan udføres, og hvor en veldefineret sekvens af adresseringsoperationer kan afbryde eller stoppe en påbegyndt adresseringssekvens.The object of the invention is to teach how to combine known techniques for reading and in particular writing data to a communication circuit in a ROM or EPROM circuit with a circuit which acts as a key or trigger of a read or write operation in which a well-defined sequence addressing operations must be completed by the processor before a read or write operation can be performed, and where a well-defined sequence of addressing operations can interrupt or stop a started addressing sequence.

Dette formål er ifølge opfindelsen opnået ved, at en skrive- 3 DK 169224 B1 operation udføres ved, at et antal adressebit indlæses i dataporten, idet adressebitmønsteret på den til dataporten sluttede adressebus svarer til den dataværdi, der ønskes overført, og at den del af adresseområdet, der anvendes til 5 skriveoperationer, styres ved hjælp af et triggesekvenskredsløb, der inden en skriveoperation kan udføres, skal have skiftet fra hviletilstand til klartilstand ved, at processorsystemet læser fra en bestemt adresse (en klar adresse).This object is achieved according to the invention in that a write operation is performed by a number of address bits being loaded into the data port, the address bit pattern of the address bus connected to the data port corresponding to the data value that is wanted to be transmitted and that part of the the address range used for 5 write operations is controlled by a trigger sequence circuit which, before a write operation can be performed, must have switched from idle to ready mode by the processor system reading from a specific address (a clear address).

Triggesekvenskredsløbet kan derved forhindre, at sporadiske 10 adresseringssekvenser under processorens dummycycles foretager uønskede læse- og skriveoperationer på kommunikationskreds løbet .The trigger sequence circuit may thereby prevent occasional addressing sequences during the processor's dummy cycles from performing undesirable read and write operations on the communication circuit.

Endvidere kan ifølge opfindelsen det adresseområde i læselageret, der anvendes til skriveoperationer, være mindre end 15 det adresseområde, som kan udvælges af læsekontrolsignalet og af adressekontrolkredsløbet, idet der i adresseområdet, der ikke benyttes af dataporten og læsekontrolsignalet, udvælges et adresseområde til skriveoperationer, hvilket adresseområde har en til porten svarende størrelse. Derved muliggøres en 20 bedre udnyttelse af adresseområdet.Furthermore, according to the invention, the address area in the read storage used for write operations may be less than the address range selectable by the read control signal and by the address control circuit, in the address area not used by the data port and read control signal, an address range is selected for write operations. address range has a size corresponding to the port. This enables a better utilization of the address area.

En fremgangsmåde hvor et til skriveoperationer indrettet kredsløb kombineres med et til læseoperationer indrettet kredsløb til dannelse af et fælles kommunikationskredsløb, der både kan foretage skriveoperationer og læseoperationer, 25 kan være ejendommelig ved, at et læsekontrolsignal anvendes til at udvælge et adresseområde for det fælles kredsløb samtidigt med, at adressekontrolkredsløbet opdeler dette adresseområde på en sådan måde, at de til skriveoperationer og de til læseoperationer indrettede kredsløb benytter forskellige 30 dele af adresseområdet samtidigt med, at det til læseoperationer indrettede kredsløb på normal måde overfører data til processorsystemet via en databus.A method in which a write operation circuit is combined with a read operation circuit to form a common communication circuit capable of both write operation and read operation 25 may be peculiar in that a read control signal is used to select an address area of the common circuit simultaneously. in that the address control circuit divides this address area in such a way that the writing operations and the read-arranged circuits use different 30 parts of the address area while the read-arranged circuit normally transmits data to the processor system via a data bus.

Opfindelsen skal nærmere forklares i det følgende under hen 4 DK 169224 B1 visning til tegningen, hvor fig. 1 viser nogle typiske ledningsforbindelser til et læselager i form af en ROM-kreds, fig. 2 et kommunikationskredsløb, der kan skrive til en eks-5 tern databus ved hjælp af adressesignaler til ROM-kredsen, fig. 3 en ROM-kreds med et kredsløb til tovejskommunikation med den eksterne bus, fig. 4 det i fig. 3 viste tovej s-kommunikationskredsløb med et triggesekvenskredsløb til opnåelse af en bedre udnyttelse 10 af ROM- kredsen, fig. 5 et tilstandsdiagram for triggesekvenskredsløbet, fig. 6 et detaljeret diagram over det i fig. 2 viste skrivekredsløb, fig. 7 et detaljeret diagram over det i fig. 3 viste kommuni-15 kationskredsløb, fig. 8 et detaljeret diagram over det i fig. 4 viste kommunikationskredsløb og fig. 9 hele kommunikationskredsløbet imellem et processorsy-stem og den eksterne bus.The invention will be explained in more detail below with reference to the drawing, in which fig. 1 shows some typical wiring connections to a read memory in the form of a ROM circuit; FIG. 2 is a communication circuit capable of writing to an external data bus by means of address signals to the ROM circuit; FIG. 3 is a ROM circuit with a two-way communication circuit with the external bus; FIG. 4 shows the embodiment of FIG. 3 shows two-way s communication circuits with a trigger sequence circuit for better utilization of the ROM circuit; FIG. 5 is a state diagram of the trigger sequence circuit; FIG. 6 is a detailed diagram of the embodiment of FIG. 2; FIG. 7 is a detailed diagram of the embodiment of FIG. 3, the communication circuit shown in FIG. 8 is a detailed diagram of the embodiment of FIG. 4, and FIG. 9 the entire communication circuit between a processor system and the external bus.

20 Det er vanskeligt at overføre data fra et processorsystem til en ekstern databus EB, eftersom de signaler fra processorsystemets CPU, der anvendes til at kontrollere skrivning af data, normalt ikke er tilgængelige fra et læselager i form af en ROM-kreds i processorsystemet.20 It is difficult to transfer data from a processor system to an external data bus EB, since the signals from the CPU of the processor system used to control the writing of data are usually not available from a read memory in the form of a ROM in the processor system.

25 En sådan overføring af data er ifølge opfindelsen muliggjort ved, at en adressebus AB til en sokkel for ROM-kredsen - se 5 DK 169224 B1 fig. 2 - i samarbejde med processorsystemets CPU anvendes til at forme de data, der skal overføres til den eksterne bus EB. Ved hjælp af et adressekontrolkredsløb AMC, der står i forbindelse med processorsystemets adressebus AB, vil udvalgte 5 adresser på adressebussen AB kunne trigge en skriveport WP, som så overfører de pågældende adresser til den dermed forbundne databus EB. Hvis skriveporten WP er på 8 bit, vil der typisk kunne anvendes 256 adresser. Ved skrivning af data foretager processorsystemets CPU en læsning af den adresse i 10 ROM-kredsen, der ved trigning via adressekontrolkredsløbet AMC vil kunne overføre de ønskede data til den eksterne bus EB via skriveporten WP. CPU vil samtidigt ignorere eventuelle data på databussen DB fra ROM-kredsen.According to the invention, such a transfer of data is made possible by the fact that an address bus AB for a socket for the ROM circuit - see Fig. 5 DK 169224 B1 fig. 2 - in collaboration with the CPU of the processor system is used to shape the data to be transferred to the external bus EB. By means of an address control circuit AMC, which is connected to the address bus AB of the processor system, selected 5 addresses of the address bus AB can trigger a write port WP, which then transfers the relevant addresses to the associated data bus EB. If the write port WP is 8 bits, 256 addresses can typically be used. When writing data, the CPU of the processor makes a read of the address in the 10 ROM circuit which, by trigging through the address control circuit AMC, will be able to transmit the desired data to the external bus EB via the write port WP. The CPU will simultaneously ignore any data on the DB bus from the ROM circuit.

Da ROM-kredsen er monteret på en sokkel, vil der endvidere 15 kunne etableres en tovejskommunikation mellem processorsystemet og den eksterne EB.Furthermore, since the ROM circuit is mounted on a socket, a two-way communication between the processor system and the external EB can be established.

Et kredsløb, der muliggør en sådan tovejskommunikation, er vist i fig. 3. Dette kredsløb omfatter ligeledes et adressekontrolkredsløb AMC, der står i forbindelse med adressebussen 20 AB til ROM-kredsen og får tilført adressesignalet fra ROM- kredsen. Adressekontrolkredsløbet AMC står ligesom i fig. 2 i forbindelse med en skriveport WP, der står i forbindelse med adressebussen AB og får tilført adressesignaler derfra. Endvidere er der indrettet en læseport RP, der får tilført data 25 fra databussen EB og står i forbindelse med databussen DB og kan tilføre data til denne. Denne læseport RP er ligeledes styret af adressekontrolkredsløbet AMC.A circuit allowing such two-way communication is shown in FIG. 3. This circuit also includes an address control circuit AMC, which is connected to the address bus 20 AB to the ROM circuit and receives the address signal from the ROM circuit. The address control circuit AMC stands like in fig. 2 in connection with a write port WP, which is connected to the address bus AB and receives address signals therefrom. Furthermore, a read port RP is provided which is fed to data 25 from the data bus EB and is connected to the data bus DB and can supply data to it. This RP read port is also controlled by the AMC address control circuit.

Dette kredsløb kombinerer skrivekredsløbet i fig. 2 med et læsekredsløb for overføring af data fra den eksterne bus EB 30 til databussen DB, idet begge kredsløb via adressekontrolkredsløbet AMC aktiveres af adresser indenfor ROM-kredsens normale adresseområde. Skrivning af data til den eksterne databus EB foregår som omtalt i forbindelse med skrivekredsløbet i fig. 2. Læsning af data fra bussen EB sker ved, at en 6 DK 169224 B1 bestemt adresse på adressebussen AB via adressekontrolkreds-løbet AMC trigger læseporten RP, der derved overfører data fra bussen EB til databussen DB. Samtidigt disables ROM-kredsen af adressekontrolkredsløbet AMC. De adresser i ROM-5 kredsen, der ikke anvendes til kommunikation, kan på sædvanlig måde anvendes til lagring af programmel. Det adresseområde, der ikke anvendes til skrivning af data til bussen EB, kan ikke umiddelbart udnyttes på anden måde og kan således ikke udnyttes til lagring af programmel eller data. Derved 10 udnyttes ROM-kredsen ikke optimalt.This circuit combines the write circuit of FIG. 2 with a read circuit for transferring data from the external bus EB 30 to the data bus DB, both circuits via the address control circuit AMC being activated by addresses within the normal address range of the ROM circuit. Writing data to the external data bus EB takes place as discussed in connection with the write circuit in fig. 2. Reading data from the bus EB is done by a specific address on the address bus AB via the address control circuit AMC triggers the read port RP, thereby transferring data from the bus EB to the data bus DB. At the same time, the ROM circuit is disable by the AMC address control circuit. The addresses in the ROM-5 circuit that are not used for communication can be used in the usual way for storing software. The address range that is not used for writing data to the bus EB cannot be immediately utilized in any other way and thus cannot be utilized for storing software or data. Thus, the ROM circuit is not utilized optimally.

Dette kan afhjælpes ved, at kommunikationskredsløbet indrettes således, at skriveporten WP kun kan trigges, hvis CPU forinden har eksekveret et program beliggende på bestemte adresser.This can be remedied by arranging the communication circuit such that the write port WP can only be triggered if the CPU has previously executed a program located at specific addresses.

15 Et sådant kommunikationskredsløb er illustreret i fig. 4 og svarer til det i fig. 3 viste, idet der desuden er tilføjet et triggesekvenskredsløb TSS, som står i forbindelse med adressekontrolkredseløbet AMC, og som via adressekontrolkredsløbet AMC skal være trigget af en eller flere adresser 20 ABA på adressebussen AB, inden adresser i et udvalgt adresseområde ABW på adressebussen AB kan trigge skriveporten WP, så de pågældende adresser via skriveporten WP kan overføres til den eksterne bus EB som data.15 Such a communication circuit is illustrated in FIG. 4 and is similar to that of FIG. 3, in addition, a trigger sequence circuit TSS, which is connected to the address control circuit AMC, and which via the address control circuit AMC must be triggered by one or more addresses 20 ABA on the address bus AB before addresses in a selected address area ABW on the address bus AB can trigger the write port WP so that the addresses in question via the write port WP can be transferred to the external bus EB as data.

Triggesekvenskredsløbet TSS har i sin simpleste udformning to 25 tilstande, nemlig en hviletilstand HV og en klartilstand AR som vist i tilstandsdiagrammet i fig. 5. Fra hviletilstanden HV vil en programadresse ABA kunne trigge en tilstandsændring til klartilstand AR. En adresse i et udvalgt område ABW vil derimod kun kunne trigge en tilstandsændring til hviletil-30 stand HV, hvorved en skriveoperation vil kunne eksekveres. Herved opnås, at adresser i det udvalgte adresseområde ABW ikke alene vil kunne udnyttes til at eksekvere en skriveoperation men også vil kunne anvendes til lagring af programmel og data.In its simplest form, the trigger sequence circuit TSS has two modes, namely a resting state HV and a clear state AR as shown in the state diagram of FIG. 5. From the resting state HV, a program address ABA can trigger a change of state to clear state AR. An address in a selected area ABW, on the other hand, will only be able to trigger a change of state to HV, allowing a write operation to be executed. Hereby it is achieved that addresses in the selected address area ABW will not only be utilized to execute a write operation but will also be used for storing software and data.

7 DK 169224 B17 DK 169224 B1

En tilstandsændring ATO, der er vist stiplet i fig. 5, illustrerer, at triggesekvenskredsløbet TSS kan udvides med en "time out" funktion, som tilbagestiller sekvenskredsløbet TSS under CPU opstart eller i tilfælde af fejl, ved hvilke læse-5 operationen afbrydes.A state change ATO shown in dotted line in FIG. 5, illustrates that the trigger sequence circuit TSS can be extended by a "time out" function which resets the sequence circuit TSS during CPU startup or in case of errors at which read-5 operation is interrupted.

Virkningen af triggesekvenskredsløbet TSS optimeres ved at lade triggesignalet ABA på adressebussen AB komme fra den adresse, hvorfra CPU henter en læseinstruktion, og ved at lade signalet ABW, der trigger en skriveoperation, komme fra 10 en af de adresser, der læses under eksekveringen af læsein-struktionen. Herved vil skriveoperationen være udelelig for CPU interrupt.The effect of the trigger sequence circuit TSS is optimized by allowing the trigger signal ABA on the address bus AB to come from the address from which the CPU retrieves a read instruction, and by allowing the signal ABW triggering a write operation to come from one of the addresses read during the execution of the readin -struktionen. In this way, the write operation will be indivisible for the CPU interrupt.

Triggesekvenskredsløbet TSS kan udnyttes på tilsvarende måde ved læsning fra en læseport RP.The trigger sequence circuit TSS can be utilized similarly by reading from a read port RP.

15 Læseporten RP og skriveporten WP illustrerer grænsefladen til et kommunikationskredsløb, der kan udbygges ved hjælp af registerporte, FIFO-kredsløb, UART-kredsløb eller lignende. Den eksterne bus EB illustrerer enhver form for datatransmission, det være sig seriel eller parallel kommunikation.15 The read port RP and the write port WP illustrate the interface to a communication circuit that can be expanded using register ports, FIFO circuits, UART circuits or the like. The external bus EB illustrates any type of data transmission, be it serial or parallel communication.

20 Fig. 6-9 viser den detaljerede opbygning af de nævnte kredsløb.FIG. 6-9 shows the detailed structure of said circuits.

Skrivekredsløbetwriting circuit

Det i fig. 6 viste skrivekredsløb viser, hvorledes der udføres en skriveoperation under anvendelse af adresse- og kon-25 trolsignalerne til en EPROM. En adressekomparator 74688 i adressekontrolkredsløbet AMC kan sammenligne to binære adresser og anvendes til at udvælge et adresseområde på 256 bytes (28) til skriveoperationer. Dette gøres ved, at komparatoren 74688 sammenligner de mest betydende bit på adressebussen AB.The FIG. 6 illustrates how a write operation is performed using the address and control signals of an EPROM. An address comparator 74688 in the address control circuit AMC can compare two binary addresses and is used to select an address range of 256 bytes (28) for write operations. This is done by comparing the comparator 74688 to the most significant bits on the address bus AB.

30 De mindst betydende 8 bit er ikke med i sammenligningen. Ved 8 DK 169224 B1 en læsning af en adresse i det udvalgte adresseområde latches de mindst betydende 8 bit af adressen i den dertil sluttede skriveport WP. Skrivning af data til skriveporten WP foregår da ved at læse den adresse, hvor de mindst betydende 8 bit af 5 adressebussen AB (0-7) svarer til den dataværdi, der ønskes overført.30 The least significant 8 bits are not included in the comparison. At 8 DK 169224 B1, a read of an address in the selected address range latches the least significant 8 bits of the address in the associated write port WP. Writing data to the write port WP is then done by reading the address where the least significant 8 bits of the 5 address bus AB (0-7) correspond to the data value that is desired to be transmitted.

For at kunne udføre en læseoperation skal begge læsekontrol- signalerne CS og OE være sande. Når CS er sand, bliver kompa-10 ratoren 74688 enablet. En læsning i det udvalgte adresseområde ABW medfører, at udgangssignalet ABW fra 74688 bliver sandt. Signalerne ABW og 5É tilføres til en OR-gate 7432. Når 15 begge indgangssignalerne til OR-gaten 7432 er sande, bliver udgangssignalet WPC, der tilføres til den dertil sluttede skriveport WP, også sandt. De mindst betydende 8 bit af adressebussen AB læses derved under klokstyring ind i skrive-20 porten WP. Denne dataværdi kan senere udlæses til den ekster ne bus EB ved tilførset af et readsignal ERD til skriveporten WP.In order to perform a read operation, both read control signals CS and OE must be true. When CS is true, comparator 74688 becomes enabled. A reading in the selected address range ABW causes the output signal ABW from 74688 to come true. The signals ABW and 5É are applied to an OR gate 7432. When both of the input signals to the OR gate 7432 are true, the output signal WPC supplied to the associated write port WP also becomes true. The least significant 8 bits of the address bus AB are thereby read under clock control into the write port WP. This data value can later be output to the external bus EB by supplying a read signal ERD to the write port WP.

På denne måde overføres data fra processorsystemet til det 25 eksterne system EB.In this way, data from the processor system is transferred to the external system EB.

To-veis kommunikationskredsløbetTwo-way communication circuit

Man er også interesseret i at kunne overføre data fra det eksterne system EB til processorsystemet. Dette er muliggjort ved hjælp af kredsløbet i fig. 7, der viser en EPROM med et 30 kredsløb til to-vejs kommunikation. Den nederste del af kredsløbet er et skrivekredsløb, som kan overføre data fra processorsystemet til det eksterne system EB. Dette kredsløb svarer til skrivekredsløbet, som er beskrevet i forbindelse med fig. 6. Den øverste del af kredsløbet er et læsekredsløb, 35 der kan overføre data fra det eksterne system EB til proces- 9 DK 169224 B1 sorsystemet. Læsekredsløbet omfatter en læseport RP i forbindelse med et adressekontrolkredsløb, som vil blive beskrevet i det følgende.You are also interested in being able to transfer data from the external system EB to the processor system. This is made possible by the circuit of FIG. 7, showing an EPROM with a 30 circuit for two-way communication. The lower part of the circuit is a write circuit which can transfer data from the processor system to the external system EB. This circuit corresponds to the write circuit described in connection with FIG. 6. The upper part of the circuit is a read circuit, which can transfer data from the external system EB to the process system 9 DK 169224 B1. The read circuit comprises a read port RP in conjunction with an address control circuit, which will be described below.

Ved overføring af data fra det eksterne system EB til proces-5 sorsystemet læses læseporten RP ligesom, hvis man læser en celle i EPROM-hukommelsen. Adressekontrolkredsløbet udvælger da en adresse i EPROM, der bevirker, at der ved en læseopera-tion sker en aktivering af læseporten RP i stedet for af EPROM.When transferring data from the external system EB to the process-5 system, the read port RP is read like if you read a cell in the EPROM memory. The address control circuit then selects an address in the EPROM which causes a read operation to be activated by the read port RP instead of the EPROM during a read operation.

10 Adressekontrolkredsløbet for læseporten RP indeholder to kom-paratorer U3 og U4 af typen 74688. Disse komparatorer virker tilsammen som én komparator, der med udgangssignalet ABR udvælger den adresse i EPROM, der bevirker, at læseporten RP 15 aktiveres. Signalet ABR fra komparatoren U3 og læsekontrol signalet OE gates ved hjælp af en OR-gate UlB af typen 7432.The address control circuit for the read port RP contains two comparators U3 and U4 of the type 74688. These comparators act together as one comparator, which selects the address in the EPROM with the output signal ABR which causes the read port RP 15 to be activated. The signal ABR from the comparator U3 and the read-control signal OE are gated by means of an OR gate UlB of the type 7432.

Når begge signaler er sande, bliver det af OR-gaten UlB af- 20 givne signal RPC sandt. Dette signal føres til OC indgangen af læseporten RP. Indholdet af læseporten RP udlæses derved på databussen DB. For at undgå konflikt imellem EPROM og læseporten RP, bliver EPROM disablet under udlæsningen fra 25 læseporten RP. Dette gøres ved hjælp af en inverter U5A af typen 7404 og en OR-gate U1C af typen 7432. Signalet ABR inverteres af inverteren U5A således, at der under en udlæsning fra læseporten RP tilføres værdien falsk til indgangen af 30 OR-gaten U1C. Læsekontrolsignalet CS til angivelse af, at der er klar til en læseoperation, bliver herved forhindret i at aktivere CE-terminalen til EPROM, hvorved EPROM forbliver 35 passiv under læsningen af data fra læseporten RP.When both signals are true, the signal RPC emitted by the OR gate UlB becomes true. This signal is fed to the OC input of the read port RP. The contents of the read port RP are thereby read out on the data bus DB. In order to avoid conflict between the EPROM and the read port RP, the EPROM is disabled during readout from the read port RP. This is done by means of an inverter U5A of the type 7404 and an OR gate U1C of the type 7432. The signal ABR is inverted by the inverter U5A such that, during a readout from the read port RP, the value is fed incorrectly to the input of the OR gate U1C. The read control signal CS to indicate that a read operation is ready is thereby prevented from activating the CE terminal of the EPROM, whereby the EPROM remains passive during the reading of data from the read port RP.

Læsekredsløbet, som i virkeligheden er en læseport i EPROM's adresseområde, er kendt teknik. Det nye er, at læsekredsløbet er kombineret med et skrivekredsløb.The reading circuit, which is in fact a reading port in the EPROM address range, is a known technique. The new thing is that the reading circuit is combined with a writing circuit.

10 DK 169224 B110 DK 169224 B1

Udvidet adressekontrolkredsløb.Expanded address control circuit.

De i fig. 6 og 7 viste skrivekredsløb optager i EPROM et lagerområde på 256 bytes til skriveoperationer. Disse 256 bytes kan ikke umiddelbart udnyttes til data, idet man ved forsøg 5 på læsning af data i dette lagerområde vil få en utilsigtet skriveoperation.The 6 and 7, the write circuits in the EPROM occupy a storage area of 256 bytes for write operations. These 256 bytes cannot be immediately utilized for data, as in attempt 5 to read data in this storage area, an unintended write operation will occur.

Det lagerområde, som anvendes til skriveoperationer, kan imidlertid også anvendes til data ved hjælp af det kredsløb, der er vist i fig. 8. Dette sker ved hjælp af et triggese-10 kvenskredsløb med en hviletilstand HV og en klartilstand AR. Dette kredsløb skal være bragt i klartilstand, inden en læsning af data i skriveområdet vil medføre en skriveoperation. Hvis triggesekvenskredsløbet er i hviletilstand HV, vil databytes i skriveområdet derimod kunne anvendes og læses på nor-15 mal måde uden at give en skriveoperation.However, the storage area used for write operations can also be used for data using the circuit shown in FIG. 8. This is done with the help of a trigger 10 circuit with a resting state HV and a clear state AR. This circuit must be ready to go before reading data in the write area will cause a write operation. On the other hand, if the trigger sequence circuit is in idle state, data bytes in the write range can be used and read in a normal way without providing a write operation.

Triggesekvenskredsløbet i fig. 8 udgøres i sin enkleste udformning af en D-flip-flop U3A af typen 7474, samt af NAND-gates U2A og U2B af typen 7400. Hviletilstand og klartilstand 20 angives som henholdsvis 1 og 0 på Q-udgangen af flip-floppen U3A.Q-udgangen af flip-floppen U3A står i forbindelse med en OR-gate U1B, hvis udgang står i forbindelse med en yderligere OR-gate U1A.The trigger sequence circuit of FIG. 8 is in its simplest form a D-flip-flop U3A of the type 7474, as well as of NAND gates U2A and U2B of the type 7400. Resting state and clear state 20 are indicated as 1 and 0, respectively, on the Q output of the flip-flop U3A. The Q output of the flip-flop U3A is connected to an OR gate U1B, the output of which is connected to an additional OR gate U1A.

25 En skriveoperation udføres, når et af OR-gaten U1A afgivet skrivekontrolsignal WPC bliver sandt. OR-gatene U1A, U1B danner tilsammen en 3-input OR-gate, der bevirker, at WPC kun 30 bliver sand, hvis både signalet ABW og signalet OÉ er sandt, og flip-floppen U3A samtidigt er i klartilstand.A write operation is performed when a write control signal WPC delivered by the OR gate U1A becomes true. The OR gates U1A, U1B together form a 3-input OR gate which causes the WPC to become true only if both the signal ABW and the signal OÉ are true and the flip-flop U3A is simultaneously in the ready state.

Nogle komparatorer U5 og U4 af typen 74688 danner tilsammen én komparator, der kan udvælge en adresse i EPROM. En læsning 35 af denne adresse medfører, at triggesekvenskredsløbet U3A skifter fra hviletilstand til klartilstand. Dette sker ved, 11 DK 169224 B1 at signalet ABA fra U4 ved læsning af klaradressen bliver sandt, hvorved der via NAND-gaten U2A kommer til at stå "1" på indgangen af flip-floppen U3A. Dette signal vil af læse-kontrolsignalet OE blive indlæst i flip-floppen U3A ved af-5 slutningen af læseoperationen. Flip-floppen U3A skifter da til klartilstand. Q-udgangen af flip-floppen U3A føres via AND-gatene U2B og U2A tilbage til D-indgangen af flip-floppen U3A således, at denne forbliver i klartilstand, indtil der udføres en efterfølgende skriveoperation.Some comparators U5 and U4 of the type 74688 together form one comparator that can select an address in EPROM. A read 35 of this address causes the trigger sequence circuit U3A to switch from idle state to ready state. This is done by, when reading the clear address, the signal ABA from U4 becomes true, whereby via the NAND gate U2A stands "1" at the input of the flip-flop U3A. This signal will be loaded into the flip-flop U3A by the read control signal OE at the end of the read operation. The flip-flop U3A then switches to ready mode. The Q output of flip-flop U3A is routed via AND gates U2B and U2A to the D-input of flip-flop U3A so that it remains in the ready state until a subsequent write operation is performed.

10 Ved læsning af skriveområdet under den efterfølgende skriveoperation, bliver signalerne ABW og OE sande. Da Q-udgangen af flip-floppen U3A også er sand, er betingelserne for, at der kan udføres en skriveoperation, opfyldt, og skrivekon-15 trolsignalet WPC bliver sandt. Samtidigt medfører ABW signalet, at der via NAND-gatene U2B og U2A kommer til at stå "0" på indgangen af flip-floppen U3A. Denne værdi indføres under 20 klokstyring i flip-floppen U3A af OE ved afslutningen af skriveoperationen, hvorved flip-floppen U3A falder tilbage til hviletilstand.10 When reading the write area during the subsequent write operation, the signals ABW and OE become true. Since the Q output of the flip-flop U3A is also true, the conditions for a write operation to be performed are met and the write control signal WPC becomes true. At the same time, the ABW signal means that via the NAND gates U2B and U2A there will be "0" on the input of the flip-flop U3A. This value is entered under 20 clock control in the flip-flop U3A of OE at the end of the write operation, whereby the flip-flop U3A falls back to idle state.

Kredsløbet kan eventuelt udvides med et "time-out" kredsløb, som kan anvendes i tilfælde af, at processorsystemet resettes 25 imellem klartilstand og skriveoperation. Triggesekvenskreds-løbet vil da være i en uhensigtsmæssig tilstand og kan da resættes af "time-out" kredsløbet (ved hjælp af et signal ATO) .Optionally, the circuit can be expanded with a "time-out" circuit which can be used in case the processor system is reset between clear mode and write operation. The trigger sequence circuit will then be in an inappropriate state and can then be reset by the "time-out" circuit (using a signal ATO).

Det sidste kredsløb (fig. 9) viser, hvorledes EPROM indgår i 30 et normalt kredsløb. Der er vist et processorsystem bestående af en CPU, en EPROM og en RAM og en adressedekoder, der genererer selektionssignaler CS til henholdsvis EPROM og RAM.The last circuit (Fig. 9) shows how the EPROM is part of a normal circuit. A processor system consisting of a CPU, an EPROM and a RAM, and an address decoder are shown which generate selection signals CS for EPROM and RAM respectively.

Kredsløbet er et simpelt processorsystem. Til højre ses processorsystemets CPU. Endvidere ses de to lagre, en EPROM og 35 en RAM. De anvendes til at gemme henholdsvis programmel ogThe circuit is a simple processor system. To the right is the CPU system CPU. Furthermore, the two memory stores, one EPROM and one RAM, are seen. They are used to store software and

Claims

12 DK 169224 B1 data, e.g. used to manage a manufacturing process. The CPU of the processor system performs operations which cause the processor system to perform the desired functions. The EPROM is mounted on a base and is equipped with an external circuit 5, from which the address bus AB and two control lines CS and OE are emitted. The dotted space to the left of the processor system indicates a cable connection or distance to what is to be communicated with, for example a PC. The two 10 blocks indicate a standard method for providing an interface for a PC bus. To make the circuit as simple as possible, a write port and a read port are provided. Alternatively, these ports could be a UART, whereby a serial communication can be performed directly to the communication port (COM port) on a PC.

A method of providing a communication circuit for transmitting transmission data between a processor system and an external system (EB) by means of the signals usually used for a read memory such as a ROM or EPROM, to be transmitted, generated by the address bus (AB) of the processor system to the read storage in cooperation with the processor system CPU and corresponds to 10 selected addresses on the address bus (AB), and the said data in the form of addresses on the address bus (AB) is then transmitted to the external system (EB) by causing a read control signal (RC) from the processor system, preferably via an address control circuit (AMC) connected to the address bus (AB), to trigger a data port associated with the external system (EB), characterized by in that a write operation is performed by a number of address bits being loaded into the data port, the address bit pattern of the address bus (AB) connected to the data port corresponding to the data value that is desired to be transmitted and that the portion of the address area used for write operations is controlled by a trigger sequence circuit (TSS) which must be switched from a write operation prior to a write operation. sleep state (HV) to a clear state (AR) by the processor system reading from a specific address (a clear 5 address).

Method according to claim 1, characterized in that the address area in the read storage used for writing operations is smaller than the address range which can be selected by the read control signal (RC) and by the address control circuit (AMC), having in the address area, that is not used by the data port and the read control signal (RC), an address range is selected for write operations, which address range has a size corresponding to the port.

The method of claim 2, wherein a write operation circuit is combined with a read operation circuit to form a common communication circuit capable of both write and read operations, characterized in that a read control signal (RC) is used. to select an address area for the common 20 circuit at the same time that the address control circuit (AMC) divides this address area in such a way that they use different portions of the address area at the same time for writing operations and the circuits arranged for read operations in the normal way, 25 transmits data to the processor system via a data bus (DB).

Method according to claim 1, characterized in that the trigger sequence circuit (TSS) must be triggered via the address control circuit (AMC) by one or more addresses on the address bus (AB) before the selected address on the address bus 30 (AB) can trigger the write port (WP). , so that the addresses in question can be transmitted to the external bus (EB) via the write port (WP) as data. Method according to claim 4, characterized in that the trigger sequence circuit (TSS) used has two states, namely a clear state (AR), in which reading data from a write area in the read storage means that a write operation can be performed. , and a resting state (HV) in which reading data from the write area means that a write operation cannot be performed.

Method according to claim 4 or 5, characterized in that the trigger sequence circuit (TSS) used is a D-flip-flop.