DE69930995T2

DE69930995T2 - Korrelationsdetektionsgerät und CDMA-Empfangsgerät

Info

Publication number: DE69930995T2
Application number: DE1999630995
Authority: DE
Inventors: Isao Yokosuka-shi Motegi; Hiroki Yokohama-shi Shinde
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1998-07-16
Filing date: 1999-07-14
Publication date: 2006-09-07
Anticipated expiration: 2019-07-15
Also published as: JP3397695B2; JP2000036774A; EP0973272B1; DE69930995D1; US6490316B1; EP0973272A2; EP0973272A3

Description

Gebiet der Erfindung
Die Erfindung betrifft eine Korrelationserfassungsvorrichtung zur Verwendung bei der Erfassung der Korrelation eines Spreizspektrumsignals in einer CDMA-Funkkommunikationsvorrichtung (code division multiple access CDMA, Mehrfachzugriff durch Codeteilung) und insbesondere eine Korrelationserfassungsvorrichtung zur Anwendung bei einem digitalen angepassten Filter.
Hintergrund der Erfindung
Ein angepasstes Filter wird in einer Empfangsstation verwendet, um ein Spreizspektrumsignal zu demodulieren, das durch Multiplikation von Sendedaten mit einem Spreizcode an einer Sendestation erzeugt worden ist.
1 zeigt ein Beispiel für den Aufbau eines herkömmlichen angepassten Filters. Das in 1 gezeigte angepasste Filter ist ein digitales angepasstes Filter mit vier Abgreifern (taps) für das Spreizverhältnis 4 und einer Zusammensetzung aus FIR-Digitalfiltern.
Ein digitales Signal IO wird in einen Signaleingabeanschluss 1 des digitalen angepassten Filters eingegeben. Das digitale Signal IO ist beispielsweise ein digitales Signal, das durch Abtasten eines Spreizspektrumsignals mit einer Abtastfrequenz von 4096 MHz erzeugt ist. Das digitale Signal 10 wird in eine erste Flipflopgruppe 11 eines Schieberegisters mit Abgreifern 10 (nachstehend als Schieberegister 10 bezeichnet) eingegeben und anschließend sequenziell von der ersten Flipflopgruppe 11 zu einer vierten Flipflopgruppe 14 in Synchronisierung mit einer Taktung CLK von 4096 MHz verschoben, die in einen Taktungseingabeanschluss 2 eingegeben wird.
Die Ausgabesignale, die von jedem Abgreifer und dem Flipflop in der letzten Stufe des Schieberegisters 10 ausgegeben werden, werden jeweils in erste bis vierte Multiplizierer 15 bis 18 eingegeben. Ein entsprechender Entspreizcode C aus der Entspreizcodefolge C3C2C1C0 wird für jeden der ersten bis vierten Multiplizierer 15 bis 18 bereitgestellt. Entsprechend führt der erste Multiplizierer 15 eine Multiplikation des von der ersten Flipflopgruppe 11 ausgegebenen Signals mit dem Entspreizcode C0 (1 Bit) durch. Auf ähnliche Weise führen die zweiten bis vierten Multiplizierer 16 bis 18 jeweils eine Multiplikation der von den zweiten bis vierten Flipflopgruppen 12 bis 14 ausgegebenen Signale jeweils mit den Entspreizcodes C1 bis C3 durch. Die ersten bis vierten Multiplizierer 15 bis 18 führen jeweils eine Multiplikation der jeweiligen von den ersten bis vierten Flipflopgruppen ausgegebenen Signale mit „1" durch, wenn der Entspreizcode „0" ist, sowie eine Multiplikation der von den ersten bis vierten Ffipflopgruppen ausgegebenen Signale mit „1", wenn der Entspreizcode „1" ist.
Ein erster Addierer 19 addiert die Ausgaben von den ersten und zweiten Multiplizierern 15 und 16, ein zweiter Addierer 20 addiert die Ausgaben von den dritten und vierten Addierern 17 und 18, und ein dritter Addierer 21 addiert die Ausgaben von den ersten und zweiten Addierern 19 und 20. Im Ergebnis wird ein Korrelationswert MFOUT des digitalen Signals IO mit der Entspreizcodefolge C3C2C1C0 nach außen über einen Durchgangsausgabeanschluss 3 ausgegeben.
Üblicherweise schreibt das digitale angepasste Filter mit vorstehendem Aufbau die Entspreizcodefolge C3C2C1C0 auf Basis einer Symbolperiode um, um die Korrelation jedes Symbols zu erfassen. Im Ergebnis ist es nicht möglich, die Korrelation verzögerter Wellen zu erfassen, die nach Ablauf einer Symbolperiode eingegeben werden.
Die beschriebene Vorgehensweise ist mit dem Problem behaftet, wonach es nicht möglich ist, die verzögerten Wellen, die nach Ablauf einer Symbolperiode eingegeben werden, in dem CDMA-System effektiv zu nutzen, was die Nutzung einer Vielzahl verzögerter Wellen ermöglicht. Eine Einrichtung zur Lösung des genannten Problems sieht einen Aufbau mit einer Vielzahl parallel verbundener angepasster Filter vor, die alle in 1 dargestellt sind. 2 zeigt einen Aufbau mit einer Vielzahl parallel verbundener angepasster Filter, die alle in 1 dargestellt sind. Erste bis vierte digitale angepasste Filter M1 bis M4 sind parallel angeordnet.
Der Aufbau mit einer Vielzahl parallel verbundener angepasster Filter führt jedoch zu dem Problem, dass die Abmessungen der Schaltung sowie der Energieverbrauch zunehmen.
Die Druckschrift JP 10173485 A ( US 5,903,595 A ) offenbart ein digitales angepasstes Filter mit einer Speichereinheit (6) zum Sammeln empfangener Signale, einer Spreizcodeerzeugungsschaltung (7) zur Erzeugung desselben Spreizcodefeldes wie bei dem empfangenen Spreizspektrumsignal, einem Puffer (8) zum vorübergehenden Sammeln eines Spreizcodefeldes von der Spreizcodeerzeugungsschaltung für den Fall der Verwendung eines „langen Spreizcodes" und Ausgeben des Spreizcodefeldes als neues Spreizcodefeld und einem Schieberegister (9) zum Empfangen eines Spreizcodefeldes von dem Puffer und Verschieben des Spreizcodefeldes zu einem Zeitpunkt gemäß Erzeugung durch eine Zeiteinstellungssignalerzeugungsschaltung (5) in Synchronisierung mit einem Abtastintervall in einem A/D-Wandler (4) und Ausgeben des verschobenen Spreizcodefeldes als Bezugsdatenfeld.
Zusammenfassung der Erfindung
Die Aufgabe der vorliegenden Erfindung wird durch eine Korrelationserfassungsvorrichtung gemäß Beschreibung in den beigefügten Ansprüchen gelöst.
Kurzbeschreibung der Zeichnung
Diese und weitere Aufgaben und Merkmale der vorliegenden Erfindung erschließen sich aus einer Betrachtung der nachfolgenden Beschreibung in Zusammenschau mit der begleitenden Zeichnung, in der Beispiele beispielhalber dargestellt sind, und die sich wie folgt zusammensetzt.
1 ist ein Blockdiagramm, das ein herkömmliches Beispiel für ein digitales angepasstes Filter für einen Spreizfaktor 4 mit einer Zusammensetzung aus FIR-Filtern darstellt.
2 ist ein Blockdiagramm, das ein herkömmliches Beispiel für die Verwendung einer Vielzahl digitaler angepasster Filter in einer parallelen Anordnung darstellt.
3 ist ein Blockdiagramm eines digitalen angepassten Filters entsprechend einem ersten Ausführungsbeispiel.
4 ist ein Zustandsdiagramm zur Erläuterung der Vorgehensweise bei der Multiplikation in dem digitalen angepassten Filter entsprechend dem ersten Ausführungsbeispiel.
5 ist ein Diagramm, das ein Umschreibmuster der Entspreizcodefolgen in dem digitalen angepassten Filter entsprechend dem ersten Ausführungsbeispiel darstellt.
6 ist ein Blockdiagramm eines Codesteuerabschnittes, der in einem digitalen angepassten Filter entsprechend einem zweiten Ausführungsbeispiel vorgesehen ist.
7 ist ein Zeiteinstellungsdiagramm des digitalen angepassten Filters entsprechend dem zweiten Ausführungsbeispiel.
8 ist ein Blockdiagramm eines digitalen angepassten Filters entsprechend einem dritten Ausführungsbeispiel.
9A und 9B sind Zeiteinstellungsdiagramme, die eine Beziehung zwischen der Zuführzeiteinstellung und der Entspreizcodefolge in dem digitalen angepassten Filter entsprechend dem dritten Ausführungsbeispiel darstellen.
10 ist ein Blockdiagramm eines digitalen angepassten Filters entsprechend einem vierten Ausführungsbeispiel der vorliegenden Erfindung.
11 ist ein Diagramm, das einen Teil des digitalen angepassten Filters entsprechend dem vierten Ausführungsbeispiel darstellt.
12 ist ein Diagramm des Aufbaus eines Korrelationsausgabeabschnittes des digitalen angepassten Filters entsprechend dem vierten Ausführungsbeispiel.
13 ist ein Blockdiagramm eines Codesteuerabschnittes eines digitalen angepassten Filters entsprechend einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
14 ist ein Diagramm, das einen Teil des in 13 dargestellten Codesteuerabschnittes darstellt.
15 ist ein Blockdiagramm eines Codesteuerabschnittes und eines Datenspeicherabschnittes eines digitalen angepassten Filters entsprechend einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
16 ist ein Blockdiagramm einer CDMA-Empfangsvorrichtung entsprechend einem siebten Ausführungsbeispiel der vorliegenden Erfindung.
Detailbeschreibung der bevorzugten Ausführungsbeispiele
Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend detailliert unter Bezugnahme auf die begleitende Zeichnung beschrieben.
Erstes Ausführungsbeispiel
3 ist ein Diagramm des Aufbaus eines digitalen angepassten Filters für den Spreizfaktor 4 mit einer Zusammensetzung aus FIR-Digitalfiltern entsprechend einem ersten Ausführungsbeispiel. Das in 3 dargestellte digitale angepasste Filter umfasst einen Speicherabschnitt 100, in den ein durch Abtasten eines Spreizspektrumsignals erzeugtes digitales Signal IO eingegeben wird, erste bis vierte UND-ODER-Zirkulatoren 101 bis 104 entsprechend der Anzahl der wartenden Verzögerungswellen und einen Codesteuerabschnitt 105.
In dem Speicherabschnitt 100 sind erste bis vierte Flipflops 121 bis 124 seriell mit Abgreifern (taps) verbunden, die in Ausgabestufen der jeweiligen Flipflops 121 bis 124 vorgesehen sind. Der Eingabeanschluss D des ersten Flipflops 121 ist mit einem Signaleingabeanschluss verbunden, in den das digitale Signal IO, das Daten darstellt, die einer Korrelationserfassung zu unterziehen sind, eingegeben wird. Eine Taktung CLK, die allen Flipflopgruppen gemeinsam ist, wird in einen Taktungseingabeanschluss jeder Flipflopgruppe eingegeben.
Der erste UND-ODER-Zirkulator 101 umfasst eine Entspreizcodespeicherschaltung 106 zum Vorhalten desselben Entspreizcodes über eine Vielzahl von Symbolperioden gemäß Darstellung in 3, erste bis vierte Multiplizierer 111 bis 114 jeweils zum Multiplizieren eines Entspreizcodes gemäß Vorhaltung in der Entspreizcodespeicherschaltung 106 durch digitale Daten gemäß gleichzeitiger Ausgabe von dem Speicherabschnitt 100 sowie erste bis dritte Addierer 115 bis 117 zum Addieren der Ausgaben von den ersten bis vierten Multiplizierern 111 bis 114. Die Entspreizcodespeicherschaltung 106 setzt sich aus ersten bis vierten Flipflops 107 bis 110 zusammen, in die der Codesteuerabschnitt 105 die Entspreizcodes schreibt. Die anderen UND-ODER-Zirkulatoren 102 bis 104 weisen denselben Aufbau wie der erste UND-ODER-Zirkulator 101 auf.
Der Codesteuerabschnitt 105 steuert die Entspreizcodes derart, dass der Zustand der Entspreizcodes zur Zuführung zu der Entspreizcodespeicherschaltung 106 an den ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 wie in 4 aussieht. Mit anderen Worten, der Codespeicherabschnitt 106 nimmt eine Speicherung derart vor, dass ein Entspreizcode den jeweiligen Entspreizcodespeicherschaltungen 106 in den ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 in dieser Reihenfolge sequenziell in jeder Symbolperiode zugeführt wird, während derselbe Entspreizcode in den jeweiligen Entspreizcodespeicherschaltungen 106 über vier Symbolperioden vorgehalten wird.
Die Betriebsvorgänge bei dem digitalen angepassten Filter entsprechend dem Ausführungsbeispiel mit vorstehend erläutertem Aufbau werden nachstehend beschrieben.
Das digitale Signal IO wird in den Signaleingabeanschluss des Speicherabschnittes 100 eingegeben. Das digitale Signal IO wird durch Abtasten eines Spreizspektrumsignals mit einer Abtastfrequenz von 4096 MHz erzeugt und stellt ein digitales Signal mit N Bit dar, die durch zwei Komplemente gemäß Synchronisierung mit der Taktung CLK von 4096 MHz erzeugt werden, das in den Taktungseingabeanschluss eingegeben wird.
Das digitale Signal IO wird in den Dateneingabeanschluss D der den Speicherabschnitt 100 bildenden ersten bis vierten Flipflops 121 bis 124 eingegeben. Entsprechend der vorstehend erläuterten Verarbeitung wird aufgrund der Tatsache, dass „1" (Hochpegel des logischen Wertes) sequenziell in die Taktungseingabeanschlüsse CK der den Speicherabschnitt 100 bildenden ersten bis vierten Flipflops 121 bis 124 in Synchronisierung mit der Taktung CLK eingegeben wird, das digitale Signal IO in die ersten bis vierten Flipflops 121 bis 124 in Synchronisierung mit der Taktung CLK zum Zwecke der Vorhaltung eingegeben.
Entspreizcodes, die von dem Codesteuerabschnitt 105 erzeugt werden, werden in die die erste Entspreizcodespeicherschaltung 106 bildenden ersten bis vierten Flipflops in dem ersten UND-ODER-Zirkulator 101 eingegeben.
Die ersten bis vierten Multiplizierer 115 bis 117 multiplizieren jeweils die Ausgabesignale (N Bit) von den ersten bis vierten Flipflops 121 bis 124 mit den ersten bis vierten Entspreizcodes (1 Bit). Darüber hinaus multiplizieren die Multiplizierer 111 bis 114 jeweils die Ausgabesignale von den ersten bis vierten Flipflops 121 bis 124 mit „1", wenn der Entspreizcode „1" ist, wohingegen sie die Ausgabesignale von den ersten bis vierten Flipflops 121 bis 124 mit „1" multiplizieren, wenn der Entspreizcode „0" ist.
Es folgt nunmehr eine Beschreibung der Erzeuger der Multiplikation in jedem der Multiplizierer 111 bis 114 sowie der Erzeuger der Addition in jedem der Addierer 115 bis 117 unter Bezugnahme auf 5.
Im ersten Betriebszustand werden erste Abtastdaten D0 des digitalen Signals IO in den Signaleingabeanschluss in Synchronisierung mit der Taktung CLK eingegeben, während „1" in den ersten Taktungseingabeanschluss CK in dem Speicherabschnitt 100 eingegeben wird, und die ersten Abtastdaten D0 in den Flipflop 121 mit dem ersten Abgreifer zum Zwecke der Vorhaltung eingegeben werden. Im Ergebnis multipliziert der erste Multiplizierer 111 die ersten Abtastdaten D0 mit dem Entspreizcode 100 gemäß Vorhaltung in dem ersten Entspreizcodeflipflop 107 im Anfangszustand durch den Codespeicherabschnitt 105. Entsprechend wird ein D0 × C0 angebendes Ausgabesignal von dem ersten Multiplizierer 111 ausgegeben.
Im zweiten Betriebszustand werden zweite Abtastdaten D1 des digitalen Signals IO in den Signaleingabeanschluss in Synchronisierung mit der Taktung CLK eingegeben, während die ersten Abtastdaten D0 zu dem Flipflop 122 mit dem zweiten Abgreifer in dem Speicherabschnitt 100 verschoben werden. Im Ergebnis multipliziert der zweite Multiplizierer 112 die ersten Abtastdaten D0 mit dem Entspreizcode C1 gemäß Vorhaltung in dem zweiten Entspreizcodeflipflop 108 im Anfangszustand durch den Codesteuerabschnitt 105, und der erste Multiplizierer 111 multipliziert die zweiten Abtastdaten D1 mit dem Entspreizcode C0. Entsprechend wird ein D0 × C1 angebendes Ausgabesignal von dem zweiten Multiplizierer 112 ausgegeben, und es wird ein D1 × C0 angebendes Ausgabesignal von dem ersten Multiplizierer 111 ausgegeben.
Im dritten Betriebszustand werden dritte Abtastdaten D2 des digitalen Signals IO in den Signaleingabeanschluss in Synchronisierung mit CLK eingegeben, während in Synchronisierung mit der Taktung CLK die ersten Abtastdaten D0 zu dem Flipflop 123 mit dem dritten Abgreifer in dem Speicherabschnitt 100, die zweiten Abtastdaten D1 zu dem Flipflop 122 mit dem zweiten Abgreifer in dem Speicherabschnitt 100 und die dritten Abtastdaten D2 zu dem Flipflop 121 mit dem ersten Abgreifer in dem Speicherabschnitt 100 verschoben werden. In diesem Zustand multipliziert der dritte Multiplizierer 113 die ersten Abtastdaten D0 mit dem Entspreizcode D2 gemäß Vorhaltung in dem dritten Ent spreizcodeflipflop 109 im Anfangszustand durch den Codesteuerabschnitt 105, der zweite Multiplizierer 112 multipliziert die zweiten Abtastdaten D1 mit dem Entspreizcode C1 gemäß Vorhaltung in dem zweiten Entspreizcodeflipflop 108, und der erste Multiplizierer 111 multipliziert die dritten Abtastdaten D2 mit dem Entspreizcode C0 gemäß Vorhaltung in dem ersten Entspreizcodeflipflop 107. Entsprechend wird ein D0 × C2 angebendes Ausgabesignal von dem dritten Multiplizierer 113, ein D1 × C1 angebendes Ausgabesignal von dem zweiten Multiplizierer 112 und ein D2 × C0 angebendes Ausgabesignal von dem ersten Multiplizierer 111 ausgegeben.
Im vierten Betriebszustand werden vierte Abtastdaten D3 des digitalen Signals IO in den ersten Signaleingabeanschluss in Synchronisierung mit der Taktung CLK eingegeben, während in Synchronisierung mit der Taktung CLK die ersten Abtastdaten D0 zu dem Flipflop 124 mit dem vierten Abgreifer in dem Speicherabschnitt 100, die zweiten Abtastdaten D1 zu dem Flipflop 123 mit dem dritten Abgreifer in dem Speicherabschnitt 100, die dritten Abtastdaten D2 zu dem Flipflop 122 mit dem zweiten Abgreifer in dem Speicherabschnitt 100 und die vierten Abtastdaten D3 zu dem Flipflop 121 mit dem ersten Abgreifer in dem Speicherabschnitt 100 verschoben werden.
In diesem Zustand multipliziert der vierte Multiplizierer 114 die ersten Abtastdaten D0 mit dem Entspreizcode C3 gemäß Vorhaltung in dem vierten Entspreizcodeflipflop 110 im Anfangszustand durch den Codesteuerabschnitt 105, der dritte Multiplizierer 113 multipliziert die zweiten Abtastdaten D1 mit dem Entspreizcode C2 gemäß Vorhaltung in dem dritten Entspreizcodeflipflop 109, der zweite Multiplizierer 112 multipliziert die dritten Abtastdaten D2 mit dem Entspreizcode C1 gemäß Vorhaltung in dem zweiten Entspreizcodeflipflop 108, und der erste Multiplizierer 111 multipliziert die vierten Abtastdaten D3 mit dem Entspreizcode C0 gemäß Vorhaltung in dem ersten Entspreizcodeflipflop 107. Im Ergebnis wird ein D0 × C3 angebendes Ausgabesignal von dem vierten Muitiplizierer 114, ein D1 × C2 angebendes Ausgabesignal von dem dritten Multiplizierer 113, ein D2 × C1 angebendes Ausgabesignal von dem zweiten Multiplizierer 112 und ein D3 × C0 angebendes Ausgabesignal von dem ersten Multiplizierer 111 ausgegeben.
Die vorstehend erläuterte Verarbeitung beinhaltet sämtliche Multiplikationen, die zur Erzeugung der Korrelation der ersten vier Abtastdaten und des digitalen Signals 10, das heißt D1D2D3D4, mit dem entsprechenden Code C3C2C1C0 führen.
Im fünften Betriebszustand werden fünfte Abtastdaten D4 des digitalen Signals IO in den Signaleingabeanschluss in Synchronisierung mit der Taktung CLK eingegeben, während in Synchronisierung mit der Taktung CLK die zweiten Abtastdaten D1 zu dem Flipflop 124 mit dem vierten Abgreifer in dem Speicherabschnitt 100, die dritten Abtastdaten D2 zu dem Flipflop 123 mit dem dritten Abgreifer in dem Speicherabschnitt 100, die vierten Abtastdaten D3 zu dem Flipflop 122 mit dem zweiten Abgreifer in dem Speicherabschnitt 100 und die fünften Abtastdaten D4 zu dem Flipflop 121 mit dem ersten Abgreifer in dem Speicherabschnitt 100 verschoben werden.
In diesem Zustand multipliziert der vierte Multiplizierer 114 die zweiten Abtastdaten D1 mit dem Entspreizcode C3 gemäß Vorhaltung in dem vierten Entspreizcodeflipflop 110 im Anfangszustand durch den Codesteuerabschnitt 105, der dritte Multiplizierer 113 multipliziert die dritten Abtastdaten D2 mit dem Entspreizcode C2 gemäß Vorhaltung in dem dritten Entspreizcodeflipflop 109, der zweite Multiplizierer 112 multipliziert die vierten Abtastdaten D3 mit dem Entspreizcode C1 gemäß Vorhaltung in dem zweiten Entspreizcodeflipflop 108, und der erste Multiplizierer 111 multipliziert die fünften Abtastdaten D4 mit dem Entspreizcode C0 gemäß Vorhaltung in dem ersten Entspreizcodeflipflop 107. Im Ergebnis wird ein D1 × C3 angebendes Signal von dem vierten Multiplizierer 114, ein D2 × C2 angebendes Ausgabesignal von dem dritten Multiplizierer 113, ein D3 × C1 angebendes Ausgabesignal von dem zweiten Multiplizierer 112 und ein D4 × C0 angebendes Ausgabesignal von dem ersten Multiplizierer 111 ausgegeben.
Der erste und der zweite Addierer 115 und 116 addieren N Bit zu N Bit und geben ein Ausgabesignal von n + 1 Bit aus. Der dritte Addierer 117 addiert N + 1 Bit zu N + 1 Bit und gibt ein Ausgabesignal von N + 2 Bit aus. Der erste Addierer 115 addiert das Ausgabesignal (N Bit) von dem ersten Multiplizierer 111 zu dem Ausgabesignal (N Bit) von dem zweiten Multiplizierer 112. Der zweite Addierer 116 addiert das Ausgabesignal (N Bit) von dem dritten Multiplizierer 113 zu dem Ausgabesignal (N Bit) von dem vierten Multiplizierer 114. Der dritte Addierer 117 addiert das Ausgabesignal (N + 1 Bit) von dem ersten Addierer 115 zu dem Ausgabesignal (N + 1 Bit) von dem zweiten Addierer 116. Im Ergebnis wird der Korrelationswert MFOUT des digitalen Signals IO mit dem Entspreizcode C3C2C1C0 an dem dritten Addierer 117 erzeugt und nach außen ausgegeben.
Auf ähnliche Weise führen die zweiten bis vierten UND-ODER-Zirkulatoren 102 bis 104 dieselbe Verarbeitung wie der erste UND-ODER-Zirkulator 101 durch. Dieselbe Verarbeitung wird danach wiederholt.
Der Codesteuerabschnitt 105 schaltet zwischen den Entspreizcodes, die den ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 gemäß Darstellung in 4 zugeführt werden sollen, derart hin und her, dass die Multiplikation ausgeführt wird, um den Korrelationswert der Daten (verzögerte Welle) zu erhalten, die nach den ersten vier Abtastdaten D3D2D1D0 (entsprechend einem Symbol) des digitalen Signals IO mit demselben Entspreizcode wie D3D2D1D0 abgetastet worden sind.
Die Schaltsteuerung des Entspreizcodes in dem Codesteuerabschnitt 105 wird nachstehend detailliert unter Bezugnahme auf 4 beschrieben.
Der Codespeicherabschnitt 105 speichert den Entspreizcode C13C12C11C10 in der Entspreizcodespeicherschaltung 106 in dem ersten UND-ODER-Zirkulator 101 im Anfangszustand (Zeit T1), siehe 4, um die Korrelation des ersten Symbols S0 zu erhalten, und speichert nach Ablauf einer Symbolperiode (4 × Taktung CLK) (Zeit T2) den nächsten Entspreizcode C23C22C21C20 in der Entspreizcodespeicherschaltung 106 in dem zweiten UND-ODER-Zirkulator 102, um die Korrelation des zweiten Symbols S1 zu erhalten. In diesem Zustand wird der Entspreizcode C13C12C11C10 noch in der Entspreizcodespeicherschaltung 106 in dem ersten UND-ODER-Zirkulator 101 vorgehalten, um die Korrelation der verzögerten Welle des ersten Symbols S0 gemäß Eingabe während der Periode T2 zu erhalten. Nach Ablauf einer weiteren Symbolperiode (zur Zeit T3) speichert der Codesteuerabschnitt 105 den nächsten Entspreizcode C33C32C31C30 in der Entspreizcodespeicherschaltung 106 in dem dritten UND-ODER-Zirkulator 103, um die Korrelation des dritten Symbols S2 zu erhalten. In diesem Zustand wird der Entspreizcode C13C12C11C10 noch in der Entspreizcodespeicherschaltung 106 in dem ersten UND-ODER-Zirkulator 101 vorgehalten, um die Korrelation der verzögerten Welle des ersten Symbols S0 gemäß Eingabe während der Periode T3 zu erhalten, während der Entspreizcode C23C22C21C20 noch in der Entspreizcodespeicherschaltung 106 in dem zweiten UND-ODER-Zirkulator 102 vorgehalten wird, um die Korrelation der verzögerten Version des zweiten Symbols S1 gemäß Eingabe während der Periode T3 zu erhalten. Nach dem weiteren Ablauf einer Symboldauer (zur Zeit T4) speichert der Codesteuerabschnitt 105 den nächsten Entspreizcode C43C42C41C40 in der Entspreizcodespeicherschaltung 106 in dem vierten UND-ODER-Zirkulator 104, um die Kor relation des vierten Symbols S3 zu erhalten. In diesem Zustand wird der Entspreizcode C13C12C11C10 noch in der Entspreizcodespeicherschaltung 106 in dem ersten UND-ODER-Zirkulator 101 vorgehalten, um die Korrelation der verzögerten Welle des ersten Symbols S0 gemäß Eingabe während der Periode T4 zu erhalten, während der Entspreizcode C23C22C21C20 ebenfalls noch in der Entspreizcodespeicherschaltung 106 in dem zweiten UND-ODER-Zirkulator 102 vorgehalten wird, um die Korrelation der verzögerten Welle des zweiten Symbols S1 gemäß Eingabe während der Periode T4 zu erhalten, und der Entspreizcode C33C32C31C30 ebenfalls noch in der Entspreizcodespeicherschaltung 106 in dem dritten UND-ODER-Zirkulator 103 vorgehalten wird, um die Korrelation der verzögerten Welle des dritten Symbols S2 gemäß Eingabe während der Periode T4 zu erhalten.
Entsprechend diesem Ausführungsbeispiel wird es aufgrund der Tatsache, dass vier UND-ODER-Zirkulatoren 101 bis 104 parallel vorgesehen sind, um die Entspreizberechnung auszuführen, und der Entspreizsteuerabschnitt 105 eine Steuerung der Vorhaltung der von den UND-ODER-Zirkulatoren 101 bis 104 bereitgestellten Entspreizcodes über vier Symbolperioden steuert, möglich, Hauptwellen und verzögerte Wellen mit demselben Entspreizcode über vier Symbolperioden (16 × Taktung CLK) zu verarbeiten, was zu einer verlässlichen Erfassung der Korrelation führt.
Zweites Ausführungsbeispiel
Ein digitales angepasstes Filter entsprechend einem zweiten Ausführungsbeispiel umfasst wie beim ersten Ausführungsbeispiel einen Speicherabschnitt, in dem ein digitales Signal IO, das einer Korrelationserfassung unterworfen werden soll, vorgehalten wird, erste bis vierte UND-ODER-Zirkulatoren zur Ermöglichung einer Entspreizberechnung der vier Symbole, die parallel durchgeführt werden soll, und einen Codesteuerabschnitt zur Steuerung des Schaltens zwischen den Entspreizcodes gemäß Setzung in jedem UND-ODER-Zirkulator. Der Aufbau des Speicherabschnittes und der UND-ODER-Zirkulatoren entspricht teilweise demjenigen beim ersten Ausführungsbeispiel.
6 zeigt den Aufbau eines Codesteuerabschnittes 400 und von Entspreizcodespeicherschaltungen 401 bis 404, die in dem digitalen angepassten Filter entsprechend diesem Ausführungsbeispiel vorgesehen sind. Der Codespeicherabschnitt 400 setzt sich aus einem Schieberegister mit Abgreifern und ersten bis vierten Flipflops 405 bis 408 zusammen. Eine erste Taktung CLK1 von 4096 MHz wird in jeden Taktungseingabean schluss CK der ersten bis vierten Flipflops 405 bis 408 über einen Taktungseingabeanschluss eingegeben. Ein Entspreizcode, der in einem Codegenerator erzeugt wird, wird in die Eingabe D des ersten Flipflops 405 in Synchronisierung mit der ersten Taktung CLK eingegeben.
Die Entspreizcodespeicherschaltungen 401 bis 404 sind in den ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 vorgesehen. Der Aufbau der ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 in diesem Ausführungsbeispiel ist derselbe wie derjenige der UND-ODER-Zirkulatoren 101 bis 104 beim ersten Ausführungsbeispiel, mit Ausnahme des Aufbaus der Entspreizcodespeicherschaltungen 401 bis 404. Die Entspreizcodespeicherschaltung 401 setzt sich aus vier Flipflops 409 bis 412 zusammen. Die Q-Eingabe jedes der Flipflops 409 bis 412 ist mit der jeweilige Abgreiferausgabe (einschließlich des FF-Ausgangs in der letzten Stufe) des Codesteuerabschnittes 400 gekoppelt. Die anderen Entspreizcodespeicherschaltungen 402 bis 404 weisen denselben Aufbau wie die Speicherschaltung 401 auf. Die Taktungen 402 bis 405, die individuell gesteuert werden, werden jeweils den Entspreizcodespeicherschaltungen 401 bis 404 zur Verfügung gestellt.
Es schließt sich nunmehr eine Beschreibung der Betriebsvorgänge des Codesteuerabschnittes 400 und der Entspreizcodespeicherschaltungen 401 bis 404 unter Bezugnahme auf das Zeiteinstellungsdiagramm gemäß Darstellung in 7 an. Wird die Taktung CLK zur Zeit t0 von „0" auf „1" geändert, so wird ein Ausgabesignal von dem Codegenerator in das Flipflop 405, die erste Stufe des Codesteuerabschnittes 400, eingegeben und vorgehalten. Auf ähnliche Weise werden Ausgabesignale von den Codegeneratoren in das Flipflop 405 eingegeben, zu den zweiten bis vierten Flipflops 406 bis 418 bis zur Zeit t1 ab der Zeit t0 entsprechend 4 × erste Taktung CLK1 verschoben und anschließend vorgehalten. An diesem Punkt wird der Entspreizcode für die ersten Symbole in dem Codesteuerabschnitt 400 vorgehalten.
Die zweite Taktung CLK2 wird zur Zeit t1 von „0" auf „1" geändert, und der Entspreizcode für das erste Symbol wird in die ersten bis vierten Entspreizcodeflipflops 409 bis 412 der ersten Entspreizcodespeicherschaltung 401 geschrieben und anschließend vorgehalten.
Darüber hinaus wird zur Zeit t2 nach Ablauf der vierfachen ersten Taktung CLK1 ab der Zeit t1 die dritte Taktung CLK3 von „0" auf „1" geändert, und der Entspreizcode für das zweite Symbol gemäß Speicherung in dem Codesteuerabschnitt 400 durch die erste Taktung CLK1 bis zur Zeit t2 ab der Zeit t1 wird in die ersten bis vierten Flipflops 413 bis 416 in der zweiten Entspreizcodespeicherschaltung 402 geschrieben und anschließend vorgehalten.
Anschließend wird ein Entspreizcode für das dritte Symbol in die ersten bis vierten Flipflops 417 bis 420 in der dritten Entspreizcodespeicherschaltung 403 zur Zeit t3 geschrieben und anschließend vorgehalten, und ein Entspreizcode für das vierte Symbol wird in die ersten bis vierten Flipflops 421 bis 424 in der vierten Entspreizcodespeicherschaltung 404 zur Zeit t4 geschrieben und anschließend vorgehalten.
In den UND-ODER-Zirkulatoren 101 bis 104 werden die Entspreizcodes, die den ersten bis vierten Entspreizcodespeicherschaltungen 401 bis 404 zugeführt worden sind, in die ersten bis vierten Multiplizierer 111 bis 114 eingegeben.
Entsprechend dem zweiten Ausführungsbeispiel werden die Entspreizcodes in die ersten bis vierten Entspreizcodespeicherschaltungen 401 bis 404 durch Verschiebung einer Zeiteinstellung auf Basis einer Symbolperiode entsprechend den Taktungen CLK2 bis CLK5 eingegeben und vier Symbolperioden lang vorgehalten. Im Ergebnis wird es möglich, Codes gemäß Darstellung in 2 wie beim ersten Ausführungsbeispiel umzuschreiben.
Drittes Ausführungsbeispiel
Bei einem digitalen angepassten Filter entsprechend dem dritten Ausführungsbeispiel sind die Funktionen der Entspreizcodespeicherschaltung und des Codesteuerabschnittes entsprechend dem ersten Ausführungsbeispiel teilweise abgewandelt.
8 zeigt den Aufbau des digitalen angepassten Filters entsprechend dem dritten Ausführungsbeispiel. Wie in 8 gezeigt ist, umfasst das digitale angepasste Filter einen Speicherabschnitt 100, erste bis vierte UND-ODER-Zirkulatoren 601 bis 604 und einen Codesteuerabschnitt 605.
Der erste UND-ODER-Zirkulator 601 umfasst erste bis vierte Entspreizcodespeicherschaltungen 606 bis 609. Jede Entspreizcodespeicherschaltung 606 bis 609 umfasst ein Flipflop, das mit einer ungeraden Zahl (611, 613, 615 oder 617) bezeichnet ist, ein weite res Flipflop, das mit einer geraden Zahl (612, 614, 616 oder 618) bezeichnet ist, sowie eine Auswählschaltung (619 bis 622) zum Auswählen des Flipflops mit einer ungeraden Zahl oder des Flipflops mit einer geraden Zahl. Die erste UND-ODER-Schaltung 601 umfasst darüber hinaus erste bis vierte Multiplizierer 111 bis 114 zum jeweiligen Multiplizieren eines digitalen Signals mit einem Entspreizcode gemäß Vorhaltung in den jeweiligen Entspreizcodespeicherschaltungen 606 bis 609 und Addierer 115 bis 117 zum Addieren der Ausgaben von den jeweiligen Multiplizieren 111 bis 114.
Es folgt eine Beschreibung der Betriebsvorgänge des digitalen angepassten Filters entsprechend diesem Ausführungsbeispiel mit dem vorbeschriebenen Aufbau.
Die Taktung CLK von 4096 MHz wird in die Taktungseingabeanschlüsse der Flipflops 611 bis 618 in den ersten bis vierten Entspreizcodespeicherschaltungen 606 bis 609 eingegeben, und ein Ausgabesignal von dem Codesteuerabschnitt 605 wird in die Eingabe D der Flipflops 611 bis 618 entsprechend einer Zeiteinstellung gemäß Darstellung in 9A eingegeben. Im Ergebnis wird in den Entspreizcodespeicherschaltungen 606 bis 609 die erste Entspreizcodefolge in diejenigen Flipflops, die mit ungeraden Zahlen (611, 613, 615 und 617) bezeichnet sind, geschrieben, und die fünfte Entspreizcodefolge wird in die Flipflops, die mit geraden Zahlen (612, 614, 616 und 618) bezeichnet sind, geschrieben.
Ein Auswählsignal wird in jeden der Auswählsignaleingabeanschlüsse S der ersten bis vierten Auswählschaltungen 619 bis 622 über einen Auswählsignaleingabeanschluss eingegeben, und das Auswählsignal ändert sich mit der Zeiteinstellung gemäß Darstellung in 9B. Ist das Auswählsignal gleich „0", so wählen die ersten bis vierten Auswählschaltungen 619 bis 622 diejenigen Flipflops, die mit ungeraden Zahlen (611, 613, 615 und 617) bezeichnet sind, in den Entspreizcodespeicherschaltungen 606 bis 609 aus, und die erste Entspreizcodefolge wird in die Multiplizierer 111 bis 114 eingegeben. Ist darüber hinaus das Auswählsignal gleich „1", so wählen die ersten bis vierten Auswählschaltungen 619 bis 622 diejenigen Flipflops, die mit geraden Zahlen (612, 614, 616 und 618) bezeichnet sind, in den Entspreizcodespeicherschaltungen 606 bis 609 aus, und die fünfte Entspreizcodefolge wird in die Multiplizierer 111 bis 114 eingegeben. Das Schreiben und Auswählen der Entspreizcodes gemäß vorstehender Beschreibung wird in den UND-ODER-Zirkulatoren 601 bis 604 ausgeführt, um das Umschreiben der Entspreizcodes gemäß Darstellung in 4 zu bewerkstelligen.
Entsprechend diesem Ausführungsbeispiel umfassen die Entspreizcodespeicherschaltungen 606 bis 619 jeweils zwei Flipflops, in die verschiedene Entspreizcodes (die Verschiebung entspricht bei diesem Ausführungsbeispiel vier Symbolen) vorab eingeschrieben werden, und die ersten bis vierten Auswählschaltungen 619 bis 622 werden derart gesteuert, dass sie das Umschreiben der Entspreizcodes gemäß Darstellung in 4 bewerkstelligen, wodurch die Ausführung eine Codeumschreibung möglich wird, die nicht von der Zeiteinstellung des Codesteuerabschnittes 605 abhängt.
Viertes Ausführungsbeispiel
10 zeigt den Aufbau eines digitalen angepassten Filters entsprechend dem vierten Ausführungsbeispiel der vorliegenden Erfindung. Die Abschnitte, die dieselben Funktionen wie beim ersten Ausführungsbeispiel wahrnehmen, weisen dieselben Bezugszeichen auf.
Das digitale angepasste Filter entsprechend diesem Ausführungsbeispiel umfasst erste bis vierte Speicherabschnitte 801 bis 804, die in der Lage sind, Symboldaten mit dem Spreizfaktor 4 zu speichern, erste bis vierte Auswählabschnitte 805 bis 807, die entsprechend dem zweiten bis vierten Speicherabschnitt 802 bis 804 vorgesehen sind, erste bis vierte UND-ODER-Zirkulatoren 101 bis 104, einen Korrelationsausgabeabschnitt 808 und einen Codesteuerabschnitt 105.
Die ersten bis vierten Speicherabschnitte 801 bis 804 setzen sich aus vier verbundenen Schieberegistern des jeweils selben Aufbaus zusammen. Jeder Speicherabschnitt setzt sich aus vier Schieberegistern mit vier seriell verbundenen Flipflops und vier Abgreifern zusammen.
11 ist ein Schaltungsdiagramm mit einem zweiten Speicherabschnitt 802 und einem ersten Auswählabschnitt 805. Der zweite Speicherabschnitt 802 setzt sich aus Flipflops 901 bis 904 zusammen. Der erste Auswählabschnitt 805 setzt sich aus vier Auswählschaltungen 905 bis 908 zusammen. Eine Modussignal wird in jede der Auswählschaltungen 905 bis 908 eingegeben. Das Modussignal ist den vier Auswählschaltungen gemeinsam und gibt entweder den Viersymbolewartemodus für den Spreizfaktor 4 oder den Symbolkorrelationsmodus für den Spreizfaktor 16 an. Die Auswählschaltungen 905 bis 908 empfangen jeweils Symboldaten gemäß Ausgabe von dem jeweiligen Abgreifer des ersten Abschnittes 801 und weitere Symboldaten gemäß Ausgabe von dem jeweiligen Abgreifer des zweiten Speicherabschnittes 802. Die Ausgaben von den Auswählschaltungen 905 bis 908 werden in die UND-ODER-Schaltung 102 eingegeben.
Die ersten, dritten und vierten Speicherabschnitte 801, 803 und 804 weisen denselben Aufbau wie der zweite Speicherabschnitt 802 auf. Der zweite und der dritte Auswählabschnitt 806 und 807 weisen denselben Aufbau wie der erste Auswählabschnitt 805 auf. Der zweite Auswählabschnitt 806 wählt eine Ausgabe von dem ersten Speicherabschnitt 801 oder dem dritten Speicherabschnitt 803, und der dritte Auswählabschnitt 807 wählt eine Ausgabe von dem ersten Speicherabschnitt 801 oder dem vierten Speicherabschnitt 804 aus.
12 zeigt den Aufbau des Korrelationsausgabeabschnittes 808. Der Korrelationsausgabeabschnitt 808 umfasst vier Auswählschaltungen 1001 bis 1004 entsprechend den ersten bis vierten UND-ODER-Zirkulatoren. Jede der Auswählschaltungen 1001 bis 1004 setzt sich aus einer Auswählschaltung mit einem Eingabeanschluss und zwei Ausgabeanschlüssen sowie Schaltern zwischen den Ausgabeanschlüssen X und Y entsprechend dem Modussignal zum Zwecke der Verbindung mit dem Eingabeanschluss A zusammen. Die Ausgabesignale von den Anschlüssen X der Auswähler 1001 und 1002 werden in den Addierer 1005 eingegeben, die Ausgabesignale von den Anschlüssen Y der Auswählschaltungen 1003 und 1004 werden in den Addierer 1006 eingegeben, und die Ausgabesignale von dem Addierer 1005 und dem Addierer 1006 werden in den Addierer 1007 eingegeben. Die Ausgabesignale von den Y-Anschlüssen der Auswählschaltungen 1001 bis 1004 sind Korrelationsausgaben im Viersymbolewartemodus für den Spreizfaktor 4, während das Ausgabesignal von dem Addierer 1007 eine Korrelationsausgabe in dem Symbolkorrelationsmodus für den Spreizfaktor 16 ist.
Die Betriebsvorgänge in dem digitalen angepassten Filter mit vorbeschriebenem Aufbau werden nachstehend erläutert.
Wie beim ersten Ausführungsbeispiel ist für den Fall des Viersymbolewartemodus für den Spreizfaktor 4 das Modussignal gleich „0" gesetzt. Ist das Modussignal gleich „0", so werden die Eingabeanschlüsse A an den Auswählschaltungen 905 bis 908 in den ersten bis dritten Auswählabschnitten 805 bis 807 gewählt, und es werden die Ausgabeanschlüsse Y an den Auswählschaltungen 1001 bis 1004 in den Korrelationsausgabeabschnitten 808 gewählt. Im Ergebnis werden diejenigen Daten, die in den ersten Speicherabschnitt 801 geschrieben werden sollen, in die ersten bis vierten UND-ODER-Zir kulatoren 101 bis 104 parallel über die ersten bis dritten Auswählabschnitte 805 bis 807 eingegeben. Verschiedene Entspreizcodefolgen werden in die ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 aus dem Codesteuerabschnitt 105 eingegeben und für eine Verzögerungswellenwarteperiode (vier Symbolperioden) vorgehalten. Mit anderen Worten, für den Fall, dass das Modussignal gleich „0" ist, ist der Aufbau bei diesem Ausführungsbeispiel der gleiche wie beim ersten Ausführungsbeispiel, was auch zur gleichen Betriebsweise führt.
Ist das Modussignal gleich „1", so werden die Eingabeanschlüsse B in den ersten bis dritten Auswählabschnitten 805 bis 807 ausgewählt, und es werden die Ausgabeanschlüsse X in den Auswählschaltungen 1001 bis 1004 in dem Korrelationsausgabeabschnitt 808 ausgewählt.
An diesem Punkt wird das digitale Signal IO in die Dateneingabeanschlüsse D der jeweiligen Flipflops eingegeben, die die ersten bis vierten Speicherabschnitte 801 bis 804 umfassen. Entsprechend wird, wenn „1" (Hochpegel des logischen Wertes) in die ersten bis sechzehnten Taktungseingabeanschlüsse CK in den Speicherabschnitten in Synchronisierung mit der Taktung CLK eingegeben wird, das digitale Signal IO in die ersten bis fünfzehnten Flipflops in Synchronisierung mit der Taktung CLK zum Zwecke der Vorhaltung eingegeben.
Die vorgehaltenen Daten werden in die ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 eingegeben und einer Verarbeitung unterworfen, die im Zusammenhang mit dem ersten Ausführungsbeispiel in den jeweiligen UND-ODER-Zirkulatoren mit den Entspreizcodefolgen, die vorab in den Entspreizcodespeicherabschnitten gespeichert worden ist sind, ausgeführt worden ist. Die Berechnungsergebnisse werden in die Addierer 1005 und 1006 von den ersten bis vierten UND-ODER-Zirkulatoren 101 bis 104 über die Auswählschaltungen 1001 bis 1004 in dem Korrelationsausgabeabschnitt 808 eingegeben. Der Addierer 1005 addiert das Ausgabesignal aus der ersten Auswählschaltung 1001 (M + 2 Bit) zu dem Ausgabesignal von der zweiten Auswählschaltung 1002 (M + 2 Bit). Der Addierer 1006 addiert das Ausgabesignal von der dritten Auswählschaltung 1003 (M + 2 Bit) zu dem Ausgabesignal von der vierten Auswählschaltung 1004 (M + 2 Bit). Der Addierer 1007 addiert das Ausgabesignal von dem Addierer 1005 (M + 3 Bit) zu dem Ausgabesignal von dem Addierer 1006 (M + 3 Bit). Im Ergebnis wird der Korrelationswert MFOUT des digitalen Signals IO mit dem Entspreizcode C15C14C13C12C11C10C9C8C7C6C5C4C3C2C1 in dem Addierer 1007 der letzten Stufe ermittelt.
Entsprechend dem Aufbau beim vierten Ausführungsbeispiel gemäß vorstehender Beschreibung wird es aufgrund der Tatsache, dass die Digitalsignalspeicherabschnitte und die Auswählschaltungen bei dem digitalen angepassten Filter des ersten Ausführungsbeispieles vorgesehen sind, möglich, sowohl den Viersymbolewartemodus für den Spreizfaktor 4 wie auch den Symbolkorrelationsmodus für den Spreizfaktor 16 in derselben Hardware durch Umschalten entsprechend dem Modusschaltsignal zu verwenden.
Fünftes Ausführungsbeispiel
Bei einem digitalen angepassten Filter entsprechend dem fünften Ausführungsbeispiel der vorliegenden Erfindung ist der Grundaufbau der gleiche wie beim ersten Ausführungsbeispiel, nur der Aufbau des Codesteuerabschnitts und der UND-ODER-Zirkulatoren ist teilweise verschieden. Darüber hinaus weisen dieselben Funktionsabschnitte wie beim ersten, zweiten und vierten Ausführungsbeispiel dieselben Bezugszeichen wie bei jenen Ausführungsbeispielen auf.
13 zeigt teilweise den Aufbau des Codesteuerabschnittes und des UND-ODER-Zirkulators. Der Codesteuerabschnitt 1101 umfasst ein Schieberegister 1102 zur Codespeicherung, das sich aus 16 seriell verbundenen Flipflops und 16 Abgreifern zusammensetzt, sowie erste bis dritte Auswählabschnitte 1103 bis 1105. Bezüglich der Ausgabesignale von dem Schieberegister 1102 für die Codespeicherung werden die Ausgaben von den ersten bis vierten Abgreifern in den ersten bis dritten Auswählabschnitt 1103 bis 1105 parallel eingegeben, während die Ausgaben von den fünften bis achten Abgreifern in die erste Auswähleinrichtung 1103, die Ausgaben von den neunten bis zwölften in die zweite Auswählschaltung 1104 und die Ausgaben von den dreizehnten bis fünfzehnten in die dritte Auswählschaltung 1105 eingegeben werden.
14 zeigt den ersten Auswählabschnitt 1103, der in dem Codesteuerabschnitt 1101 enthalten ist, Flipflops des Schieberegisters 1102 zur Codespeicherung zur Bereitstellung eines Signals an den Eingabeanschlüssen A des ersten Auswählabschnittes 1103 und eine zweite Entspreizcodespeicherschaltung 402, an der die Ausgaben von den Ausgabeanschlüssen Y über die Eingabeanschlüsse D eingegeben werden. Der erste Auswählabschnitt 1103 umfasst vier Auswählschaltungen 1201 bis 1204. Die Auswähl schaltungen 1201 bis 1204 empfangen über die Eingabeanschlüsse D jeweils die Ausgaben von den ersten bis vierten Abgreifern des Schieberegisters 1102 zur Codespeicherung und empfangen über die Eingabeanschlüsse A den Entspreizcode jeweils von den Flipflops 1205 bis 1208 des Schieberegisters 1102 zur Codespeicherung als Abgreiferausgaben. Die Auswählschaltungen 1201 bis 1204, die den ersten Auswählabschnitt 1103 bilden, wählen eines der Signale von den Eingabeabschnitten A oder B entsprechend einem Modussignal aus. 14 stellt den ersten Auswählabschnitt 1103 und die zweiten und dritten Auswählabschnitte 1104 und 1105 dar, die auf dieselbe Weise wie der erste Auswählabschnitt 1103 ausgebildet sind.
Die nachfolgende Beschreibung betrifft die Betriebsvorgänge des digitalen angepassten Filters mit einem Codesteuerabschnitt 1101 mit einem Aufbau gemäß vorstehender Beschreibung.
Ein Entspreizcode wird in den Codeeingabeanschluss des Schieberegisters 1102 zur Codespeicherung in Synchronisierung mit der ersten Taktung CLK1 eingegeben. Darüber hinaus ist das Entspreizcodesignal ein digitales Signal von 1 Bit in Synchronisierung mit der ersten Taktung CLK1 von 4096 MHz. Die Ausgaben von den ersten und vierten Abgreifern des Schieberegisters 1102 zur Codespeicherung werden in die erste Entspreizcodespeicherschaltung 401 eingegeben, während sie in Eingabeanschlüsse B der Auswählschaltungen in den ersten bis dritten Auswählabschnitten 1103 bis 1105 eingegeben werden. Der Entspreizcode gemäß Übertragung in die Schieberegister 1102 zur Codespeicherung wird jeweils in die Anschlüsse A der Auswählschaltungen in den Auswählabschnitten als Ausgabe von jedem der vier Abgreifer des Schieberegisters 1102 zur Codespeicherung, das heißt die fünften bis achten Abgreifer, die neunten bis zwölften Abgreifer und die dreizehnten und sechzehnten Abgreifer, eingegeben.
Die Modussignale werden in die Auswählanschlüsse S der Auswählschaltungen eingegeben, die in den ersten bis dritten Auswählabschnitten 1103 bis 1105 enthalten sind. In den Auswählschaltungen werden die Eingabeanschlüsse A ausgewählt, wenn das Modussignal gleich „0" ist, und die Eingabeanschlüsse B werden ausgewählt, wenn das Modussignal gleich „1" ist. Entsprechend werden, wenn das Modussignal gleich „0" ist, die Ausgaben von den ersten bis vierten Abgreifern des Schieberegisters 1102 zur Codespeicherung in die ersten bis vierten Entspreizcodespeicherschaltungen 401 bis 404 über die ersten bis dritten Auswählabschnitte 1103 bis 1105 eingegeben. Demgegenüber werden, wenn das Modussignal gleich „1" ist, die Ausgaben von jedem der vier Abgreifer der ersten bis sechzehnten Abgreifer des Schieberegisters 1102 zur Codespeicherung jeweils in die ersten bis vierten Entspreizcodespeicherschaltungen 401 bis 404 über die ersten bis dritten Auswählabschnitte 1103 bis 1105 eingegeben.
Die ersten bis vierten Entspreizcodespeicherschaltungen 401 bis 404 empfangen jeweils Taktungen CLK2, CLK3, CLK4 und CLK5 gemäß Darstellung in 7, und zwar auf die gleiche Weise wie beim zweiten Ausführungsbeispiel.
Bei der ersten Entspreizcodespeicherschaltung 401 werden die zweiten Taktungen CLK2 in Taktungseingabeanschlüsse CK der ersten bis vierten Flipflops 409 bis 412 eingegeben, und die Ausgaben von den ersten bis vierten Abgreifern des Schieberegisters 1102 zur Codespeicherung werden direkt in die ersten bis vierten Flipflops 409 bis 412 als Entspreizcode in Synchronisierung mit der zweiten Taktung CLK2 eingegeben.
In der zweiten Entspreizcodespeicherschaltung 402 werden die dritten Taktungen CLK3 in Taktungseingabeanschlüsse CK der ersten bis vierten Flipflops 413 bis 416 eingegeben, und die Ausgaben von den ersten bis vierten Abgreifern oder von den fünften bis achten Abgreifern des Schieberegisters 1102 zur Codespeicherung werden in die ersten bis vierten Flipflops 413 bis 416 in Synchronisierung mit der dritten Taktung CLK3 als Entspreizcode über den ersten Auswählabschnitt 1103 eingegeben.
In der dritten Entspreizcodespeicherschaltung 403 werden die vierten Taktungen CLK4 in die Taktungseingabeanschlüsse CK der ersten bis vierten Flipflops 417 bis 420 eingegeben, und die Signale gemäß Ausgabe von den ersten bis vierten Abgreifern oder den neunten bis zwölften Abgreifern des Schieberegisters 1102 zur Codespeicherung werden in die ersten bis vierten Flipflops 417 bis 420 in Synchronisierung mit der vierten Taktung CLK4 als Entspreizcode über den zweiten Auswählabschnitt 1104 eingegeben.
In der vierten Entspreizcodespeicherschaltung 404 werden die fünften Taktungen CLK5 in die Taktungseingabeanschlüsse CK der ersten bis vierten Flipflops 421 bis 424 eingegeben, und die Ausgaben von den ersten bis vierten Abgreifern oder den dreizehnten bis sechzehnten Abgreifern des Schieberegisters 1102 zur Codespeicherung werden in die ersten bis vierten Flipflops 421 bis 424 in Synchronisierung mit der fünften Taktung CLK5 als Entspreizsignal über den dritten Auswählabschnitt 1105 eingegeben.
In dem Codesteuerabschnitt 1102 entsprechend diesem Ausführungsbeispiel mit vorstehend beschriebenem Aufbau wird, wenn das Modussignal gleich „1" ist, der Modus auf den Symbolkorrelationsmodus für den Spreizfaktor 16 gesetzt. In diesem Modus werden, wenn die 16 ersten Taktungen CLK1 nach dem Anfangszustand eingegeben werden, 16 Chips des Entspreizcodes C1 in die ersten bis sechzehnten Flipflops geschrieben, die das Schieberegister 1102 zur Codespeicherung bilden, während die Entspreizcodes C15 bis C0 in den Flipflops der Entspreizcodespeicherschaltungen 401 bis 404 vorgehalten werden.
Ist das Modussignal gleich „0", so ist der Modus auf den Viersymbolewartemodus für den Spreizfaktor 4 gesetzt. In diesem Modus werden, wenn vier erste Taktungen CLK1 nach dem Anfangszustand eingegeben werden, vier Chips des Entspreizcodes C1 in die ersten bis vierten Flipflops geschrieben, die das Schieberegister 1102 zur Codespeicherung bilden, während die Entspreizcodes C43 bis C40 in den Flipflops 409 bis 412 der ersten Entspreizcodespeicherschaltung 401 in Synchronisierung mit der zweiten Taktung CLK2 vorgehalten werden. Werden die vier ersten Taktungen CLK1 weiter eingegeben, so werden vier Chips des Entspreizcodes C1 für das nächste Symbol in die Flipflops 15 bis 18 eingegeben, die das Schieberegister 1102 zur Codespeicherung bilden, während die Entspreizcodes C33 bis C30 in den Flipflops 413 bis 416 in der zweiten Entspreizcodespeicherschaltung 402 in Synchronisierung mit der dritten Taktung CLK3 vorgehalten werden. Werden die vier ersten Taktungen CLK1 weiter eingegeben, so werden vier Chips des Entspreizcodes C1 für ein weiteres nächstes Symbol in die neunten bis zwölften Flipflops eingegeben, die das Schieberegister 1102 zur Codespeicherung bilden, während die Entspreizcodes C23 bis C20 in den Flipflops 417 bis 420 der dritten Entspreizcodespeicherschaltung 403 in Synchronisierung mit der vierten Taktung CLK4 vorgehalten werden. Werden die vier ersten Taktungen CLK1 weiter eingegeben, so werden vier Chips des Entspreizcodes C1 für das nächste Symbol in die dreizehnten bis sechzehnten Flipflops eingegeben, die das Schieberegister 1102 zur Codespeicherung bilden, während die Entspreizcodes C03 bis C00 in den Flipflops 421 bis 424 der vierten Entspreizcodespeicherschaltung 404 in Synchronisierung mit der vierten Taktung CLK5 vorgehalten werden. Auf diese Weise wird es möglich, den Entspreizcode gemäß Darstellung in 4 umzuschreiben.
Wie vorstehend beschrieben worden ist, wird es entsprechend dem fünften Ausführungsbeispiel möglich, denselben Schaltungsaufbau für den Verzögerungswellenwarte modus und den Korrelationserfassungsmodus für Symbole mit verschiedenen Spreizfaktoren durch Schalten zwischen diesen Moden zu verwenden.
Sechstes Ausführungsbeispiel
Das sechste Ausführungsbeispiel der vorliegenden Erfindung fügt dem fünften Ausführungsbeispiel eine weitere Verarbeitung hinzu, bei der die Betriebsvorgänge der Flipflops, die im Viersymbolewartemodus für den Spreizfaktor 4 nicht gebraucht werden, das heißt die fünften bis sechzehnten Flipflops des Schieberegisters 1102 zur Codespeicherung und die Flipflops der zweiten bis vierten Speicherabschnitte 802 bis 808, angehalten beziehungsweise unterbrochen werden.
15 zeigt den Aufbau des Hauptabschnittes eines digitalen angepassten Filters entsprechend dem sechsten Ausführungsbeispiel. Der Grundaufbau des digitalen angepassten Filters entspricht demjenigen des fünften Ausführungsbeispieles gemäß Darstellung in 10 bis 14, wobei dieselben Abschnitte mit denselben Bezugszeichen versehen sind.
Das digitale angepasste Filter entsprechend diesem Ausführungsbeispiel stellt einen Codesteuerabschnitt 1300 mit ersten bis sechzehnten Flipflops mit einer Funktion des Anhaltens des Flipflopbetriebes entsprechend dem Modus bereit. Der Codesteuerabschnitt 1300 umfasst ein Schieberegister 1102 zur Codespeicherung mit seriell verbundenen ersten bis sechzehnten Flipflops und 16 Abgreifern sowie erste bis dritte Auswählabschnitte 1103 bis 1105. Darüber hinaus ist eine UND-Schaltung 1305 zur Leistungssteuerung in Linie zur Bereitstellung der Taktung CLK1 für die fünften bis sechzehnten Flipflops, die das Schieberegister 1102 zur Codespeicherung bilden, bereitgestellt. Die UND-Schaltung 1305 zur Leistungssteuerung empfängt die erste Taktung CLK1 über einen ersten Eingabeanschluss und das Modussignal über einen zweiten Eingabeanschluss und gibt das sich ergebende UND-Signal zur Eingabe in die Taktungseingabeanschlüsse CK der fünften bis sechzehnten Flipflops aus.
Darüber hinaus ist eine UND-Schaltung 1306 zur Leistungssteuerung in Linie zur Bereitstellung der Taktung CLK an jedem Flipflop der zweiten bis vierten Speicherabschnitte 802 bis 804 bereitgestellt. Die UND-Schaltung 1306 zur Leistungssteuerung empfängt die Taktung CLK über einen ersten Eingabeanschluss und das Modussignal über einen zweiten Eingabeanschluss und gibt das entstehende UND-Signal zur Eingabe in jeden der Taktungseingabeanschlüsse CK der Flipflops der zweiten bis vierten Speicherabschnitte 802 bis 804 aus.
Der weitere Aufbau entspricht demjenigen beim fünften Ausführungsbeispiel.
Die nachfolgende Beschreibung betrifft die Betriebsvorgänge des digitalen angepassten Filters entsprechend dem sechsten Ausführungsbeispiel mit vorstehend beschriebenem Aufbau.
Die UND-Schaltung 1305 zur Leistungssteuerung in dem Codesteuerabschnitt empfängt die erste Taktung CLK über den ersten Eingabeanschluss und das Modussignal über den zweiten Eingabeanschluss. Darüber hinaus empfängt die UND-Schaltung 1306 zur Leistungssteuerung in der Speicherabschnittsseite die Taktung CLK über den ersten Eingabeanschluss und das Modussignal über den zweiten Eingabeanschluss. Bei diesem Ausführungsbeispiel wird davon ausgegangen, dass „1" das Modussignal für den Symbolkorrelationsmodus für den Spreizfaktor 16 und „0" das Modussignal für den Viersymbolewartemodus für den Spreizfaktor 4 angibt.
Es sei angenommen, dass „0", also das Modussignal, das den Viersymbolewartemodus für den Spreizfaktor 4 angibt, an diesem Punkt eingegeben wird. Ist das Modussignal gleich „0", so geben die UND-Schaltungen 1305 und 1306 zur Leistungssteuerung „0" aus, und die Taktungen zum Betrieb (CLK1 und CLK) werden für die fünften bis sechzehnten Flipflops und die zweiten bis vierten Speicherabschnitte nicht bereitgestellt. Im Ergebnis arbeiten die zweiten bis vierten Speicherabschnitte 802 bis 804 und die fünften bis sechzehnten Flipflops in dem Schieberegister 1102 zur Codespeicherung während des Viersymbolewartemodus für den Spreizfaktor 4 nicht.
Demgegenüber geben für den Fall, dass das Modussignal gleich „1" ist, was den Symbolkorrelationsmodus für den Spreizfaktor 16 angibt, die UND-Schaltungen 1305 und 1306 zur Leistungssteuerung die erste Taktung CLK1 und die Taktung CLK aus, und geben die Taktung CLK1 in die ersten bis sechzehnten Flipflops und die Taktung CLK in die ersten bis vierten Speicherabschnitte 802 bis 804 ein.
Wie vorstehend beschrieben wurde, wird es entsprechend dem sechsten Ausführungsbeispiel möglich, während des Viersymbolewartemodus für den Spreizfaktor 4 die ersten bis vierten Speicherabschnitte 802 bis 804 und die fünften bis sechzehnten Flipflops, die in diesem Modus nicht verwendet werden, anzuhalten beziehungsweise zu unterbrechen, was zu einer Energieersparnis führt.
Siebtes Ausführungsbeispiel
16 zeigt ein schematisches Diagramm einer CDMA-Empfangsvorrichtung entsprechend dem siebten Ausführungsbeispiel. Das siebte Ausführungsbeispiel zeigt ein Beispiel zur Anwendung des digitalen angepassten Filters gemäß Beschreibung beim fünften Ausführungsbeispiel bei der CDMA-Empfangsvorrichtung.
Bei dieser CDMA-Empfangsvorrichtung wird ein an der Antenne 1400 empfangenes Signal in dem Empfangsverstärker 1401 verstärkt, und das sich ergebende Signal wird in den Quadraturdemodulationsabschnitt 1402 eingegeben. Die Ich- und Qch-Signale werden einer Quadraturwandlung unterworfen, um ein demoduliertes Empfangssignal in dem Quadraturdemodulationsabschnitt 1402 zu ermitteln. Das demodulierte empfangene Signal wird einer Abtastung und Verstärkungssteuerung in dem A/D-Wandlungsabschnitt 1403 unterworfen und anschließend dem Datendemodulationsabschnitt 1404 zugeführt. Der Datendemodulationsabschnitt 1404 multipliziert das empfangene Spreizspektrumsignal mit dem Entspreizcode für die Demodulation. Die Datenausgabe von dem Datendemodulationsabschnitt 1404 wird in den Datendekodierabschnitt 1405 zur Dekodierung eingegeben. Die dekodierten Daten werden in den CODEC-Abschnitt 1406 eingegeben, wo sie einer CODEC-Verarbeitung unterworfen werden.
Das digitale angepasste Filter 1407 empfängt die Zeiteinstellung zur Verwendung bei der Entspreizung für die Datendemodulation in dem Datendemodulationsabschnitt 1404. Das digitale angepasste Filter 1407 ist das digitale Filter gemäß Beschreibung beim fünften Ausführungsbeispiel. Das digitale angepasste Filter 1407 empfängt eine oder mehrere notwendige Taktungen gemäß Eingabe von dem Taktungsgenerator 1408, den Entspreizcode gemäß Eingabe von dem Codegenerator 1409 und das Modussignal gemäß Eingabe von dem Modussignalgenerator 1410. Die genauen Betriebsweisen des digitalen angepassten Filters 1407 wurden vorstehend beschrieben.
Darüber hinaus misst ein Messabschnitt 1411 die Werte SIR, RSSI und FER aus dem empfangenen Signal. Ein AGC-Steuerabschnitt 1412 bestimmt den Betrag einer Verstärkungssteuerung zur Verwendung in dem A/D-Wandlungsabschnitt 1403 unter Verwendung des Messergebnisses von dem Messabschnitt 1411 zur Ausgabe an den A/D- Wandlungsabschnitt 1403. Die Einheit 1413 bestimmt die Sendeleistung aus dem Messergebnis durch den Messabschnitt 1411, um so eine Ausgabe an die Sendeempfangsseite vornehmen zu können.
Gemäß vorstehender Beschreibung wird es möglich, die Größe einer Schaltung zu miniaturisieren und den Energieverbrauch einer CDMA-Empfangsvorrichtung durch Bereitstellung der CDMA-Empfangsvorrichtung in einem CDMA-Funkkommunikationssystem mit einem digitalen angepassten Filter entsprechend dem fünften Ausführungsbeispiel zu verringern.
Darüber hinaus beschreibt das siebte Ausführungsbeispiel den Fall der Verwendung des digitalen angepassten Filters gemäß Beschreibung beim fünften Ausführungsbeispiel in einer CDMA-Empfangsvorrichtung. Es wird gleichermaßen bevorzugt, digitale angepasste Filter gemäß den Beschreibungen bei den anderen Ausführungsbeispielen einzusetzen.
Darüber hinaus wird bevorzugt, irgendeinen angepassten Filter gemäß Beschreibung in den ersten bis sechsten Ausführungsbeispielen in einen Funkempfangsabschnitt einer Basisstationsvorrichtung eines Mobilstationsgerätes einzubauen, das eine Mobilfunkkommunikation in dem CDMA-System durchführt. Es wird gleichermaßen bevorzugt, angepasste Filter gemäß Beschreibung bei den ersten bis sechsten Ausführungsbeispielen als Funkempfangsvorrichtung der anderen Kommunikationsanschlüsse zu verwenden.
Gemäß vorstehender Beschreibung wird es entsprechend der vorliegenden Erfindung möglich, eine Korrelationserfassungsvorrichtung bereitzustellen, die in der Lage ist, eine Korrelationserfassung verzögerter Wellen, die nach Ablauf einer Symbolperiode eintreffen, zu erfassen, und die Größe der Schaltung sowie den Energieverbrauch derselben zu senken.
Die vorliegende Erfindung ist nicht auf die vorbeschriebenen Ausführungsbeispiele beschränkt. Es können vielmehr verschiedenartige Abwandlungen und Änderungen daran vorgenommen werden, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen.

Claims

Vorrichtung zum Erzeugen von Korrelation durch Entspreizen eines gespreizten Symbols mit einem Spreizcode, die umfasst: einen Symbol-Speicher (100), der Symbol-Daten speichert, die sich mit einer vorgegebenen Rate ändern; eine Vielzahl von Korrelations-Berechnungseinrichtungen (101–104), die eine Korrelationsberechnung durch Entspreizen der Symbol-Daten mit einem Spreizcode ausführen; und eine Code-Steuereinrichtung (105), die einen Spreizcode schaltet, der individuell jeder der Vielzahl von Korrelations-Berechnungseinrichtungen (101–104) bereitzustellen ist, wobei jede der Vielzahl von Korrelations-Berechnungseinrichtungen eine Korrelationsberechnung mit einem jeweils anderen Spreizcode ausführt, und die den gleichen Spreizcode für jede der Korrelations-Berechnungseinrichtungen zum Beenden der Korrelationsberechnung hält; gekennzeichnet durch: eine Vielzahl von Modus-Auswähleinrichtungen (805–807), die einen ersten Modus auswählen, um eine Korrelationsberechnung einer Vielzahl von Symbolen mit ein und demselben Spreizcode in der Korrelations-Berechnungseinrichtung (101 oder 102 oder 103 oder 104) auszuführen, und einen zweiten Modus, um Korrelationsberechnung von mit einem anderen Spreizcode gespreizten Symbol-Daten mit einem Spreizfaktor auszuführen, der das N-fache des Spreizcodes der Symbol-Daten in der Vielzahl von Korrelations-Berechnungseinrichtungen (101–104) ist; und eine Addiereinrichtung (808), die Korrelation der anderen Symbol-Daten durch Addieren von Berechnungsergebnissen, die in dem zweiten Modus in der Vielzahl der Korrelations-Berechnungseinrichtungen (101–104) erzeugt werden, erzeugt; wobei der Symbol-Speicher (100) eine Vielzahl von Schieberegistern (801–804) umfasst, die um eine Datenlänge der Symbol-Daten getrennt und seriell verbunden sind; und wobei die Vielzahl von Korrelations-Berechnungseinrichtungen (101–104) in dem ersten Modus die in dem ersten Schieberegister (801) der Vielzahl von Schieberegistern (801–804) gehaltenen Symbole parallel über die Vielzahl von Modus-Auswähleinrichtungen (805–807) empfängt und in dem zweiten Modus die anderen Symbol-Daten von jedem entsprechenden Schieberegister (801–804) empfängt; und wobei die Code-Steuereinrichtung (105) in dem zweiten Modus einen Spreizcode mit dem Spreizfaktor, der an den Spreizfaktor für die anderen Symbol-Daten angepasst ist, in die Korrelations-Berechnungseinrichtungen (101–104) eingibt.
Vorrichtung nach Anspruch 1, wobei die Code-Steuereinrichtung (1101) umfasst: ein Schieberegister (1102), das aus Flip-Flops besteht, die gleichzeitig einen Spreizcode mit einem Spreizfaktor erzeugen, der an den Spreizfaktor für die anderen Symbol-Daten angepasst ist; eine Vielzahl von Auswähleinrichtungen (1103–1105), die in dem ersten Modus einen Spreizcode mit einem Spreizfaktor, der an den Spreizfaktor für die Symbol-Daten angepasst ist, von dem Schieberegister (1102) empfangen, um ihn in die Vielzahl von Korrelations-Berechnungseinrichtungen (101–104) einzugeben, und in dem zweiten Modus einen anderen Spreizcode mit dem Spreizfaktor empfangen, der an den Spreizfaktor, für die anderen Symbol-Daten angepasst ist, und wobei jede der Korrelations-Berechnungseinrichtung (101–104) den von dem Schieberegister (102) über eine Vielzahl von Entspreizcode-Speichern (401–404) und die Selektoren (1103–1105) eingegebenen Spreizcode individuell liest.
Vorrichtung nach Anspruch 1 oder 2, wobei in dem ersten Modus die Vorrichtung Funktion von Flip-Flops in dem Schieberegister (1102) mit Ausnahme von Flip-Flops unterbricht, die einen Spreizcode mit dem Spreizfaktor ausgegeben, der an den Spreizfaktor für die Symbol-Daten an der Vielzahl von Korrelations-Berechnungseinrichtungen (101–104) angepasst ist.
Funkkommunikationsvorrichtung zum Durchführen von Funkkommunikation, wenn sie in einem CDMA-System enthalten ist, das mit einem digital angepassten Filter (1407) versehen ist, das aus einer Vorrichtung nach einem der Ansprüche 1–3 besteht, um Korrelation eines Spreizspektrum-Signals, das von einer anderen Kommunikationsstation empfangen wird, mit einem Spreizcode unter Verwendung des digital angepassten Filters zu erfassen.