DE69802607T2 - Procedure for filling shallow trenches - Google Patents
Procedure for filling shallow trenchesInfo
- Publication number
- DE69802607T2 DE69802607T2 DE69802607T DE69802607T DE69802607T2 DE 69802607 T2 DE69802607 T2 DE 69802607T2 DE 69802607 T DE69802607 T DE 69802607T DE 69802607 T DE69802607 T DE 69802607T DE 69802607 T2 DE69802607 T2 DE 69802607T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- fill
- trench
- fill layer
- temporary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Drying Of Semiconductors (AREA)
Description
Verfahren zum Füllen von nicht tiefen Graben Der Bereich der Erfindung umfasst die Bearbeitung integrierter Schaltkreise aus Silikon unter Verwendung nicht tiefer Graben, gefüllt mit Oxid zur Isolierung.Method for filling shallow trenches The scope of the invention includes processing silicon integrated circuits using shallow trenches filled with oxide for insulation.
Der geometrische Vorteil von nicht tiefen Graben mit vertikalen Wänden zur Gerätisolierung in submikronen integrierten Schaltkreisen, verglichen mit der LOCOS (Local Oxidation of Silicon)-Isolierung mit ihren Dickebegrenzungen und der seitlichen Ausdehnung aufgrund von Diffusion während der Oxidation, ist den Fachleuten bekannt.The geometric advantage of shallow trenches with vertical walls for device isolation in submicron integrated circuits, compared to LOCOS (Local Oxidation of Silicon) insulation with its thickness limitations and lateral expansion due to diffusion during oxidation, is well known to those skilled in the art.
Nachdem die Graben gefüllt wurden, muss das Füllmaterial im Nicht-Graben-Breich entfernt werden, ohne gleichzeitig das Material zu entfernen, das gerade in den Graben gefüllt wurde; ein Prozess, der als planarization (Einebnung) bezeichnet wird, da er zu einer Oberfläche führt, bei der die Oberfläche des gefüllten Grabens mit dem restlichen Schaltkreis auf einer Höhe liegt.After the trenches have been filled, the fill material in the non-trench area must be removed without simultaneously removing the material that was just filled in the trench; a process called planarization because it results in a surface where the surface of the filled trench is level with the rest of the circuit.
Eine der vielen Methoden wird im IBM Technical Disclosure Bulletin, Bd. 32, Nr. 9A (Februar 1990), Seite 439 beschrieben. Bei dieser Methode wird eine dünne Poly-Schicht und eine dicke Oxid-Schicht auf die Oxidfüllschicht aufgebracht. Die dicke Oxid-Schicht wird von aktiven Bereichen und engen Graben weggeätzt und eine plane Oberfläche wird gebildet, indem eine weitere Poly-Schicht aufgebracht und abgeschliffen wird, unter Verwendung des dicken Oxids über den weiten Graben als Abschleifstoppschicht. Durch das Bilden einer planen Oberfläche werden die verbleibenden Oxid- und Poly-Schichten mit einem ätzenden Stoff bearbeitet, der die Poly-Schicht und die Oxid-Schicht mit der gleichen Geschwindigkeit angreift. Diese Methode ist relativ schnell, hat jedoch den Nachteil, dass sie über ein kleines Prozessfenster verfügt aufgrund der Dicke des Oxids, das abgeschliffen werden muss. Diese Methode birgt weiterhin den Nachteil von Kratzern, die beim Abschleifprozess entstehen.One of the many methods is described in IBM Technical Disclosure Bulletin, Vol. 32, No. 9A (February 1990), page 439. In this method, a thin poly layer and a thick oxide layer are deposited on the oxide fill layer. The thick oxide layer is etched away from active areas and narrow trenches and a flat surface is formed by depositing another poly layer and is ground away, using the thick oxide across the wide trench as a grind stop layer. By forming a flat surface, the remaining oxide and poly layers are treated with a caustic that attacks the poly layer and the oxide layer at the same rate. This method is relatively fast, but has the disadvantage of having a small process window due to the thickness of the oxide that must be ground away. This method also has the disadvantage of scratches created during the grinding process.
Ein Ziel der vorliegenden Erfindung ist die Verbesserung der Umsetzbarkeit und Zielsetzung des Prozesses.An aim of the present invention is to improve the feasibility and objective of the process.
Entsprechend bietet die vorliegende Erfindung eine Methode zum Füllen und Einebnen eines Grabens nach Anspruch 1.Accordingly, the present invention provides a method for filling and leveling a trench according to claim 1.
Eine Funktion der Erfindung ist die Bildung einer zwischengelagerten, oberen, planen Schicht und die anschließende Zerstörung der Ebenheit durch selektives Ätzen einer unteren Schicht aus dickem Oxid.One function of the invention is the formation of an intermediate upper flat layer and the subsequent destruction of the flatness by selective etching of a lower layer of thick oxide.
Fig. 1A bis 1D zeigen einen Teil eines integrierten Schaltkreises an den verschiedenen Ausführungsstufen der Erfindung.Fig. 1A to 1D show a portion of an integrated circuit at the various stages of implementation of the invention.
Figur zeigt das Ergebnis der Erfindung.Figure shows the result of the invention.
Fig. 1A zeigt ein Silikonsubstrat 10, in das mit Hilfe eines konventionellen Trockenätzverfahrens (oder Reactive Ion Etch, RIE), das gerade Seiten produziert, zwei Isolierungs-Graben 20 geschnitten wurden. Diese Graben werden mit Oxid (SiO&sub2;) als Isolierungsmaterial gefüllt. Die Graben sind so schmal gefertigt, wie es die Grundregeln für einen bestimmten Prozess vorgeben, zur Illustration um 1,5 um für einen Prozess mit einer mindesten Zeilenweite von 0,35 um. Die Tiefe des Grabens wird durch Pfeil 22 dargestellt und beträgt zur Illustration 0,48 um. Die Figur entspricht nicht den Originalabmessungen, verschiedene Abmessungen sind aus Gründen der Klarheit vergrößert. Der Bereich zwischen den Graben 20 ist ein aktiver Bereich mit einem Transistor und der größere Bereich auf der linken Seite ist für Verbindungskabel bestimmt. Der Bereich ausserhalb der Graben ist mit einem konventionellen Füllnitrid (Si&sub3;N&sub4;) 12 beschichtet, mit einer Dicke von 110 nm und einer abschließenden Oberfläche 15 (als Bezugsoberfläche bezeichnet, da sich die Oberfläche des Grabens auf diese Oberfläche bezieht).Fig. 1A shows a silicon substrate 10 into which two isolation trenches 20 These trenches are filled with oxide (SiO₂) as an insulating material. The trenches are made as narrow as the ground rules for a particular process dictate, illustratively 1.5 µm for a process with a minimum line width of 0.35 µm. The depth of the trench is shown by arrow 22 and is illustratively 0.48 µm. The figure does not correspond to the original dimensions, various dimensions are enlarged for clarity. The area between the trenches 20 is an active area with a transistor and the larger area on the left is for interconnect cables. The area outside the trenches is coated with a conventional fill nitride (Si₃N₄) 12, with a thickness of 110 nm and a final surface 15 (called the reference surface since the surface of the trench is referenced to this surface).
Wie den Fachleuten bekannt ist, wird die Zielsetzung weiter optimiert, indem die Größe der vertikalen Schritte klein gehalten wird; es ist demnach wünschenswert, dass der obere Bereich der Isolierungsmaterials, das in den Graben gefüllt wird, mit der Oberfläche der Kontakte im Transistor plan verläuft (da die Verbindungen zu einigen Transistoren über dem Grabenmaterial verlaufen müssen). Dies macht es erforderlich, dass der obere Bereich des Isolierungsmaterials annähernd die Höhe des oberen Bereichs des aktiven Bereichs aufweist. Eine simple Methode ist es, konventionelles chemisches mechanisches Abschleifen (CMP) einzusetzen, um das Oxid abzuschleifen, unter Verwendung des Füllnitrids als Abschleifstopp. Da Nitrid sehr viel härter ist als Oxid und die Graben sehr viel weniger Fläche einnehmen als der restliche Schaltkreis, bildet das Füllnitrid einen guten Abschleifstopp. Ein solch einfacher Prozess hat den Nachteil eines kleinen Prozessfensters und den von CMP-Kratzern; nach Stand der Technik werden sehr viel komplexere Methoden eingesetzt. Bei der im IBM Technical Disclosure Bulletin offengelegte Methode beispielsweise werden drei zusätzliche Schichten und eine Sequenz aus Ätz- und Abschleifschritten eingesetzt, um eine obere plane Oberfläche zu erhalten, die anschließend haltbar gemacht wird, während das restliche Material entfernt wird.As is known to those skilled in the art, the objective is further optimized by keeping the size of the vertical steps small; it is therefore desirable that the top of the insulation material filled in the trench be flush with the surface of the contacts in the transistor (since the connections to some transistors must be above the trench material). This requires that the top of the insulation material be approximately the height of the top of the active area. A simple method is to use conventional chemical mechanical grinding (CMP) to grind away the oxide, using the fill nitride as a grind stop. Since nitride is much harder than oxide and the trenches take up much less area than the rest of the circuit, this Filler nitride provides a good grinding stop. Such a simple process has the disadvantage of a small process window and CMP scratches; the state of the art uses much more complex methods. For example, the method disclosed in the IBM Technical Disclosure Bulletin uses three additional layers and a sequence of etching and grinding steps to obtain a top flat surface, which is then made durable while the remaining material is removed.
Fig. 1B zeigt den gleichen Bereich nach einigen Zwischenschritten, die das Auftragen eine Oxidfüllschicht 110 beinhalten, mit einer Dicke der Grabentiefe 22 zuzüglich eines Füllrands (80 nm für die gesamte nominale Dicke von 560 nm) über dem Graben 20, der um den Füllrand im niedrigsten Teil der Füllschicht 110 höher ist als die Bezugsoberfläche 15. Der niedrigste Teil der Füllschicht wird von der Bezugsoberfläche getrennt durch einen Schritt in Schicht 110 und wird als Schulterteil des Füllschicht bezeichnet.Fig. 1B shows the same area after some intermediate steps involving the deposition of an oxide fill layer 110 with a thickness of the trench depth 22 plus a fill margin (80 nm for the total nominal thickness of 560 nm) above the trench 20, which is higher than the reference surface 15 by the fill margin in the lowest part of the fill layer 110. The lowest part of the fill layer is separated from the reference surface by a step in layer 110 and is referred to as the shoulder part of the fill layer.
Über der Füllschicht 110 besteht eine temporäre Polysilikon (Poly)-Füllschicht 120 mit einer Dicke, die der Grabentiefe 22 abzüglich eines Abschleifrands entspricht, aufgetragen über dem Graben 20 und der Bezugsoberfläche 15 sowie eine Oxidabschleifstoppschicht 130 mit einer Dicke, die dem Abschleifrand entspricht. Die Schicht 110 verfügt über eine Dicke von 560 nm und die Abschleifstoppschicht 130 verfügt über eine Dicke von 100 nm. Das Ergebnis dieser Abmessungsauswahl ist es, dass die obere Oberfläche 135 der Abschleifstoppschicht 130 über dem Graben 20 im Wesentlichen plan ist mit der oberen Oberfläche 115 der Füllschicht 110 über der Bezugsoberfläche 15.Above the fill layer 110 there is a temporary polysilicone (poly) fill layer 120 having a thickness equal to the trench depth 22 minus a grinding margin, deposited over the trench 20 and the reference surface 15, and an oxide grinding stop layer 130 having a thickness equal to the grinding margin. The layer 110 has a thickness of 560 nm and the grinding stop layer 130 has a thickness of 100 nm. The result of this dimension selection is that the top surface 135 of the grinding stop layer 130 above the trench 20 is substantially is flat with the upper surface 115 of the filling layer 110 above the reference surface 15.
Nachdem die Schichten gebildet wurden, wird eine photoresistente Abschleifmaske 40 auf der Abschleifstoppschicht 130, direkt über dem niedrigsten Teil der Füllschicht 110, d. h. über dem Graben 20, aufgebracht. Die Abschleifstoppschicht 130 wird dann ausserhalb der Abschleifmaske 40 geätzt, mit einem konventionellen RIE oder Naßätzen, um die temporäre Schicht zum Entfernen freizulegen.After the layers are formed, a photoresist abrade mask 40 is deposited on the abrade stop layer 130, directly over the lowest part of the fill layer 110, i.e., over the trench 20. The abrade stop layer 130 is then etched outside of the abrade mask 40, using a conventional RIE or wet etch, to expose the temporary layer for removal.
Fig. 1C zeigt die Ergebnisse des Abstreifens der Schicht 130 und des Abschleifens der temporären Schicht 120 durch ein konventionelles CMP, mit einem Stopp auf der oberen Oberfläche 135 der Abschleifschicht 130 und der oberen Oberfläche 115 der Füllschicht 110, wobei eine plane Oberfläche über dem Träger gebildet wird, die mit der oberen Oberfläche 115 der Füllschicht 110 plan verläuft. Die Struktur ist nun generell ähnlich der in dem als Referenz genannten IBM Technical Disclosure Bulletin, dahingehend, dass eine obere plane Oberfläche vorhanden ist, obwohl die Zusammensetzung und die Struktur der unteren Schichten Unterschiede aufweisen. Wenn die Methode des als Referenz genannten IBM Technical Disclosure Bulletin angewendet würde, würde die Struktur bis hin zur Oberfläche 15 geätzt oder abgeschliffen werden.Fig. 1C shows the results of stripping layer 130 and grinding temporary layer 120 by a conventional CMP, with a stop on top surface 135 of abrading layer 130 and top surface 115 of fill layer 110, forming a planar surface over the substrate that is planar with top surface 115 of fill layer 110. The structure is now generally similar to that in the referenced IBM Technical Disclosure Bulletin in that there is a top planar surface, although the composition and structure of the lower layers are different. If the method of the referenced IBM Technical Disclosure Bulletin were used, the structure would be etched or ground down to surface 15.
Statt dessen werden die Abschleifstoppschicht 130, ein dünner Teil der Füllschicht 110 und kleine Segmente der temporären Schicht 120 zwischen der Abschleifstoppschicht 130 und der Füllschicht 110 bis zu einer in Fig. 1C durch Linie 133 angegebenen Tiefe entfernt, zur Anschauung ausgeführt durch einen konventionellen nichtselektiven RIE-Vorgang in einem AME 5000 Ätzgerät unter Verwendung von CF&sub4; und CHF&sub3; in einem Verhältnis von ungefähr 4 : 1, wobei ein Abdeckbereich der temporären Schicht 120 über dem Graben 20 gelassen wird und eine plane Oberfläche 133 erhalten bleibt. Da in dem Verfahren die Oxid-, die Poly- und die Nitrid-Schicht in der gleichen Geschwindigkeit geätzt werden, bleibt die plane Oberfläche erhalten.Instead, the abrading stop layer 130, a thin portion of the fill layer 110 and small segments of the temporary layer 120 between the abrading stop layer 130 and the fill layer 110 are removed to a depth indicated by line 133 in Fig. 1C, illustrated by a conventional non-selective RIE process in an AME 5000 etcher using CF4 and CHF3 in a ratio of approximately 4:1, leaving a blanket portion of the temporary layer 120 over the trench 20 and maintaining a planar surface 133. Since the process etches the oxide, poly and nitride layers at the same rate, the planar surface is maintained.
Als Nächstes wird die obere plane Oberfläche 133 zerstört, indem dieser Teil der Füllschicht 110 ausserhalb des Abdeckbereichs der temporären Schicht 120 geätzt wird, d. h. ausserhalb des Grabens und das bis zu einer Tiefe, die geringer ist als die Tiefe des Grabens 20, in einem AME 5000 Ätzgerät unter Verwendung gleicher Mengen an CF&sub4; und CHF&sub3; in einem selektiven Verfahren, das vornehmlich die Füllschicht 120 ätzt, ohne die temporäre Schicht zu berühren und wobei die Entfernungstiefe geringer ist als die Dicke der Schicht 110, wobei eine dünne Oxid-Schicht zurückbleibt, so dass eine obere Oberfläche 117 der Füllschicht 110 über der Bezugsoberfläche 15 im Wesentlichen plan verläuft zu der entsprechenden originalen oberen Oberfläche 115 der Füllschicht 110 über dem Graben.Next, the upper planar surface 133 is destroyed by etching that portion of the fill layer 110 outside the coverage area of the temporary layer 120, i.e., outside the trench, to a depth less than the depth of the trench 20, in an AME 5000 etcher using equal amounts of CF4 and CHF3 in a selective process that primarily etches the fill layer 120 without touching the temporary layer and the removal depth is less than the thickness of the layer 110, leaving a thin oxide layer so that an upper surface 117 of the fill layer 110 above the reference surface 15 is substantially planar to the corresponding original upper surface 115 of the fill layer 110 above the trench.
Das Ergebnis wird in Fig. 1D gezeigt. Es ist ersichtlich, dass der Schritt des Ätzens ausserhalb des Abdeckbereichs 120 Vorsprünge 113 der Schicht 110 hinterläßt. Fachleute würden ein Verfahren vermeiden, bei dem solche Vorsprünge zurückbleiben, da sie beim nächsten Abschleifen in relativ großen Stücken zerbrechen und die Oberfläche der Grabenfüllung zerkratzen können. Ein nachfolgendes Abstreifen des Fülloxids einen konventionellen nichtselektiven RIE-Vorgang in einem AME 5000 Ätzgerät unter Verwendung von CF&sub4; und CHF&sub3; in einem Verhältnis von ungefähr 4 : 1, wobei ein Abdeckbereich der temporären Schicht 120 über dem Graben 20 gelassen wird und eine plane Oberfläche 133 erhalten bleibt. Da in dem Verfahren die Oxid-, die Poly- und die Nitrid-Schicht in der gleichen Geschwindigkeit geätzt werden, bleibt die plane Oberfläche erhalten.The result is shown in Fig. 1D. It can be seen that the etching step leaves protrusions 113 of the layer 110 outside the cover region 120. Those skilled in the art would avoid a process that leaves such protrusions behind, since they may break into relatively large pieces during the next grinding and scratch the surface of the trench fill. A subsequent stripping of the fill oxide a conventional non-selective RIE process in an AME 5000 etcher using CF4 and CHF3 in a ratio of approximately 4:1, leaving a blanket portion of the temporary layer 120 over the trench 20 and maintaining a planar surface 133. Since the process etches the oxide, poly and nitride layers at the same rate, the planar surface is maintained.
Als Nächstes wird die obere plane Oberfläche 133 zerstört, indem dieser Teil der Füllschicht 110 ausserhalb des Abdeckbereichs der temporären Schicht 120 geätzt wird, d. h. ausserhalb des Grabens und das bis zu einer Tiefe, die geringer ist als die Tiefe des Grabens 20, in einem AME 5000 Ätzgerät unter Verwendung gleicher Mengen an CF&sub4; und CHF&sub3; in einem selektiven Verfahren, das vornehmlich die Füllschicht 120 ätzt, ohne die temporäre Schicht zu berühren und wobei die Entfernungstiefe geringer ist als die Dicke der Schicht 110, wobei eine dünne Oxid-Schicht zurückbleibt, so dass eine obere Oberfläche 117 der Füllschicht 110 über der Bezugsoberfläche 15 im Wesentlichen plan verläuft zu der entsprechenden originalen oberen Oberfläche 115 der Füllschicht 110 über dem Graben.Next, the upper planar surface 133 is destroyed by etching that portion of the fill layer 110 outside the coverage area of the temporary layer 120, i.e., outside the trench, to a depth less than the depth of the trench 20, in an AME 5000 etcher using equal amounts of CF4 and CHF3 in a selective process that primarily etches the fill layer 120 without touching the temporary layer and the removal depth is less than the thickness of the layer 110, leaving a thin oxide layer so that an upper surface 117 of the fill layer 110 above the reference surface 15 is substantially planar to the corresponding original upper surface 115 of the fill layer 110 above the trench.
Das Ergebnis wird in Fig. 1D gezeigt. Es ist ersichtlich, dass der Schritt des Ätzens ausserhalb des Abdeckbereichs 120 Vorsprünge 113 der Schicht 110 hinterläßt. Fachleute würden ein Verfahren vermeiden, bei dem solche Vorsprünge zurückbleiben, da sie beim nächsten Abschleifen in relativ großen Stücken zerbrechen und die Oberfläche der Grabenfüllung zerkratzen können. Ein nachfolgendes Abstreifen des Fülloxids kann solche Brüche vergrößern und die Verfahrensergebnisse verschlechtern.The result is shown in Fig. 1D. It can be seen that the etching step leaves protrusions 113 of the layer 110 outside the cover region 120. Those skilled in the art would avoid a process that leaves such protrusions behind, since they may break into relatively large pieces during the next grinding and scratch the surface of the trench fill. A subsequent stripping of the fill oxide can increase such fractures and worsen the procedural results.
Dann wird der restliche Bereich der temporären Schicht 120 über dem Graben in einem zeitlich festgesetzten Ätzen mit einer ätzenden Chemikalie (SF&sub6; und NF&sub3; in einem Verhältnis von 6 : 1) entfernt, die die temporäre Schicht, jedoch nicht die Füllschicht 110 ätzt, mit einem konventionellen selektiven RIE Verfahren. Zuletzt wird durch Überarbeitungsabschleifen (d. h. ein Abscleifen, das eine Schicht von weniger als 100 nm abträgt) der letzte dünne Bereich der Füllschicht 110 entfernt, mit einem Stopp auf der Bezugsoberfläche 15 des Füllnitrids 12.Then, the remaining portion of the temporary layer 120 above the trench is removed in a timed etch with an etching chemical (SF6 and NF3 in a ratio of 6:1) that etches the temporary layer but not the fill layer 110, using a conventional selective RIE process. Finally, a rework grind (i.e., a grind that removes a layer of less than 100 nm) removes the last thin portion of the fill layer 110, with a stop on the reference surface 15 of the fill nitride 12.
Fachleute würden diese zusätzlichen Schritte zum Ätzen der Füllschicht über dem Füllnitrid und anschließendem Abstreifen der restlichen Poly-Schicht 120 nicht ausführen, anstelle des einfacheren Verfahrens nach Stand der Technik, da nach dem Planmachen der Poly-Schicht auf der Höhe der Füllschicht 110 ein konventioneller nächster Schritt das weitere Abschleifen bis zum Füllnitrid wäre. Statt dessen wird ein zeitlich festgelegtes Ätzen eingesetzt, um die Füllschicht 110 bis zu einer Höhe zu ätzen, die der Berechnung nach der Höhe der oberen Oberfläche der Schicht 110 unterhalb der Poly-Schicht 120 entspricht. Obwohl durch das Poly CMP Verfahren bis zur Füllschicht eine plane Fläche erlangt wird, aufgrund der hohen Selektivität zwischen der Poly- und der Oxid-Schicht (200 : 1), bietet das CMP keine solch planen Flächen wie durch das Entfernen dicker Oxid-Schichten aufgrund einer niedrigen Oxid- Selektivität bei Nitrid (~1,5 : 1). Diese zusätzlichen Schritte zum Ätzen der Füllschicht über dem Nitrid und zum Abstreifen der restlichen Poly-Schicht dienen im Wesentlichen der Vorbehandlung zum Planmachen der Oxid CMP, mit dem Ergebnis, dass nur ein CMP Überarbeitungsabschleifen erforderlich ist, was das Prozessfenster und die Bearbeitbarkeit erheblich verbessert.Those skilled in the art would not perform these additional steps of etching the fill layer above the fill nitride and then stripping the remaining poly layer 120 instead of the simpler prior art method because after planarizing the poly layer to the level of the fill layer 110, a conventional next step would be to continue grinding down to the fill nitride. Instead, a timed etch is used to etch the fill layer 110 to a height calculated to be the height of the top surface of layer 110 below the poly layer 120. Although a planar surface is obtained down to the fill layer by the poly CMP process due to the high selectivity between the poly and oxide layers (200:1), CMP does not provide such planar surfaces as removing thick oxide layers due to low oxide selectivity for nitride (~1.5:1). These additional steps of etching the fill layer above the nitride and stripping The remaining poly layer essentially serves as pre-treatment for planarizing the oxide CMP, with the result that only one CMP rework grinding is required, which significantly improves the process window and machinability.
Das Prozessfenster ist robust. Ausführliche Versuche haben gezeigt, dass weniger als 0,1% der Träger mit der erforderlichen ersten Dicke des Nitrids 12 und des Oxids 110 bei Abschluss des Verfahrens kein befriedigendes Ergebnis erzielen konnten, wobei nicht durch den Bediener in das Verfahren eingegriffen wurde. Zusätzlich ist die Uniformität der Schichten 12 und 110 nach dem Verfahren größer als die Uniformität vor dem Verfahren.The process window is robust. Extensive testing has shown that less than 0.1% of the substrates with the required initial thickness of nitride 12 and oxide 110 failed to achieve a satisfactory result at the end of the process without operator intervention. In addition, the uniformity of the layers 12 and 110 after the process is greater than the uniformity before the process.
Claims (3)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/824,703 US5804490A (en) | 1997-04-14 | 1997-04-14 | Method of filling shallow trenches |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69802607D1 DE69802607D1 (en) | 2002-01-10 |
DE69802607T2 true DE69802607T2 (en) | 2002-07-25 |
Family
ID=25242118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69802607T Expired - Lifetime DE69802607T2 (en) | 1997-04-14 | 1998-03-12 | Procedure for filling shallow trenches |
Country Status (4)
Country | Link |
---|---|
US (1) | US5804490A (en) |
EP (1) | EP0872885B1 (en) |
JP (1) | JP3683705B2 (en) |
DE (1) | DE69802607T2 (en) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10125637A (en) * | 1996-10-15 | 1998-05-15 | Toshiba Corp | Manufacture of semiconductor device |
TW334614B (en) * | 1997-03-04 | 1998-06-21 | Winbond Electronics Corp | The method of forming shallow trench isolation |
US6150072A (en) * | 1997-08-22 | 2000-11-21 | Siemens Microelectronics, Inc. | Method of manufacturing a shallow trench isolation structure for a semiconductor device |
US6017803A (en) * | 1998-06-24 | 2000-01-25 | Chartered Semiconductor Manufacturing, Ltd. | Method to prevent dishing in chemical mechanical polishing |
JP2000040737A (en) * | 1998-07-24 | 2000-02-08 | Oki Electric Ind Co Ltd | Forming method of element isolation region |
US6528389B1 (en) * | 1998-12-17 | 2003-03-04 | Lsi Logic Corporation | Substrate planarization with a chemical mechanical polishing stop layer |
US6297126B1 (en) | 1999-07-12 | 2001-10-02 | Chartered Semiconductor Manufacturing Ltd. | Silicon nitride capped shallow trench isolation method for fabricating sub-micron devices with borderless contacts |
US6265302B1 (en) | 1999-07-12 | 2001-07-24 | Chartered Semiconductor Manufacturing Ltd. | Partially recessed shallow trench isolation method for fabricating borderless contacts |
US6472291B1 (en) | 2000-01-27 | 2002-10-29 | Infineon Technologies North America Corp. | Planarization process to achieve improved uniformity across semiconductor wafers |
US6294423B1 (en) | 2000-11-21 | 2001-09-25 | Infineon Technologies North America Corp. | Method for forming and filling isolation trenches |
US6593238B1 (en) | 2000-11-27 | 2003-07-15 | Motorola, Inc. | Method for determining an endpoint and semiconductor wafer |
JP2006005237A (en) * | 2004-06-18 | 2006-01-05 | Sharp Corp | Method of manufacturing semiconductor device |
US7274073B2 (en) * | 2004-10-08 | 2007-09-25 | International Business Machines Corporation | Integrated circuit with bulk and SOI devices connected with an epitaxial region |
US20070042563A1 (en) * | 2005-08-19 | 2007-02-22 | Honeywell International Inc. | Single crystal based through the wafer connections technical field |
US8119489B2 (en) * | 2008-03-28 | 2012-02-21 | United Microelectronics Corp. | Method of forming a shallow trench isolation structure having a polysilicon capping layer |
DE102010046213B3 (en) * | 2010-09-21 | 2012-02-09 | Infineon Technologies Austria Ag | Method for producing a structural element and semiconductor component with a structural element |
US8728891B2 (en) | 2010-09-21 | 2014-05-20 | Infineon Technologies Austria Ag | Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4389294A (en) * | 1981-06-30 | 1983-06-21 | International Business Machines Corporation | Method for avoiding residue on a vertical walled mesa |
NL8701717A (en) * | 1987-07-21 | 1989-02-16 | Philips Nv | METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE WITH A PLANARIZED STRUCTURE |
US4791073A (en) * | 1987-11-17 | 1988-12-13 | Motorola Inc. | Trench isolation method for semiconductor devices |
US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
DE69004932T2 (en) * | 1989-10-25 | 1994-05-19 | Ibm | Process for the production of wide dielectric trenches for semiconductor devices. |
-
1997
- 1997-04-14 US US08/824,703 patent/US5804490A/en not_active Expired - Fee Related
-
1998
- 1998-03-12 DE DE69802607T patent/DE69802607T2/en not_active Expired - Lifetime
- 1998-03-12 EP EP98301844A patent/EP0872885B1/en not_active Expired - Lifetime
- 1998-04-10 JP JP09896898A patent/JP3683705B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0872885A3 (en) | 1999-06-09 |
US5804490A (en) | 1998-09-08 |
JP3683705B2 (en) | 2005-08-17 |
JPH10294362A (en) | 1998-11-04 |
DE69802607D1 (en) | 2002-01-10 |
EP0872885B1 (en) | 2001-11-28 |
EP0872885A2 (en) | 1998-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69802607T2 (en) | Procedure for filling shallow trenches | |
DE69025300T2 (en) | Integrated circuit with a planarized dielectric layer | |
DE69321149T2 (en) | Semiconductor contact opening structure and method | |
DE69232648T2 (en) | Method for producing trench isolation by means of a polishing step and method for producing a semiconductor device | |
DE68919549T2 (en) | Method of manufacturing a semiconductor device. | |
EP0645808B1 (en) | Process for manufacturing an isolation trench in a SOI substrate | |
DE4235534C2 (en) | Method of isolating field effect transistors | |
DE60031631T2 (en) | A method of avoiding copper contamination of the side surfaces of a contact hole or a double damascene structure | |
DE69031849T2 (en) | Method for leveling topologies for integrated circuits | |
DE69412945T2 (en) | Chemical-mechanical planarization of flat grooves on semiconductor substrates | |
DE10030308B4 (en) | Method for producing a contact pin and a semiconductor component | |
DE69636808T2 (en) | Production method of supports in an insulating layer on a semiconductor wafer | |
DE10056871B4 (en) | Improved gate contact field effect transistor and method of making the same | |
DE69621412T2 (en) | A method of manufacturing a semiconductor device having an insulation oxide protruding from a pit | |
DE69429978T2 (en) | Process for the production of semiconductor devices with isolation zones | |
DE3242113A1 (en) | METHOD FOR PRODUCING A THIN DIELECTRIC INSULATION IN A SILICON SEMICONDUCTOR BODY | |
DE69626562T2 (en) | Process for the isotropic etching of silicon, which is highly selective towards tungsten | |
DE10219107A1 (en) | SOI transistor element with an improved back contact and a method for producing the same | |
DE69228099T2 (en) | Process for making blind holes and structure | |
DE102005010944B4 (en) | Method for producing carrier disk contact in integrated circuits with high-voltage components based on SOI technology and integrated circuits with corresponding trench structures | |
DE4310955A1 (en) | Processing semiconductor wafer with increased switching density - by forming wafer with conducting zones, applying dielectric insulating layer, forming contact openings, and etching | |
DE112007002739B4 (en) | Method for producing a semiconductor device with isolation trench and contact trench | |
DE69004932T2 (en) | Process for the production of wide dielectric trenches for semiconductor devices. | |
DE68914099T2 (en) | Sloping edges of holes through dielectric layers for producing contacts in integrated circuits. | |
DE10162905B4 (en) | Novel transition contact etch consolidation procedure for DT-based DRAM devices less than 150 NM |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) |