DE69710842T2

DE69710842T2 - Verfahren und Einrichtung zur Ruhestrombestimmung

Info

Publication number: DE69710842T2
Application number: DE69710842T
Authority: DE
Inventors: Charles Allen Brown; Don R. Wiseman
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 1996-10-30
Filing date: 1997-10-08
Publication date: 2002-08-29
Anticipated expiration: 2017-10-09
Also published as: DE69710842D1; JP2983938B2; JPH10142288A; EP0840227A1; US5789933A; EP0840227B1

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf das Testen integrierter Schaltungen und spezieller auf das schnelle, funktionale Testen und Bewerten der Qualität und des Leckstroms digitaler, integrierter CMOS-Schaltungen.
Integrierte Schaltungen (ICs) werden nach ihrer Herstellung regelmäßig Qualitätsprüfungen und Leistungsbewertungen unterzogen. Da die Quantität der Vorrichtungen grundlegend ist, werden die Tests durch automatisierte Geräte durchgeführt, die hinsichtlich Durchsatz und Genauigkeit optimiert wurden. Beispiele automatisierter Testgeräte für IC- Herstellung sind ein F330 Digital IC-Testsystem Modell HP 83000, erhältlich bei der Hewlett-Packard Company, und ein S9000-Testsystem, Modelle MX oder FX, erhältlich bei Schlumberger, Inc. Im allgemeinen werden diese Arten von Testgeräten wie in Fig. 1 dargestellt konfiguriert, in der das IC-Testsystem 101 an eine Arbeitsstation 103 gekoppelt ist (oder eine ähnliche Computerschnittstelle für automatisiertes Programmieren des IC-Testsystems) und einen IC- Prüfling (DUT) 105 aufnimmt. Der DUT kann eine individuell verpackte IC sein, oder ein Wafer, der eine große Menge von IC-Chips enthält, oder eine Prozessstufe zwischen diesen zwei. Bei dem HP 83000-Testsystem steuert ein dediziertes Grundgerät-Steuergerät 107 die vorprogrammierten Operationen der Testausrüstung und lenkt eine DUT-Schnittstelle 109 zum Konfigurieren der systemeigenen Hardware, um Signale zum/vom DUT 105 zu senden oder zu empfangen. Eine elektrische und mechanische Verbindung und Anbringung für die Dauer des Testprozesses wird durch eine DUT-Verbindungsplatine 111 erreicht, die üblicherweise 100 bis 400 Verbindungsanschlußstifte zum temporären Verbinden mit den Anschlußflächen oder Gehäuseanschlußstiften des DUT 105 aufweist.
Da der DUT 105 üblicherweise eine digitale Vorrichtung ist, werden eine Anzahl der DUT-Eingänge auf logische Pegel gezwungen, die während des Testens durch das Steuerprogramm des Grundgeräts 107 festgelegt werden. Andere der IC- Ausgangssignale werden bezüglich des resultierenden logischen Pegels überwacht, der durch den DUT als Antwort auf die gezwungenen logischen Pegel erzeugt wird. Eine Bestimmung des logischen Zustands der überwachten Ausgangssignale wird durch die DUT-Schnittstelle 109 ausgeführt, und die Ergebnisse werden durch das Grundgerät 107 analysiert und als gutschlecht berichtet. Abhängig vom durch den Ingenieur gewünschten Test kann das Testprogramm eine Reihe von Zyklen durchlaufen, um das Betriebsverhalten des DUT zu testen, bzw. die statischen Parameter bestimmter Abschnitte des DUT.
Eine der statischen oder im Ruhezustand durchgeführten Tests, die bezüglich einer IC durchgeführt werden, ist der einer Ruhestromableitung (IDDQ oder ISSQ). Eine oder mehrere der IDDQ-Überwachungsvorrichtungen können auf die DUT- Verbindung 111 entworfen sein oder in den Schaltungsaufbau der IC entworfen sein, um ein leckmäßiges Austreten an Abschnitten der digitalen IC-Schaltung zu erfassen und einen Überstromfehler bereitzustellen, wenn der Ruhestrom einen vorbestimmten Wert überschreitet. Siehe z. B., U. S. - Patentanmeldungsnr. (Listennr. 10960006), "Multiple On-Chip IDDQ Monitors", eingereicht am 16. Oktober 1996 im Namen von Charles Allen Brown und übertragen auf den Anmelder der vorliegenden Erfindung. Außerdem wurde vorgeschlagen, (siehe Keating u. a., "A New Approach To Dynamic IDD Testing", Proc. 1987, Int'1 Test Conf., IEEE CS Press, 1987, Seiten 316-321; Wallquist u. a., "A General Purpose IDDQ Measurement Circuit", Proc. 1993, Int'1 Test Conf., IEEE CS Press, 1993, Seiten 642-651; und Wallquist, "Achieving IDDQ/ISSQ Production Testing With QuiC-Mon", IEEE Design and Test of Computers, IEEE Press, Fall 1995, Seiten 62-69.) eine Keating/Meyer-Schaltung zum Testen des leckmäßigen Austretens an ICs zu verwenden. Eine solche eine Testkonfiguration wird hierin nachfolgend eine Keating/Wallquist-Schaltung genannt. Im Diagramm der Fig. 2 ist eine Keating/Wallquist- Schaltung zum Testen der IDDQ abgebildet, die durch Setzen des DUT 105 in einen mit Leistung versorgten, ruhigen (ungetakteten) Zustand und nachfolgendes Entfernen der Versorgungsleistung von der Tester-Leistungsversorgung 201 durch Öffnen des Schalters 203 arbeitet. Die intrinsische Kapazität 205 des DUT 105, die Parasitärkapazität 207 der Verbindung zum DUT und die vielleicht zweckbedingt hinzugefügte Kapazität (nicht abgebildet) speichern genügend elektrische Ladung, um eine Spannung über dem im Ruhezustand befindlichen DUT beizubehalten. Diese Spannung wird am DUT bezüglich eines Abfalls der Spannungsstärke überwacht, da die interne. Impedanz der DUT-IC die Ladung ableitet. Eine fehlerhafte IC (oder eine IC grenzwertiger Qualität) erleidet einen relativ schnellen Spannungsabfall, während eine gute TC einen relativ langsamen Spannungsabfall zeigt.
Herkömmliche IC-Testsysteme, die zum Verhaltenstesten an der Fertigungslinie entworfen sind, stellen schnelle Gut/Schlecht-Ergebnisse bezüglich eines DUT bereit, sind jedoch nicht zum Bereitstellen einer Signalanalys jener Art ausgerüstet, die zum Bestimmen des Keating/Wallquist- Schaltungs-Abfallsignalverlaufs und zum Analysieren des Schaltungsverhaltens oder Defekten, die durch den Signalverlauf angezeigt werden, benötigt werden. Folglich hat sich eine detaillierte Analyse über Gut/Schlecht hinaus nicht als zweckmäßig herausgestellt. Außerdem ergaben gewisse Parasitärmerkmale der Testverbindung zum DUT zweideutige Ergebnisse im gemessenen, abfallenden Spannungssignalverlauf.

Zusammenfassung der Erfindung

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Einrichtung zum Bestimmen eines IDDQ-Wertes eines Prüflings gemäß in Anspruch 1 vorgesehen.
Gemäß eines zweiten Aspektes der vorliegenden Erfindung ist ein Prozess zum Bestimmen eines IDDQ-Wertes eines Prüflings gemäß Anspruch 6 vorgesehen.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm eines integrierten Schaltungstesters, der die vorliegende Erfindung verwenden kann.
Fig. 2 ist ein Blockdiagramm einer Keating/Wallquist- Testschaltung, die bei der vorliegenden Erfindung verwendet werden kann.
Fig. 3 ist ein Blockdiagramm einer Keating/Wallquist- Testschaltung, die bei der vorliegenden Erfindung verwendet werden kann.
Fig. 4 ist ein Flußdiagramm eines Prozesses zum Bestimmen des IDDQ, der bei der vorliegenden Erfindung verwendet werden kann.
Fig. 5 ist ein Flußdiagramm des Prozesses zum Bestimmen, ob die vorbestimmte VDD-Schwelle überschritten wurde, und kann bei der vorliegenden Erfindung verwendet werden.
Fig. 6 ist ein Flußdiagramm des Prozesses zum Berechnen eines Wertes des IDDQ, der bei der vorliegenden Erfindung verwendet werden kann.
Fig. 7 ist ein VDD-Über-Zeit-Graph, der restliche Spannungsabfall-Signalverläufe zeigt, der bei der vorliegenden Erfindung hilfreich sein kann.

Detaillierte Beschreibung eines bevorzugten Ausführungsbeispiels

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung verwendet ein HP83000-Testsystem der Hewlett-Packard Company, um ein schnelles Testen CMOS-integrierter Schaltungen zu erreichen. Zum Bereitstellen detaillierter Funktionsdaten des Geräts, das üblicherweise Gut-/Schlecht- Ergebnisse ausgibt, verwendet das bevorzugte Ausführungsbeispiel eine Version einer Keating/Wallquist-Schaltung, die für die vorliegende Erfindung zum Erfassen des Ruheleckstroms (IDDQ) einer logischen CMOS-Schaltung geeignet ist. Das Schema von Fig. 3 zeigt die Verbindung der Keating/Wallquist-Schaltung bei dem bevorzugten Ausführungsbeispiel. Eine Leistungsversorgung 301 stellt die Betriebsleistung für den Prüfling 105 bereit und tastet, die Spannung VDD am DUT ab. Dieser Abtastwert wird mittels einer Erfassungsleitung als Erfassungsspannung an die Leistungsversorgung 301 zurückgesendet. Auf diese Weise kann eine sehr enge Toleranz über den Wert von VDO erhalten werden, was das Präzisionstesten des DUT sogar bei niedrigen Versorgungsspannungen ermöglicht. Ein Widerstand 303 bietet eine grobe Rückkopplung zur Erfassungsleitung für Zeiträume, in denen kein VDD-Abtastwert an die Leistungsversorgung 301 zurückgeführt wird. Zwei Feldeffekttransistoren 304 und 305 befinden sich an der DUT-Verbindung 111. Der Transistor 304 ist mit der Leistungsversorgung 301 in Reihe geschaltet und koppelt Leistung an den Prüfling 105. Die gelieferte Leistung lädt ebenfalls einen Parasitärkondensator 309, einen Zusatzkondensator 307 und einen intrinsischen Kondensator 205 des Prüflings. Die separate VDD-Erfassungsleitung wird über den in Serie gekoppelten Transistor 305 zur Leistungsversorgung 301 zurückgeführt. Wenn das Grundgerät 307 seine Bereitschaft zum Durchführen eines IDDQ-Tests signalisiert, wird ein Signal gleichzeitig an das Gate der Transistoren 304 und 305 gekoppelt, so daß beide Transistoren abgeschaltet werden. Dieses Abschalten der Transistoren verursacht einen Stillstand der Versorgungsspannung zum DUT 105 und gleichzeitig eine Unterbrechung der Erfassungsspannung, die zur Leistungsversorgung 301 zurückgeführt wird. Es ist ein Merkmal der vorliegenden. Erfindung, daß zwei Schalter, einer in der Leistungsversorgung und einer in der Spannungserfassungsrückführung, bei einem IDDQ-Test verwendet werden, um eine genauere Steuerung von VDD bereitzustellen, wenn die Transistoren 304 und 305 sich im eingeschalteten Zustand befinden.
Sobald die Transistoren 304 und 305 abgeschaltet sind, wird das Leistungsabfallsignal, das durch die Versorgungsspannung VDD dargestellt wird, das an den Prüfling 105 angelegt ist, durch die im Parasitärkondensator 309, einem Zusatzkondensator 307, der für leichtere Messung hinzugefügt werden kann und dem Eigenkondensator 205 verbleibende Ladung bestimmt. Wenn eine IDDQ-Messung durchgeführt wird, wird die Logik des Prüflings 105 in einen vorbestimmten aber ungetakteten und ruhigen Zustand oder eine Reihe von Zuständen versetzt, so daß nur der DUT-Leckstrom gezogen wird. Bei einer vereinfachten Analyse wird dieser Leckstrom durch den erwarteten Kanalwiderstand (Rc), der eine unvermeidliche Impedanz ist, die sich auf die Anzahl von Gattern in der Logikschaltung und die speziellen Prozesse, die bei der Herstellung der Schaltung verwendet werden, bezieht, und durch einen Fehlerwiderstand (RD), der unerwünschte Fehler, wie z. B. Gatter-Oxid-Kurzschlüsse anzeigt, gezogen. Eine erste Näherung für das Verhalten von VDD nach dem Entfernen der Leistungsversorgung ist der bekannte RC-Zeitkonstanten- Exponentialabfall. Es gibt natürlich zusätzliche Komplexitäten und Nichtlinearitäten, doch üblicherweise können diese für den Zeitraum direkt nach der Entfernung der Leistungsversorgung ignoriert werden. Bei dem bevorzugten Ausführungsbeispiel ist VDD zum Verarbeiten und Bestimmen von ODDQ vom DUT an die DUT-Schnittstelle 109 gekoppelt. In manchen Fällen kann es wünschenswert sein, eine zusätzliche Pufferung oder Verstärkung des VDD-Verhaltens bereitzustellen, so daß ein Pufferverstärker (abgebildet in gestrichelten Linien) an die DUT-Verbindung 111 angebracht werden kann.
Wie bereits erwähnt, ist herkömmliche, automatisierte Testausrüstung für integrierte Schaltungen für schnelle Gut- /Schlecht-Anzeigen entworfen und ist im allgemeinen nicht ausgestattet, um analytische Daten, wie z. B. eine Analyse eines RC-Zeitkonstanten-Spannungsabfalls bereitzustellen. Es ist jedoch ein Merkmal der vorliegenden Erfindung, daß das Erkennen eines erfassten Gut-/Schlecht-Ereignisses (welches ein Gut-/Schlecht-Test, getrennt und unabhängig von einem IDDQ-Gut-/Schlecht-Test sein kann) nach einer vorbestimmten Anzahl von Testzyklen so verarbeitet werden kann, daß es eine Näherung des Spannungsabfall- Signalverlaufs ergibt und aus dieser Näherung der IDDQ- Leistungswert bestimmt werden kann. Bei dem bevorzugten Ausführungsbeispiel ist/sind einer oder mehrere der Tests, die programmiert sind, um durch das HP83000-Testsystem durchgeführt zu werden, die eines IDDQ-Gut/Schlecht-Tests. In diesem Fall ist das Testsystem programmiert, um über eine aufeinanderfolgende Anzahl von Zyklen auf IDDQ- Gut/Schlecht zu testen, wobei jeder Zyklus einer vorbestimmten Zeitspanne entspricht (z. B. im bevorzugten Ausführungsbeispiel ungefähr 5 Mikrosekunden). Es sollte darauf hingewiesen werden, daß, da das Testsystem mehr als 100 DUT-Testpunkte zu einer gegebenen Zeit testen kann, eine IDDQ und andere Leckstrommessungen gleichzeitig durchgeführt werden können, da dabei andere DUT-Parameter gemessen werden. Trotzdem betrachtet die folgende Erörterung die Messung des Leckstroms in Isolation, wobei jedoch andere Messungen, einschließlich anderer IDDQ-Messungen, gleichzeitig durchgeführt werden können.
In Fig. 4 ist ein Prozess für das bevorzugte Ausführungsbeispiel zum Wiedergewinnen einer Funktionsmessung eines Leckstromverhaltens von einem Gut/Schlecht- Hochgeschwindigkeits-Messsystem abgebildet. Obwohl die Arbeitsstation sehr geeignet und flexibel ist, ist eine dedizierte Verwendung zum direkten Steuern des Leckstroms relativ teuer. Deshalb ist das Grundgerät 107 bei dem bevorzugten Ausführungsbeispiel zum Testen der Proportionalabweichung VDD in einer Reihe von Testzyklen vorprogrammiert. Die Testabtastzeiten sind vorbestimmt und werden von der Arbeitsstation 103 auf das Grundgerät 107 heruntergeladen. Wenn der abfallende Wert VDD unter eine gewählte Schwelle fällt, wird ein Fehler angezeigt, beginnend bei einer der Testabtastzeiten.
Der Leckstrom wird getestet, nachdem der DUT in einen geeigneten Niedrigleistungs- oder Ruhezustand gesetzt wurde. Bei dem bevorzugten Ausführungsbeispiel wird eis Wert des IDDQ-Leckstroms unabhängig von einer Bestimmung des IDDQ- Gut-/Schlechtergebnisses bestimmt, wobei eine Gut- /Schlecht-Reihe von Tests vergewendet wird; das heißt, daß ein DUT beim herkömmlichen IDDQ-Test nicht versagen darf, sein IDDQ-Wert jedoch durch Fortsetzen des Abtastens des abfallenden VDD bestimmt werden kann, bis er unter eine weitere vorbestimmte Spannungsschwelle fällt, für die IDDQ- Charakteristika bekannt sind. Diese Charakteristika können Widerstände und Kapazitäten des DUT 105 und der DUT- Verbindung 111 sein, die bereits aus früheren Messungen und, Vorrichtungsabtastwerten an der vorbestimmten Spannungsschwelle bestimmt wurden. Diese Charakteristika können auch eine gemessene Familie von VDD-Abfallspannungskurven sein, die vorher mit spezifischen IDDQ-Stromwerten korreliert wurden. Jedes IDDQ-Bestimmungsverfahren kann bei verschiedenen Ausführungsbeispielen verwendet werden.
Wenn eine IDDQ-Bestimmung durchgeführt werden soll, erhält das Programm einen Zeiger, 401, von der Arbeitsstation 103 zum Testprozess, der unter anderem den IDDQ-Test definiert. Der Prozess kann zwischen der Arbeitsstation 103, dem Grundgerät 107 und der DUT-Schnittstelle 109 aufgeteilt werden, abhängig davon, was der Konstrukteur für das Beste hält. Im allgemeinen weist das bevorzugte Ausführungsbeispiel der Arbeitsstation Berechnungsschritte zu. Da dieser bestimmte IDDQ-Test wahrscheinlich einer von vielen IDDQ- Tests ist, der von der gesamten Testreihe des Testsystems durchgeführt wird, wird in einem Schritt 403 eine VDD- Schwellengrenze eingestellt. Es sollte angemerkt werden, daß sich diese Grenze (beim bevorzugten Ausführungsbeispiel trifft dies zu) von einer Grenze unterscheidet, die einer Bestimmung eines fehlerhaften DUT aufgrund eines überhöhten IDDQ-Wertes gleichgestellt wird. Drei andere Parameter, nämlich die Periodenlänge L (Schritt 405), die Versorgungsspannung VDD (Schritt 407) und die Parallelkapazität des intrinsischen Kondensators, des Parasitärkondensators und eines zweckdienlich hinzugefügten Zusatzkondensators (Schritt 409) werden erhalten. Die Transistoren 304 und 305 werden in einem Schritt 413 in den Zustand Aus (offen) eingestellt. Eine Bestimmung, ob die vorherig erstellte VDD- Schwelle überschritten wurde, wird bei einem Vergleichsschritt 417 durchgeführt. Da die Rc-Zeitkonstante auf den IDDQ bezogen ist, kann eine ausgewählte Spannung nach einer gegebenen Zeitspanne mit dem Leckstrom des DUT bezogen werden.
Der Vergleichsschritt 417, der bei dem bevorzugten Ausführungsbeispiel verwendet wird, ist in Fig. 5 abgebildet. Die VDD-Spannungsgröße wird in einem Schritt 501 abgetastet. Eine VDD-Größe, die größer ist als die Schwelle der Spannungsgröße, löst keine Berechnung des IDDQ aus, während ein gemessener Wert VDD von weniger als der Schwellenspannungsgröße eine Berechnung der zDDQ auslöst. Dieser Vergleich und die Bestimmung sind in Schritten 503 und 505 gezeigt. Während ein Gut/Schlecht-Ergebnis erreicht wird, ergibt ein weiterer Prozeß einen Wert für IDDQ. Wenn das Ergebnis des Vergleichsschrittes 417 zeigt, daß die Schwellenspannung nicht überschritten wurde ("N"), geht der Prozeß weiter mit einem Schritt 419, um das Durchführen weiterer Gut/Schlecht-Tests während des aktuellen Testzyklus zu ermöglichen. Wenn der Leckstrom-Testprozeß abgeschlossen ist, fährt das Grundgerät mit einer anderen Reihe programmierter Tests fort. Wenn nicht, wird der nächste Testzyklus abgewartet und ein anderer Schwellengrenzentest wird im Schritt 417 durchgeführt.
Wenn die Schwellenspannung in dem Schritt 417 überschritten wurde ("V"), wird eine Berechnung der Zeit bis zu einer solchen Überschreitung in einem Schritt 423 durchgeführt. Ein Zählwert der Anzahl von Testzyklen, N, ab dem Öffnen des Schalters wird in einem Schritt 421 durchgeführt. Die Länge der Periode, L, wird mit der Anzahl von Testzyklen multipliziert, um eine Gesamtzeit, t, zu erhalten. Bei einer ersten Alternative des bevorzugten Ausführungsbeispiels wird der Wert von IDDQ in einem Schritt 425 durch Verwenden der folgenden Formel berechnet:
IDDQ = -CΔV/Δt - VDD/RC
welcher aus dem Leckstrom durch den Fehlerwiderstand (RD)- Prüfling abgeleitet wird:
IDDQ = VDD/RD
wenn die Schalter 304 und 305 geschlossen sind, ist der Strom in den DUT 105, seine intrinsische Kapazität 205 und zugehörige Parasitärkapazität 309 und Zusatzkapazität 307 gegeben durch:
wobei RC den DUT-Kanalwiderstand darstellt (welcher aus vorangehenden Charakterisierungen anderer DUTs bekannt ist), RD der DUT-Fehlerwiderstand ist, CD die intrinsische Kapazität des DUT ist und C die gesamte Parallelkapazität, einschließlich der Parasitärkapazität und Zusatzkapazität, ist. Da der individuelle Entwurf des IDDQ-Tests die Spannung wählen kann, bei der die Leckstromberechnung durchgeführt wird, kann der, Unterschied zwischen der Leistungsversorgungsspannung VDD und der Referenz 503, ausgewählt durch den Designer klein gemacht werden, so daß gilt:
ΔV < < VDD
Ist dies der Fall, ist
dV/dt ΔV/Δt
und Δt ist ein Ergebnis der Berechnung von Schritt 423. Um die Leckstromberechnung weiter zu vereinfachen, kann die gesamte Parallelkapazität bedeutend größer als die intrinsische Kapazität gemacht werden:
CD < < C
Folglich gilt, wenn die Schalter 304 und 305 geöffnet sind,
Aus dieser Berechnung wird der Wert von IDDQ in einem Schritt 427 ausgegeben und der Prozeß geht zum nächsten Testprozeß.
Bei einem zweiten Ausführungsbeispiel wird eine Familie abfallender DUT-Restspannungskurven abhängig von der Zeit und hergeleitet aus früheren Messungen abgetasteter DUTs (mit bekannten Parallelkapazitätwerten) in einem Speicher gespeichert, der Teil des Grundgeräts 107 oder der Arbeitsstation 103 sein kann. Wenn ein gemessener Spannungswert von einer Probe bereitgestellt wird, werden die Zeitwerte jedes der abfallenden Restspannungssignale bei dieser Abtastspannung in einem Schritt 601 von Fig. 6 von dem Speicher zurückgeleitet. Die wieder aufgerufenen Zeitwerte werden in einem Schritt 603 mit der Zeit bis zur Schwellenüberschreitung verglichen, die in dem Schritt 423 berechnet wurde. Die zugehörige Restspannungskurve, bezüglich der herausgefunden wird, daß der wieder aufgerufene Zeitwert am nähesten an der aktuell abgetasteten Zeitspanne liegt, wird als repräsentativ für den Restspannungsabfal-Signalverlauf in einem Schritt 605 erachtet. Der IDDQ-Wert, der sich auf die repräsentative Restspannungskurve bezieht, wird in einem Schritt 607 als der eigentliche IDDQ-Wert ausgewählt. In Fig. 7 ist eine Familie abfallender Restspannungskurven für IDDQ-Werte von 64 uA, 32 uA, 16 uA, 8 uA, 1 uA und einer offenen Steckstelle gezeigt (kein DUT in der DUT- Verbindung 111 installiert). Wenn eine Messung von V00 z. B. 3,30 V entspricht, gibt der Speicher die Zeitwerte entsprechend jeder Restspannungskurve zurück, d. h. 50 us für die 64 uA-Kurve, 75 us für die 32 uA-Kurve, 100 us für die 16 uA-Kurve etc. Wenn die abgelaufene Zeit, basierend auf der Anzahl von Testzyklen, 100 us beträgt, erachtet die vorliegende Erfindung den Wert von IDDQ als 16 uA, und dies ist der Wert, der für die IDDQ-Analyse bereitgestellt wird.
Folglich liefert ein schnelles Gut/Schlecht-Testsystem durch Verwenden der vorliegenden Erfindung genauere Angaben betreffend den Wert von IDDQ als nur Gut/Schlecht.

Claims

1. Eine Vorrichtung zum Bestimmen eines IDDQ-Wertes eines Prüflings, die folgende Merkmale aufweist:

eine Leistungsversorgung (201) mit einem Leistungsversorgungsausgang, der Leistung für den Prüfling (105) bereitstellt;

einen ersten Schalter, der im geschlossenen Zustand den Leistungsversorgungsausgang an den Prüfling koppelt;

einen Überwachungssignalausgang, der mit dem Prüfling gekoppelt ist durch den ein Spannungssignal überwacht wird; und

mindestens ein Prozessor (107), der den ersten Schalter öffnet und nachfolgend das Spannungssignal periodisch an dem Überwachungssignalausgang abtastet, vergleicht die Größe des Leistungssignals zur Zeit jeder periodischen Abtastung mit einer vorbestimmten Referenzsignalgröße, zeigt eine Schwellenüberschreitung an, wenn der Vergleich eine Größe des Spannungssignals von weniger als der Referenzsignalgröße anzeigt, und berechnet auf die Anzeige der Schwellenüberschreitung den Wert von IDDQ basierend auf der Anzahl periodischer Abtastungen ab dem Öffnen des ersten Schalters und dem Leistungssignal.

2. Eine Vorrichtung zum Bestimmen eines IDDQ-Wertes gemäß Anspruch 1, die ferner einen Erfassungssignaleingang bei der Leistungsversorgung aufweist und einen zweiten Schalter (305), der in geschlossenem Zustand mit dem Prüfling und den Erfassungssignaleingang der Leistungsversorgung gekuppelt ist und auf den Prozessor anspricht, um zu öffnen, wenn der erste Schalter geöffnet wird.

3. Eine Vorrichtung zum Bestimmen eines IDDQ-Wertes gemäß Anspruch 1, bei der zumindest ein Prozessor ferner einen Speicher zum Speichern von zumindest einer Spannungssignal-Zu-Zeit-Beziehung aufweist, die einem IDDQ-Wert zugeordnet ist.

4. Eine Vorrichtung zum Bestimmen eines IDDQ-Wertes gemäß Anspruch 2, bei der der erste und der zweite Schalter ferner einen Transistor aufweisen, und bei der die Gates jedes Transistors miteinander verbunden sind.,

5. Eine Vorrichtung zum Bestimmen eines IDDQ-Wertes gemäß Anspruch 1, bei der das Spannungssignal ferner eine Spannung aufweist.

6. Ein Prozeß zum Bestimmen eines IDDQ-Wertes eines Prüflings (105), der folgende Schritte aufweist:

Bereitstellen eines Leistungsversorgungsausgangssignals von einer Leistungsversorgung (201);

Koppeln des Leistungsversorgungsausgangssignäls an den Prüfling über einen ersten Schalter (304);

Öffnen (413) des ersten Schalters, und dadurch Trennen des Leistungsversorgungsausgangssignals vom Prüfling;

periodisches Abtasten (501) der Größe eines Leistungssignals, das einen Leistungsabfall des Prüflings nach dem Öffnen des ersten Schalters anzeigt;

Vergleichen (503) von zumindest einer der periodisch abgetasteten Spannungssignalgrößen mit einer vorbestimmen Referenzsignalgröße;

Anzeigen (505) einer Schwellenüberschreitung, wenn der Vergleichsschritt eine Größe des Spannungssignals von weniger als der Referenzsignalgröße angibt; und

Berechnen des IDDQ-Wertes als Antwort auf die angezeigte Schwellenüberschreitung, basierend auf der Änzahl periodischer Abtastungen seit dem Öffnen des ersten Schalters und dem Spannungssignal.

7. Ein Verfahren gemäß dem Verfahren von Anspruch 6, bei dem der Berechnungsschritt ferner folgende Schritte aufweist:

Bestimmen (405) der Zeitspanne zwischen jedem periodischen Abtasten;

Zählen (421) der Anzahl periodischer Abtastungen, die in der Zeit nach dem Öffnen des ersten Schalters stattfinden; und

Multiplizieren der bestimmten Zeitspanne zwischen jedem periodischen Abtasten mit der gezählten Anzahl periodischer Abtastungen, um die Größe der gesamten Zeitspanne ab dem Öffnen des ersten Schalters bis zur Anzeige der Schwellenüberschreitung zu ergeben (423).

8. Ein Verfahren gemäß dem Verfahren von Anspruch 7, bei dem der Schritt der Berechnung des IDDQ-Wertes folgende Schritte aufweist:

Erhalten (407) einer ersten Größe des Spannungssignals vor dem Öffnen des ersten Schalters;

Bestimmen (409) eines Kapazitätsbetrags, der den Prüfling nebenschließt, wenn der erste Schalter offew ist;

Berechnen einer Differenz zwischen der ersten Größe und zumindest einer Größe des periodisch abgetasteten Spannungssignals;

Multiplizieren der berechneten Differenz mit dem bestimmten Kapazitätsbetrag und Teilen durch die Größe der gesamten Zeitspanne, wodurch ein erster Strom festgelegt wird; und

Kombinieren des ersten Stroms mit dem Strom, der durch den Kanalwiderstand des Prüflings gezogen wird.

9. Ein Verfahren gemäß dem Verfahren von Anspruch 7, bei dem der Berechnungsschritt des IDDQ-Wertes ferner folgende Schritte aufweist:

für die abgetastete Größe des Spannungssignals, Wiederaufrufen (601) von mindestens einem Spannungssignalkurven-Zeitwert und zugehörigem IDDQ-Wert aus einer Mehrzahl gespeicherter Leistungsabfallkurven- Zeitwerte und zugeordneter IDDQ-Werte aus einem Speicher;

Vergleichen (603) des wieder aufgerufenen Zeitwerts mit der gesamten Zeitspanne;

Bestimmen (607) des zugeordneten IDDQ-Werts als IDDQ- Wert, wenn der Vergleichsschritt anzeigt, daß der wieder aufgerufene Spannungskurvenzeitwert näher an der gesamten Zeitspanne liegt als alle andere Werte aus der Mehrzahl gespeicherter Spannungskurvenzeitwerte.

10. Ein Verfahren gemäß dem Verfahren von Anspruch 6, das folgende Schritte aufweist:

Koppeln eines Erfassungssignals, das gleich dem Leistungsversorgungsausgangssignal ist, an einen Erfassungseingang der Leistungsversorgung über einen zweiten Schalter (305); und

Öffnen des zweiten Schalters weitgehend gleichzeitig mit dem ersten Schalter, wodurch das Erfassungssignals von der Leistungsversorgung getrennt wird.