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DE69636818T2 - Verfahren zur selbst-justierten Herstellung von implantierten Gebieten - Google Patents

Verfahren zur selbst-justierten Herstellung von implantierten Gebieten Download PDF

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DE69636818T2
DE69636818T2 DE69636818T DE69636818T DE69636818T2 DE 69636818 T2 DE69636818 T2 DE 69636818T2 DE 69636818 T DE69636818 T DE 69636818T DE 69636818 T DE69636818 T DE 69636818T DE 69636818 T2 DE69636818 T2 DE 69636818T2
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Karen Irma Josef Maex
Rita Verbeeck
Philippe Jansen
Rita Rooyackers
Ludo Deferm
Mikhail Rodionovich Baklanov
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Interuniversitair Microelektronica Centrum vzw IMEC
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Interuniversitair Microelektronica Centrum vzw IMEC
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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft die Verwendung eines Ätzvorgangs von CoSi2-Schichten als Verfahrensschritt für die selbstjustierte Pocket-Implantation in Halbleitergeräten.
  • STAND DER TECHNIK
  • Die Verwendung von Kobaltdisilizid (CoSi2) in Mikroelektronikanwendungen wird immer bedeutender. In der CMOS-Technologie ist CoSi2 durch die Verkleinerung der Dimensionen, insbesondere bei der Transistoren mit einer Gatelänge von weniger als 0,35 µm herstellende CMOS-Technologie, wegen seiner besseren Eigenschaften im Vergleich zum häufiger verwendeten TiSi2 ein attraktives Material geworden.
  • Die Wechselwirkung eines Silizidfilms mit Chemikalien und reaktiven Gasen während der Weiterverarbeitung ist ein wichtiger Punkt, um die Integrität des Films in der vollständig integrierten Struktur zu erhalten. TiSi2 ist als sehr reaktiv mit Chemikalien wie etwa NH2OH- und HF-basierten Lösungen bekannt. CoSi2 ist in dieser Hinsicht sehr viel robuster. Das Nassätzen von CoSi2 wurde bisher sogar als allgemein sehr schwierig betrachtet.
  • Das Verfahren, das im IBM Technical Disclosure Bulletin, Bd. 30, Nr. 12, S. 180-181 beschrieben ist, konzentriert sich auf die Schaffung eines vereinfachten Verfahrens zur selbstjustierten Pocket-Implantation, das nur einen Maskierungsschritt verwendet, indem die standardmäßige Ver fahrensabfolge umgekehrt wird und mit der Bildung eines doppelten Abstandhalters, der selbstjustierten Silizidierung, dem Maskierungsschritt, der Implantation von Übergängen in das Silizid, der Entfernung des zweiten Abstands, der Implantation leicht dotierter Gebiete, dem Abziehen der Maske und dem Tempern der Übergänge beginnt. Außerdem wird das Refraktärmetall für die Bildung flacher Implantate durch Dotierstoffdiffusion aus dem Refraktärmetall-Silizid und für das Aushalten hoher Temperaturen verwendet. Das Hauptproblem bei diesem Verfahren besteht in der Tat darin, dass die standardmäßige Verfahrensabfolge umgekehrt wird und das Tempern der Übergange als letzter Schritt wegen der Diffusion der Implantate problematisch sein kann, was den Hauptgrund für die Einführung zweier Abstandshalter darstellt.
  • Obschon in den IEEE Electron Devices Letters, Bd. 13, Nr. 4, S. 174-176 ein Verfahren zur selbstjustierte Pocket-Implantation für 0,2 Submikron dargestellt ist, muss deutlich gemacht werden, dass Ti-Silizid mit dem so genannten Narrow-Line-Effekt behaftet ist. Dementsprechend können geringe Gatelängen nur mit nicht-klassischen, teuren CMOS-Bearbeitungsschritten erzielt werden. In diesem dargestellten Verfahren wird auch ein zusätzlicher, isotroper Ätzvorgang unter Verwendung von Plasma benötigt, um den SiN-Abstandshalter zu entfernen, womit die Gefahr der Zerstörung der Gatequalität aufgrund von Plasmaaufladung eingebracht wird.
  • US-A-5,162,259 offenbart das Ätzen von Oxid-Seitenwand-Abstandshaltern auf CoSi2-Gebieten mittels verdünnter HF-Puffer mit Ammoniumfluorid. Dieses Verfahren wurde im Rahmen der Herstellung von CMOS-SRAM mit verborgenen Kontakten offenbart.
  • AUFGABEN DER VORLIEGENDEN ERFINDUNG
  • Eine Aufgabe der Erfindung besteht darin, das Verfahren der selbstjustierten Pocket-Implantation mit Hilfe eines Ätzvorgangs von CoSi2-Schichten in einem Halbleiter-Herstellungsverfahren zu verbessern.
  • Insbesondere soll es Aufgabe sein vorzuschlagen, einen besonderen Verfahrensschritt auf der Grundlage selektiver Ätzung von CoSi2 zu verwenden, während die anderen herkömmlichen Verfahrensschritte weiter beibehalten werden. Demzufolge wird darauf abgezielt, die Gesamtkosten einer kompletten Verfahrensintegrierung bei der Herstellung aktiver Transistoren so wenig wie möglich zu beeinflussen.
  • HAUPTMERKMALE DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren der selbstjustierten Pocket-Implantation in einen aktiven Transistor mit geringer Gatelänge, welches folgende Schritte umfasst:
    • – Festlegen einer aktiven Region in einem Halbleitersubstrat mit einem Source-Gebiet, einem Drain-Gebiet und einem GateGebiet;
    • – Festlegen eines Siliziumoxid-Seitenwand-Abstandshalters zwischen dem Source- und dem GateGebiet und zwischen dem Drain- und dem GateGebiet;
    • – selektives Bilden einer selbstjustierten CoSi2-Oberschicht auf den freigelegten Drain-, Gate- und Source-Gebieten;
    • – selektives Ätzen des Siliziumoxid-Abstandshalters mit einer HF-basierten Lösung mit einem pH-Wert zwischen 3 und 8,5, indem die HF-basierte Lösung solcherart abgestimmt wird, dass sie eine hohe Ätzgeschwindigkeit für den Oxid-Abstandshalter mit einer minimalen Ätzgeschwindigkeit für die CoSi2-Schicht aufweist;
    • – Implantieren von Dotierstoffen in die Source- und Drain-Gebiete, um eine selbstjustierte Pocket-Implantation zu erreichen.
  • Gemäß einer bevorzugten Ausführungsform sind die Dotierstoffe gegenüber den Source- und Drain-Implantaten von entgegengesetzter Art, um den DIBL-Effekt (Drain Induced Barrier Lowering) zu reduzieren.
  • Gemäß einer weiteren bevorzugten Ausführungsform sind die Dotierstoffe von der gleichen Art wie die Source- und Drain-Implantate, um den Serienwiderstand zu reduzieren.
  • Dieser letztere Vorgang kann ohne Weiteres in die herkömmliche CMOS-Verfahrensintegration für Geräte mit Gatelängen von weniger als 0,35 µm integriert werden.
  • BESCHREIBUNG DER FIGUREN
  • 1 stellt Querschnittsansichten eines aktiven Transistors gemäß den mehreren Schritten zur Bildung von Halbleitern mit selbstjustierter Pocket-Implantation unter Verwendung der selektiven Entfernung von Oxid-Abstandshaltern gegenüber CoSi2-Schichten dar.
  • DETAILLIERTE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft einen vollen Integrierungsvorgang zur Herstellung aktiver Transistoren unter Verwendung von selbstjustierter Pocket-Implantation.
  • Nach dem Stand der Technik ist bekannt, dass ein vollständiger Halbleiter-Integrierungsvorgang zur Herstellung aktiver Transistoren selbstjustierte Pocket-Implantation verwendet. Der volle Integrierungsvorgang beginnt mit dem Festlegen von aktivem Gebiet und FeldGebiet, im Allgemeinen unter Verwendung von Maßnahmen zur lokalen Oxidation. Wannen zur Einstellung der Schwellenspannung, zum Reduzieren von Anti-Durchschlagstrom und zum Steuern der Immunität gegen Latch-up können vor oder nach dem Vorgang der Festlegung des aktiven und des FeldGebiets implantiert werden. Danach wird nach der Reinigung und der Konditionierung der Si-Oberfläche ein hochwertiges Gateoxid thermisch aufgewachsen, gefolgt von einer chemischen Dampfabscheidung einer polykristallinen oder amorphen Si-Schicht. Diese Schicht wird implantiert und getempert, damit das Gate während der anschließenden Strukturierung nicht zerstört wird.
  • Nach der Strukturierung des Gates wird thermisch ein Implantationsoxid aufgewachsen. Dann werden eine leicht dotierte Source und Drain (LDD) des N-Typs und P-Typs mit P oder As bzw. mit B oder BF2 implantiert. Auf den Wafer wird gleichmäßig eine Oxidschicht abgeschieden und anschließend ohne Festlegung einer Maske mit einer anisotropen Trockenätzung geätzt. Wegen der anisotropen Ätzung wird an den Poly-Seitenwänden ein Abstandshalter gebildet. Die Ätzung erfolgt bis zur vollständigen Entfernung des Oxids auf den Poly- und den Source-Drain-Gebieten. Nach der Reinigung wird ein neues Oxid thermisch aufgewachsen. Die Gate- und Source-Drain-Gebiete werden dann implantiert und getempert.
  • Nach der Source-/Drain-Bildung wird das Implantationsoxid entfernt, typischerweise mit einer kritischen HF-Ätzung, bevor Ti oder Co zur Silizidierung aufgeschleudert werden. Ti-Aufschleudern wird gemeinhin für Abmessungen von gleich oder größer als 0,35 µm verwendet und das Co-Aufschleudern und Co-Legierungen für kleinere Abmessungen. Die Silizidierung besteht gemeinhin aus einem ersten anfänglichen Erhitzungs- und Reaktionsschritt, gefolgt von einer selektiven Ätzung auf der Grundlage von Ammoniumhydroxid für Ti-Silizid und auf der Grundlage von Schwefelsäure für Co-Silizid sowie aus einem letzten Reaktionsschritt zur Bildung eines Silizids mit geringem Widerstand.
  • Nach der Silizidierung wird eine Zwischenschicht-Dielektrikum abgeschieden, die dann für Kontaktfenster strukturiert wird, welche mit einem Leiter gefüllt werden und schließlich durch eine oder mehrere Metallschichten miteinander verbunden werden, die jeweils durch eine Zwischenschicht Metalldielektrikum voneinander getrennt sind.
  • Mit sich verkleinernden Abmessungen wird festgestellt, dass sich die Kontrolle des Gates über die Träger verringert, die den Strom unter dem Gate leiten, aufgrund des physikalischen Phänomens, das Drain Induced Barrier Lowering (DIBL) genannt wird. Dem DIBL-Effekt kann entgegengewirkt werden, indem die Wannen-Dotierstoffdichte für schmale Gates lokal erhöht wird. Dies kann erfolgen, indem der Wannen-Dotierstoff zeitgleich mit der LDD-Implantation implantiert wird, jedoch mit einer etwas tieferen Eindringtiefe, oder durch ein LATID (Large Angle Tilted Implant). Dieser Ansatz wird Halo-Implantation genannt. Diese Lösung ist bei der Verringerung des Transistorleckstroms bei einem maximalen Steuerstrom sehr wirksam, aber aufgrund der Gegendotierung wird die Übergangskapazität zwischen Source/Drain-Gebieten und dem Substrat erhöht und die Tiefe der Source/Drain-Gebiete verringert. Eine bessere Lösung ist daher die Pocket-Implantation, die gegenüber dem Gate und dem Silizid selbstjustiert ist. Das Silizid weist eine höhere Aufhaltekraft gegenüber Implantation auf, etwa 1,5 mal besser als Si, und somit überschreitet die Wannen-Dotierstoff-Implantation die Eindringtiefe des LDD, jedoch nicht die Übergangstiefe und damit reduziert sie die Übergangskapazität und reduziert nicht die Tiefe.
  • Die Implantation kann erst nach der Silizidierung der Source/Drain-Gebiete erfolgen und erfordert daher die Verwendung entfernbarer Abstandshalter. Für ein Verfahren, das Ti-Silizid verwendet, wird über zwei Arten entfernbarer Abstandshalter berichtet: erstens, die Verwendung eines TiN-Abstandshalters von Pfiester u.a. von Motorola in „An integrated 0.5 µm CMOS disposable TiN LDD/Salicide spacer technology", IEDM 89, 781-784, wobei daher eine TiN-Schicht mittels chemischer Dampfabscheidung in Stickstoffatmosphäre abgeschieden und anschließend in einem anisotropen Plasma geätzt wird, um einen Abstandshalter an der Polysilizium-Gate-Seitenwand zu bilden. Der Abstandshalter wird nach dem ersten Silizidierungsschritt während der selektiven Ätzung auf der Grundlage von Ammoniumhydroxid entfernt. Zweitens, die Verwendung eines SiN-Abstandshalters von Hori u.a. von Matsushita in „A Self-Aligned Pocket Implantation (SPI) Technology for 0.2 µm Dual Gate CMOS", IEDM 91, 641-644. In diesem Fall wird der SiN-Abstandshalter durch die chemische Dampfabscheidung einer gleichmäßigen SiN-Schicht bei niedrigem Druck und die anschließende Ätzung in einem anisotropen Plasma gebildet, um einen Abstandshalter an der Polysilizium-Gate-Seitenwand zu bilden. Der Abstandshalter muss dann nach der Bildung von Ti-Silizid entfernt werden. Nur ein anisotropes Plasma kann den Abstandshalter selektiv gegenüber dem Ti-Silizid entfernen.
  • Der Hauptnachteil, der sich im ersten Verweis zeigt, besteht darin, dass die Abscheidung einer dicken TiN-Schicht und das nachfolgende anisotrope Ätzen zur Erzielung eines Abstandshalters in einer Halbleiter-Herstellungsumgebung nicht standardmäßig verfügbar sind.
  • Der Hauptnachteil der zweiten Lösung ist die zusätzliche Entwicklung eines isotropen SiN-Ätzverfahrens und die Gefahr, wegen der Plasmaaufladung Gatequalität zu zerstören.
  • Das erfindungsgemäße Verfahren basiert auf der Verwendung der herkömmlichen Verfahrensschritte bei der Halbleiter-Herstellung, wie sie im Stand der Technik beschrieben sind, bis zur Bildung und zum Tempern des Gates.
  • Nach dem Tempern wird das Implantationsoxid der Übergänge durch eine chemische Nassätzung, z.B. HF 2 % (in H2O), entfernt. Co wird auf die Oberfläche aufgeschleudert und die anschließende Silizidierung erfolgt mit einer Wärmebehandlung in zwei Schritten mit einer selektiven Ätzung nach der ersten Wärmebehandlung. Bis zu diesem Verfahrensschritt sind alle Schritte für ein Halbleiter-Herstellungsverfahren mit Co-Silizid üblich.
  • Gemäß einer bevorzugten Ausführungsform, die im Zusammenhang mit 1 beschrieben ist, beginnt der volle Integrierungsvorgang mit der Festlegung des aktiven Gebiets und des Feldgebiets, im Allgemeinen unter Verwendung von Maßnahmen zur lokalen Oxidation. Wannen zur Einstellung der Schwellenspannung, zum Reduzieren von Anti-Durchschlagstrom und zum Steuern der Immunität gegen Latch-up können vor oder nach dem Vorgang der Festlegung des aktiven Gebietes und des Feldgebiets implantiert werden. Danach wird nach der Reinigung und der Konditionierung der Si-Oberfläche ein hochwertiges Gateoxid thermisch aufgewachsen, gefolgt von einer chemischen Dampfabscheidung einer polykristallinen oder amorphen Si-Schicht. Diese Schicht wird implantiert und getempert, damit das Gate während der anschließenden Strukturierung nicht zerstört wird.
  • Nach der Strukturierung des Gates (1) wird thermisch ein Implantationsoxid (2) aufgewachsen. Dann werden eine leicht dotierte Source (3) und Drain (4) (LDD) des n-Typs und p-Typs mit P oder As bzw. mit B oder BF2 implantiert (siehe 1a).
  • Auf den Wafer wird gleichmäßig eine Oxidschicht abgeschieden (chemische Dampfabscheidung bei niedrigem Druck) und anschließend ohne Festlegung einer Maske mit einer anisotropen Trockenätzung geätzt. Wegen der anisotropen Ätzung wird an den Poly-Seitenwänden ein Abstandshalter (5) gebildet. Die Ätzung erfolgt bis zur vollständigen Entfernung des Oxids auf den Poly- und den Source-Drain-Gebieten. Nach der Reinigung wird thermisch ein neues Oxid (6) aufgewachsen. Die Gate- und der Source-Drain-Gebiete werden dann implantiert und getempert (siehe 1b).
  • Nach der Bildung des Übergangs wird das Implantationsoxid entfernt, typischerweise mit einer kritischen HF-Ätzung, bevor Co oder Co-Legierung zur Silizidierung aufgeschleudert werden. Die Silizidierung besteht aus einem ersten anfänglichen Erhitzungs- und Reaktionsschritt, gefolgt von einer selektiven Ätzung auf der Grundlage einer Schwefelsäure-Wasserstoffperoxid-Lösung sowie aus einem letzten Reaktionsschritt zur vollständigen Bildung eines Silizids mit geringem Widerstand (siehe 1c).
  • Nach der Co-Silizidierung wird der Oxid-Abstandshalter mit der richtigen Wahl des pH-Werts einer wässrigen, chemischen HF-Ätzung selektiv gegenüber dem Co-Silizid geätzt. Um das Verfahrensfenster für die selektive Ätzung zu verbessern, ist es vorzuziehen, eine HF-basierte Lösung zur schnellen Oxidätzung mit einem nahezu neutralen pH-Wert zu verwenden. Die Ätzgeschwindigkeit des Co-Silizids in einer nahezu neutralen HF-basierten Lösung ist fast unabhängig von der HF-Konzentration. Um ein akzeptables Verfahrensfenster hinsichtlich Produktionsertrag und -qualität zu erzielen, ist eine HF-Lösung mit einer HF-Konzentration von mehr als 2 % erforderlich, um den Abstandshalter in kurzer Zeit zu ätzen und um die Zeit, in der das Co-Silizid in Berührung mit der Ätzlösung steht, zu reduzieren. Der pH-Wert der Lösung muss höher als 3 sein, um eine deutlich geringere Ätzgeschwindigkeit des Co-Silizids während der Kontaktzeit zu erreichen.
  • Der Vorteil des neu vorgeschlagenen Herstellungsverfahrens liegt in der Verwendung einer Co-Silizidschicht, mit gut auf die gemeinhin verfügbaren Chemikalien wie Wasserstofffluorid (HF) oder Salzsäure (H2SO4) eingestellten Ätzeigenschaften.
  • Für das selektive Ätzen eines Oxid-Abstandshalters, das in den meisten standardmäßigen Halbleiter-Herstellungsverfahren verfügbar ist, können HF-Lösungen mit einem pH-Wert > 3 und vorzugsweise mit einem pH-Wert > 5,5 so abgestimmt werden, dass sie eine hohe Ätzgeschwindigkeit für den Oxid-Abstandshalter und eine minimale Ätzgeschwindigkeit für die Co-Silizidschicht aufweisen, wie in der beigefügten Tabelle 1 beschrieben.
  • Außerdem erfordert dieses Herstellungsverfahren ein Minimum an Verfahrensentwicklung, da die verwendeten Chemikalien bereits im herkömmlichen Verfahren verwendet werden und der Einfluss dieses chemischen Nassätzmittels auf die Gatexoid-Qualität bereits umfassend untersucht wurde.
  • Vorzugsweise ist die H-basierte Lösung eine gepufferte HF-(BHF-)Lösung. Die BHF-Lösung wird gebildet, indem 1 Anteil HF 50 % und 7 Anteile NH4F 40 % gemischt werden. Der pH-Wert dieser Lösung ist höher als 3. Außerdem ist die BHF-Ätzung der Oxidschicht gegenüber der Gateoxid-Ätzung in einem Verhältnis von etwa 3:1 selektiv. Die Ätzzeit beträgt in diesem Fall 20 Sekunden.
  • Nach der Entfernung des Oxid-Abstandshalters erfolgt eine Pocket-Implantation, die gegenüber dem Gate und den Source-Drain-Übergängen selbstjustiert ist. Diese Pocket-Implantation wirkt dem Phänomen des Drain Induced Barrier Lowering bei CMOS-Geräten mit geringen Gatelängen entgegen, ermöglicht maximalen Steuerstrom und einen minimalen Leck strom und erhöht die Übergangskapazität der Source- und Drain-Übergänge nicht wesentlich (siehe 1d).
  • Bei nMOS-Geräten erfolgt eine B-Pocket-Implantation bei 40 keV und bei pMOS-Geräten eine P-Pocket-Implantation bei 100 keV.
  • Nach der Pocket-Implantation wird das herkömmliche CMOS-Herstellungsverfahren fortgesetzt. Eine Zwischenschicht Dielektrikum wird abgeschieden, die für Kontaktfenster strukturiert wird, welche mit einem Leiter gefüllt werden und schließlich durch eine oder mehrere Metallschichten miteinander verbunden werden, die jeweils durch eine Zwischenschicht Metalldielektrikum voneinander getrennt sind (siehe 1e).
  • Tabelle 1
    Figure 00130001
  • Figure 00140001
  • Figure 00150001

Claims (4)

  1. Verfahren für eine selbstjustierte Pocket-Implantation in einem aktiven Transistor mit einer geringen Gatelänge, folgende Schritte umfassend: – Festlegen eines aktiven Gebiets in einem Halbleitersubstrat mit einem Source-Gebiet, einem Drain-Gebiet und einem Gate, – Festlegen eines Siliziumoxid-Seitenwand-Abstandshalters zwischen dem Source-Gebiet und dem Gate und zwischen dem Drain-Gebiet und dem Gate; – Bilden einer selbstjustierten CoSi2-Oberschicht selektiv auf den freigelegten Drain- und Source-Gebieten und dem Gate; – selektives Ätzen des Siliziumoxid-Seitenwand-Abstandshalters mit einer HF-basierten Lösung mit einem pH-Wert zwischen 3 und 8,5, indem die HF-basierte Lösung solcherart abgestimmt wird, dass sie eine hohe Ätzgeschwindigkeit für den Oxid-Abstandshalter und eine minimale Ätzgeschwindigkeit für die CoSi2-Schicht aufweist; – Implantieren von Dotierstoffen in die Source- und Drain-Gebiete, um eine selbstjustierte Pocket-Implantation zu erreichen.
  2. Verfahren für selbstjustierte Pocket-Implantation nach Anspruch 1, wobei die Dotierstoffe gegenüber den Source- und Drain-Implantaten von entgegengesetzter Art sind.
  3. Verfahren für selbstjustierte Pocket-Implantation nach Anspruch 1, wobei die Dotierstoffe von der gleichen Art wie die Source- und Drain-Implantate sind.
  4. Verwendung des Verfahrens nach einem der vorhergehenden Ansprüche bei einer Integrierung eines CMOS-Verfahrens mit Gatelängenabmessungen von weniger als 0,35 µm.
DE69636818T 1995-06-19 1996-06-19 Verfahren zur selbst-justierten Herstellung von implantierten Gebieten Expired - Lifetime DE69636818T2 (de)

Applications Claiming Priority (2)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3183249B2 (ja) * 1998-03-30 2001-07-09 日本電気株式会社 高抵抗負荷スタチック型ｒａｍの製造方法
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US7217977B2 (en) 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6692976B1 (en) * 2000-08-31 2004-02-17 Agilent Technologies, Inc. Post-etch cleaning treatment
US6368963B1 (en) * 2000-09-12 2002-04-09 Advanced Micro Devices, Inc. Passivation of semiconductor device surfaces using an iodine/ethanol solution
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
CN100401528C (zh) 2002-01-23 2008-07-09 斯平内克半导体股份有限公司 具有与应变半导体基片形成肖特基或肖特基类接触的源极和/或漏极的场效应晶体管
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
GB2430800B (en) * 2002-11-22 2007-06-27 Hrl Lab Llc Use of silicon block process step to camouflage a false transistor
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6905923B1 (en) 2003-07-15 2005-06-14 Advanced Micro Devices, Inc. Offset spacer process for forming N-type transistors
US7179745B1 (en) * 2004-06-04 2007-02-20 Advanced Micro Devices, Inc. Method for offsetting a silicide process from a gate electrode of a semiconductor device
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US7371333B2 (en) * 2005-06-07 2008-05-13 Micron Technology, Inc. Methods of etching nickel silicide and cobalt silicide and methods of forming conductive lines
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US8193602B2 (en) * 2010-04-20 2012-06-05 Texas Instruments Incorporated Schottky diode with control gate for optimization of the on state resistance, the reverse leakage, and the reverse breakdown
CN104752168B (zh) * 2015-04-23 2017-10-17 上海华力微电子有限公司 一种去除鳍式场效应晶体管中掺磷碳化硅薄膜缺陷的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378628A (en) * 1981-08-27 1983-04-05 Bell Telephone Laboratories, Incorporated Cobalt silicide metallization for semiconductor integrated circuits
US4569722A (en) * 1984-11-23 1986-02-11 At&T Bell Laboratories Ethylene glycol etch for processes using metal silicides
GB2214349B (en) * 1988-01-19 1991-06-26 Standard Microsyst Smc Process for fabricating mos devices
US5821175A (en) * 1988-07-08 1998-10-13 Cauldron Limited Partnership Removal of surface contaminants by irradiation using various methods to achieve desired inert gas flow over treated surface
US4990988A (en) * 1989-06-09 1991-02-05 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Laterally stacked Schottky diodes for infrared sensor applications
US5290715A (en) * 1991-12-31 1994-03-01 U.S. Philips Corporation Method of making dielectrically isolated metal base transistors and permeable base transistors
US5605865A (en) * 1995-04-03 1997-02-25 Motorola Inc. Method for forming self-aligned silicide in a semiconductor device using vapor phase reaction
US5728625A (en) * 1996-04-04 1998-03-17 Lucent Technologies Inc. Process for device fabrication in which a thin layer of cobalt silicide is formed
US5780362A (en) * 1996-06-04 1998-07-14 Wang; Qingfeng CoSi2 salicide method
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide
US5849091A (en) * 1997-06-02 1998-12-15 Micron Technology, Inc. Megasonic cleaning methods and apparatus
US5934980A (en) * 1997-06-09 1999-08-10 Micron Technology, Inc. Method of chemical mechanical polishing
US5834356A (en) * 1997-06-27 1998-11-10 Vlsi Technology, Inc. Method of making high resistive structures in salicided process semiconductor devices
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
US5937319A (en) * 1997-10-31 1999-08-10 Advanced Micro Devices, Inc. Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching

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Publication number Publication date
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