DE69622644T2

DE69622644T2 - Bildbewegungssignalkodierung und entsprechende Dekodierung

Info

Publication number: DE69622644T2
Application number: DE69622644T
Authority: DE
Inventors: Koji Imura; Yutaka Machida
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-02
Filing date: 1996-05-31
Publication date: 2002-12-05
Anticipated expiration: 2016-06-01
Also published as: NO962114L; KR970004877A; AU679875B2; AU1783397A; EP0746159A2; US5767800A; EP0746159B1; JPH08331559A; DE69622644D1; ES2181823T3; AU687702B2; AU688235B2; EP0746159A3; AU1783297A; AU687701B2; JP3226439B2; KR100250845B1; NO962114D0; AU5453896A; AU1783197A

Description

ALLGEMEINER STAND DER TECHNIK

Gebiet der Erfindung

Die Erfindung bezieht sich auf ein Verfahren und ein Gerät zum Codieren eines Bewegtbildsignals. Diese Erfindung bezieht sich auf ein Verfahren und ein Gerät zum Decodieren eines sich durch Codieren ergebenden Signals zurück zu ein Originalbewegtbildsignal.

Beschreibung des Standes der Technik

Allgemein bekannt ist, daß ein bewegungskompensiertes prädiktives Zwischenbildcodieren das Komprimieren eines Bewegtbildsignals ermöglicht. Das bewegungskompensierte prädiktive Zwischenbildcodieren verwendet eine zeitweilige Korrelation in einem Bewegtbild. Es ist auch allgemein bekannt, eine diskrete Kosinustransformation (DCT) beim Komprimieren eines Bewegtbildsignals auszuführen. Die DCT-basierende Technik verwendet eine Raumkorrelation in einem Bewegtbild.
Gemäß einer typischen Art hocheffizienten Codierens eines Bewegtbildsignals wird ein Signal, das sich aus der DCT ergibt, quantisiert, und ein Signal des Quantisierungsergebnisses wird einem Entropiecodierprozeß unterzogen. Der Entropiecodierprozeß verwendet eine statistische Korrelation in einem Bewegtbild und ermöglicht die Kompression des Bewegtbildsignals.
Bei der typischen Art hocheffizienten Codierens wird jedes durch ein Bewegtbildsignal dargestellte Bild eingeteilt in Blöcke derselben Größe, und eine Signalverarbeitung wird Block für Block ausgeführt. Ein bekannter Weg zur Erhöhung der Fähigkeit, eine Sicherheit gegenüber Signalfehlern zu haben, die während der Übertragung der Bewegtbildinformation auftritt, enthält einen Schritt des Bereitstellens von Gruppen, die jeweils über eine Vielzahl von sukzessiven Signalblöcken verfügen, und einen Schritt des Hinzufügens eines Synchronsignals dem Kopf einer jeden Gruppe. Eine derartige Blockgruppe entspricht einer Zeitscheibe, wie sie in den MPEG-2- Normen (the Moving Picture Experts Group 2-Normen) festgelegt sind. Die Blockgruppe wird auch mit GOB (eine Gruppe von Blöcken) bezeichnet.
Fehler neigen dazu, in einem Informationssignal während der Übertragung aufzutreten. Ein allgemeiner bekannter Weg des Ermöglichens einer Empfangsseite, derartige Fehler zu korrigieren, besteht darin, daß die Sendeseite ein Fehlerkorrektursignal an ein Informationssignal vor der Sendung des sich ergebenden zusammengesetzten Signals anhängt. Die Empfangsseite liest das Fehlerkorrektur aus dem empfangenen zusammengesetzten Signal aus und korrigiert Fehler im Informationssignal als Reaktion auf das ausgelesene Fehlerkorrektursignal.
Des weiteren ist aus dem Dokument NL-A-8 900 112 bekannt, in einen Datenfluß Synchronisationswörter zu regelmäßigen Intervallen einzufügen. Des weiteren wird der Datenfluß gruppiert, wobei eine Gruppe eines oder mehrere Informationswörter enthält. Darüber hinaus wird Codieren ausgeführt unter Verwendung einer längenvariablen Codierung. Darüber hinaus umfassen die Synchronisationswörter einen Punkt, der aufzeigt, wo die nächste Informationswortgruppe beginnt.
Das Dokument DE-A-36 02 825 zeigt ein Verfahren und ein System zum Synchronisieren eines Fernsehsignals, wenn eine digitale Rundfunksendung und Worte variabler Länge verwendet werden. Auf der Seite des Senders werden ein Synchrondatenwort und ein Abstandsdatenwort zu konstanten Intervallen eingefügt, wobei das Abstandsdatenwort den Abstand im Bit bis zum Beginn der nächsten Zeile aufzeigt.
Das Dokument US-A-4 876 698 offenbart ein System für Sendesequenzen digitaler Abtastungen, die durch längenvariable binäre Wörter codiert sind. Gezeigt ist eine Sendeeinrichtung mit einer statistischen Codierschaltung zum Codieren von Wörtern feststehender Länge, eine Synchronisationsschaltung zum Erzeugen von Synchronisationswörtern, die Positionen der längenvariablen Wörter festlegen, und eine Multiplexschaltung zum Zusammensetzen der Synchronisationswörter mit den längenvariablen Wörtern. Des weiteren gezeigt ist eine Empfangseinrichtung, bei der eine Demultiplexschaltung offenbart ist zum Anlegen längenvariabler Wörter aus einem der Ausgänge an eine statistische Decodierschaltung und aus dem anderen Ausgang die Synchronisationswörter der Position der Abtastungen an die Verarbeitungsschaltung.
Das Dokument EP-A-0 600 495 zeigt ein Gerät zum Aufnehmen und Wiedergeben eines digitalen Videosignals, wobei das Videosignal für ein Bild in Makroblöcke umgesetzt wird, die in einer vorbestimmten Reihenfolge zu einem rechteckigen Block eingerichtet sind. Die Makroblöcke werden umgesetzt in Synchronisationsblockdaten und werden in einer vorbestimmten Anzahl von Spuren eines Magnetbandes aufgezeichnet.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren (Gerät) zum Codieren eines Bewegtbildsignals und zum Decodieren eines sich aus der Codierung ergebenden Signals zurück zu einem Originalbewegtbildsignal jeweils zu schaffen.
Diese Aufgabe wird gelöst durch ein Verfahren (Gerät), wie es in den anliegenden Patentansprüchen angegeben ist.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Diagramm eines Beispiels des Aufbaus einer Bitsequenz in einem ersten Ausführungsbeispiel der Erfindung.
Fig. 2 ist ein Diagramm eines Beispiels der Beziehung unter einem Bildrahmen, Übertragungsrahmen und Makroblöcken im ersten Ausführungsbeispiel dieser Erfindung.
Fig. 3 ist ein Blockdiagramm eines Codiergerätes im ersten Ausführungsbeispiel dieser Erfindung.
Fig. 4 ist ein Blockdiagramm eines Rahmenbildungsprozessors in Fig. 3.
Fig. 5 ist ein Blockdiagramm eines Decodiergerätes nach einem zweiten Ausführungsbeispiel dieser Erfindung.
Fig. 6 ist ein Blockdiagramm eines Synchronsignaldetektors in Fig. 5
Fig. 7 ist ein Blockdiagramm eines Signalgenerators in Fig. 5.
Fig. 8 ist ein Blockdiagramm eines Codiergerätes nach einem dritten Ausführungsbeispiel dieser Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Erstes Ausführungsbeispiel

Das QCIF (quarter common intermediate format) wird als Videoformat verwendet. Gemäß dem QCIF hat jeder Bildrahmen 176 Pixel zu 144 Pixel. Darüber hinaus ist jeder Bildrahmen eines Leuchtdichtesignals in Makroblöcke eingeteilt, die jeweils 16 Pixel zu 16 Pixel haben. Des weiteren ist jeder Bildrahmen bezüglich der Farbdifferenzsignale in Makroblöcke eingeteilt, die jeweils 8 Pixel zu 4 Pixel haben. Eine Fehlerkorrektur verwendet einen Bose- und Ray-Chaudhuri-Code (BCH-Code) von der Art (511, 493)
Unter Bezug auf Fig. 1 ist eine Bitsequenz, die ein Bewegtbild darstellt, eingeteilt in Segmente mit jeweils 476 aufeinanderfolgenden Bits. Eine 9-Bit-Startadresse SA und eine 8-Bit-Ortsadresse LA sind einem jeden Bitsequenzelement hinzugefügt. Jeder 493-Bit-Kombination ist ein 18-Bit- Fehlerkorrektursignal EC eines Bitsequenzelements, eine Startadresse SA und eine Ortsadresse LA. hinzugefügt. Jede 511-Bit-Kombination eines Bitsequenzsegments, eine Startadresse SA, eine Ortsadresse LA und ein Fehlerkorrektursignal EC bilden einen Übertragungsrahmen (bezeichnet als eine Gruppe). In jedem Übertragungsrahmen sind eine Startadresse 524, eine Ortsadresse LA, ein Bitsequenzsegment und ein Fehlerkorrektursignal EC in dieser Reihenfolge sequentiell angeordnet. Ein 16-Bit- Synchronsignal ist einem jeden Übertragungsrahmen zugeordnet. In einer sich ergebenden Bitsequenz sind Synchronsignale zwischen Übertragungsrahmen angeordnet. Die sich ergebende Bitsequenz wird von der Codierseite zu Decodierseite übertragen.
Nun werden folgende Bedingungen angenommen. Wie in Fig. 1 gezeigt, enthält ein erster Übertragungsrahmen erste bis achte Makroblöcke und auch einen früheren Teil eines neunten Makroblockes in einer ersten Blockzeile. Ein zweiter Übertragungsrahmen enthält einen letzteren Teil des neunten Makroblockes und auch zehnten und elften Makroblockes in der ersten Blockzeile. Der zweite Übertragungsrahmen enthält des weiteren einen ersten bis einen elften Makroblock in einer zweiten Blockzeile und einen ersten Makroblock und auch einen letzteren Teil eines zweiten Makroblockes in einer dritten Blockzeile. Ein dritter Übertragungsrahmen enthält einen letzteren Teil des zweiten Makroblockes und auch des dritten bis neunten Makroblockes in der dritten Blockzeile. Der dritte Übertragungsrahmen enthält des weiteren einen früheren Teil eines zehnten Makroblockes in der dritten Blockzeile. Unter diesen angenommenen Bedingungen belegt der erste, zweite und dritte Übertragungsrahmen Zonen in einem Bildrahmen, wie in Fig. 2 gezeigt.
Nun werden Ausdrücke wie "ein geteilter Makroblock" und "ein ungeteilter Makroblock" eingeführt. Ein geteilter Makroblock bedeutet einen Makroblock, der in zwei Teile geteilt ist, die jeweils zwei aufeinanderfolgende Übertragungsrahmen bilden. Unter den Bedingungen in Fig. 1 ist der neunte Makroblock in der ersten Blockzeile ein Beispiel des geteilten Makroblockes. Ein ungeteilter Makroblock bedeutet ein Makroblock, der gänzlich in einem Übertragungsrahmen enthalten ist. Unter den Bedingungen in Fig. 1 ist der zehnte Makroblock in der ersten Blockzeile ein Beispiel des ungeteilten Makroblockes.
Es wird nun angenommen, daß der letztere Teil des neunten Makroblockes in der ersten Blockzeile, der enthalten ist im zweiten Übertragungsrahmen, 40 Bits hat. Wie in Fig. 1 gezeigt, folgen die 40 Bits in dem letzteren Teil des neunten Makroblockes in der ersten Blockzeile der Startadresse SA und der Ortsadresse LA vom zweiten Übertragungsrahmen. Im zweiten Übertragungsrahmen beginnt der zehnte Makroblock in der ersten Blockzeile von der 58-ten Bitstelle in Hinsicht auf den Kopf des zweiten Übertragungsrahmens, da 57 Bit vorangehen, die sich zusammensetzen aus der 9-Bit-Startadresse SA, der 8-Bit- Ortsadresse LA und den 40 Bits des neunten Makroblockes. Die Startadresse des zweiten Übertragungsrahmens wird folglich in einen Zustand versetzt, der eine Bit-Stelle von "58" darstellt (die 58-ste Bitstelle), gemessen vom Kopf des zweiten Übertragungsrahmens. Zusätzlich wird die Ortsadresse LA vom zweiten Übertragungsrahmen in einen Zustand von [1, 10] versetzt, womit der "10-te" Makroblock in der "ersten" Blockzeile dargestellt ist.
Es wird nun angenommen, daß der letztere Teil des zweiten Makroblockes in der dritten Blockzeile, die im dritten Übertragungsrahmen enthalten ist, 80 Bits hat. Wie in Fig. 1 gezeigt, folgen die 80 Bits im letzteren Teil des zweiten Makroblockes in der dritten Blockzeile der Startadresse SA und der Ortsadresse LA vom dritten Übertragungsrahmen. Im dritten Übertragungsrahmen startet der dritte Makroblock in der dritten Blockzeile von der 98-ten Bitstelle in Hinsicht auf den Kopf den dritten Übertragungsrahmens, da 97 Bits vorangehen, die sich zusammensetzen aus der 9-Bit-Startadresse SA, der 8-Bit- Ortsadresse LA und den 80 Bits des zweiten Makroblockes. Die Startadresse SA des dritten Übertragungsrahmens wird folglich in einen Zustand versetzt, der eine Bitstelle von "98" repräsentiert (die 98-ste Bitstelle), gezählt vom Kopf des dritten Übertragungsrahmens. Die Ortsadresse LA des dritten Übertragungsrahmens wird in einen Zustand von [3, 3] versetzt, welche den "dritten" Makroblock in der "dritten" Blockzeile repräsentiert.
Auf diese Weise repräsentiert die Startadresse SA eines jeden Übertragungsrahmens eine Bitposition, von der ein erster ungeteilter Makroblock beginnt. Zusätzlich repräsentiert die Ortsadresse SLA vom Übertragungsrahmen die Position des ersten ungeteilten Makroblockes bezüglich des betreffenden Bildrahmens.
Wie sich aus der vorstehenden Beschreibung ergibt, haben die Übertragungsrahmen gemäß den Makroblockgruppen eine feste Länge oder eine vorgegebene Anzahl von Bits. Rahmen des Fehlerkorrekturprozesses können mit der Makroblock-Gruppenlänge folglich übereinstimmen. Somit können Synchronsignale gemeinsam verwendet werden für die Fehlerkorrekturrahmen und die Makroblockgruppenrahmen (Übertragungsrahmen). Dies ist vorteilhaft beim Reduzieren des Umfangs verwendeter Synchronsignale.
Unter Bezug auf Fig. 3 enthält ein Codiergerät einen Bewegungsvektorschätzer 701 und eine Codierartentscheidungseinrichtung 702, die ein Eingangssignal 716 empfängt, das ein Bewegtbild darstellt. Das Codiergerät von Fig. 3 enthält auch einen Schalter 703, einen Bildspeicher 704, eine Adreßsteuerung 704, einen Subtrahierer 606, eine Einrichtung 707 zur diskreten Kosinustransformation (DTC), einen Quantisierer 708, einen Inversquantifizierer 709, eine Invers- DCT-Einrichtung 710, einen Addierer 711 und einen Codierer 712.
Der Bewegungsvektorschätzer 701 ist verbunden mit dem Bildspeicher 704, der Adreßsteuerung 705 und dem Codierer 712.
Die Codierartentscheidungseinrichtung 702 ist verbunden mit dem Schalter 703, dem Bildspeicher 704 und dem Codierer 712. Der Schalter 703 ist verbunden mit dem Bildspeicher 704, dem Subtrahierer 706 und dem Addierer 711. Der Bildspeicher 704 ist mit der Adreßsteuerung 705 und dem Addierer 711 verbunden. Der Subtrahierer 706 empfängt das eingegebene Bildsignal 716. Der Subtrahierer 706 ist verbunden mit der DCT-Einrichtung 707. Die DCT-Einrichtung 707 ist verbunden mit dem Quantisierer 708. Der Quantisierer 708 ist verbunden mit dem Inversquantifizierer 709 und dem Codierer 712. Der Inversquantisierer 709 ist mit der DCT-Inverseinrichtung 710 verbunden. Die DCT-Inverseinrichtung 710 ist mit dem Addierer 711 verbunden.
Das Codiergerät von Fig. 3 enthält einen Rahmenbildungsprozessor 101, einen Multiplexer 714 und einen Fehlerkorrekturcodeaddierer 715. Der Rahmenbildungsprozessor 101 ist verbunden mit dem Codierer 712. Der Multiplexer 714 ist verbunden mit dem Rahmenbildungsprozessor 101. Der Fehlerkorrekturcodeaddierer 715 ist mit dem Multiplexer 714 verbunden.
Der Bewegungsvektorschätzer 701 empfängt das eingegebene Bildsignal 716, das einen laufenden Bildrahmen darstellt. Der Bewegungsvektorschätzer 701 empfängt ein Ausgangssignal 718 vom Bildspeicher 704, das einen unmittelbar vorangehenden Bildrahmen repräsentiert, der bezogen ist auf das eingegebene Bildsignal 716. Der Bewegungsvektorschätzer 701 vergleicht das laufende Bildrahmensignal 716 mit dem unmittelbar vorangehenden Bildrahmensignal 718, wodurch eine Bewegungsschätzung (Bewegungsvektoren) festgestellt werden und ein Signal 720 abgegeben wird, das die festgestellte Bewegungsschätzung repräsentiert (die festgestellten Bewegungsvektoren). Mit anderen Worten, der Bewegungsvektorschätzer 701 arbeitet zum Abschätzen einer Bildbewegung und erzeugt ein Signal, das die geschätzte Bildbewegung repräsentiert.
Die Adreßsteuerung 705 empfängt das Bewegungsvektorsignal 720 aus dem Bewegungsvektorschätzer 701. Die Adressensteuerung 705 steuert den Bildspeicher 704 als Reaktion auf das Bewegungsvektorsignal 720, so daß der Bildspeicher 704 ein bewegungskompensiertes prädiktives Bildsignal 719 gemäß dem eingegebenen Bildsignal 716 abgibt.
Die Entscheidungseinrichtung 702 der Codierart empfängt das eingegebene Bildsignal 716. Die Entscheidungseinrichtung 702 der Codierart empfängt das prädiktive Bildsignal 719 aus dem Bildspeicher 704. Die Entscheidungseinrichtung 702 der Codierart vergleicht das eingegebene Bildsignal 716 mit dem prädiktiven Bildsignal 719, wodurch eine Entscheidung, welches ein Intrabildcodierprozeß oder ein Interbildcodierprozeß ist, ausgeführt wird. Die Entscheidungseinrichtung 702 der Codierart gibt ein Codiermodussignal 717 ab, das vom Ergebnis der Entscheidung abhängt.
Der Schalter 703 hat einen Bewegungskontakt und feste Kontakte "a" und "b". Der Bewegungskontakt berührt in selektiver Weise entweder den feststehenden Kontakt a" oder den feststehenden Kontakt "b". Der Bewegungskontakt des Schalters 703 ist verbunden mit dem Subtrahierer 706 und dem Addierer 711. Der feststehende Kontakt "a" des Schalters 703 hat keine Verbindung. Der feststehende Kontakt "b" des Schalters 703 ist mit dem Bildspeicher 704 verbunden. Der Schalter 703 wird gesteuert vom Codiermodussignal 717, das von der Codierartentscheidungseinrichtung 702 kommt. Im Falle, bei dem das Codiermodussignal 717 darstellt, daß der Intrabildcodierprozeß ausgeführt werden sollte, ist der Bewegungskontakt des Schalters 703 in Berührung mit dem feststehenden Kontakt "a". In diesem Falle wird folglich das prädiktive Bildsignal 719, das der Bildspeicher 704 abgibt, daran gehindert, zum Subtrahierer 706 und zum Addierer 711 zu gelangen. Im Falle, bei dem das Codiermodussignal 717 darstellt, daß der Interbildcodierprozeß ausgeführt werden soll, ist der Bewegungskontakt des Schalters 703 in Berührung mit dem feststehenden Kontakt "b". In diesem Falle ist es folglich dem prädiktiven Bildsignal 719 möglich, vom Bildspeicher 704 zum Subtrahierer 706 und zum Addierer 711 zu gelangen.
Im Falle, bei dem der Interbildcodierprozeß ausgewählt ist, errechnet der Subtrahierer 706 die Differenz zwischen dem eingegebenen Bildsignal 716 und dem prädiktiven Bildsignal 719. Der Subtrahierer 706 gibt ein Fehlersignal ab, das die errechnete Differenz repräsentiert. Im Falle, bei dem der Intrabildcodierprozeß ausgewählt ist, durchläuft das eingegebene Bildsignal 716 den Subtrahierer 706, ohne von diesem verarbeitet zu werden.
Die DCT-Einrichtung 707 empfängt das Ausgangssignal vom Subtrahierer 706. Die DCT-Einrichtung 706 unterzieht das Ausgangssignal vom Subtrahierer 706 der diskreten Kosinustransformation (DCT), wodurch ein Signal abgegeben wird, das DCT-Koeffizienten repräsentiert. Die DCT-Einrichtung 707 teilt insbesondere das Ausgangssignal vom Subtrahierer 706 in Blöcke, die jeweils beispielsweise 8 Pixel zu 8 Pixel haben. Die DCT wird blockweise ausgeführt. Der Quantisierer 708 empfängt das DCT-Koeffizientensignal aus der DCT-Einrichtung 707 und quantisiert das DCT-Koeffizientensignal gemäß einer geeigneten Quantisierungsschrittgröße. Der Quantisierer 708 gibt das Quantisierungsergebnissignal ab.
Der Codierer 712 empfängt das Quantisierungsergebnissignal aus dem Quantisierer 708. Der Codierer 712 empfängt das Bewegungsvektorsignal 720 aus dem Bewegungsvektorschätzer 701. Der Codier 712 empfängt das Codiermodussignal 717 aus der Codierartentscheidungseinrichtung 702. Der Codierer 712 enthält einen ersten Codierabschnitt, der bezüglich des Quantisierungsergebnissignals arbeitet, einen zweiten Codierabschnitt, der bezüglich des Bewegungsvektorsignals 720 arbeitet, einen dritten Codierabschnitt, der bezüglich des Codiermodussignals 717 arbeitet, und einen Multiplexabschnitt. Die Einrichtung 712 codiert das Quantisierungsergebnissignal speziell in zugehörige Wörter eines längenvariablen Codes, das heißt, ein erstes Codierergebnissignal. Die Einrichtung 712 codiert das Bewegungsvektorsignal 720 in zugehörige Wörter einen längenvariablen Codes, das heißt, ein zweites Codierergebnissignal. Die Einrichtung 712 codiert das Codierungsmodussignal 717 in entsprechende Wörter einen längenvariablen Codes, das heißt, ein drittes Codierergebnissignal. Der Codierer 712 multiplexiert das erste Codierergebnissignal, das zweite Codierergebnissignal und das dritte Codierergebnissignal in eine Bitsequenz 102. Der Codierer 712 gibt die Bitsequenz 102 ab.
Der Codierer 712 hat einen Abschnitt zum Teilen des Quantisierungsergebnissignals in Makroblöcke (MB). Die Bitsequenz 102 ist folglich gleichermaßen eingeteilt in Makroblöcke (MB). Der Codierer 712 führt die Verarbeitung oder die Codierung des Quantisierungsergebnissignals makroblockweise aus. Der Codierer 712 hat des weiteren einen Abschnitt zum Erzeugen eines Signals 103, das das Ende der Verarbeitung eines jeden Makroblockes (MB) repräsentiert. Der Codierer 712 gibt das MB-Endesignal 103 ab.
Der Inversquantifizierer 709 empfängt das Quantisierungsergebnissignal aus dem Quantisierer 708. Die Einrichtung 709 unterzieht das Quantisierungsergebnissignal einem inversen Quantisierungsprozeß, wodurch ein DCT- Koeffizientensignal gemäß dem Ausgangssignal der DCT-Einrichtung 707 wiederhergestellt wird. Die DCT-Inverseinrichtung 710 empfängt das wiederhergestellte DCT-Koeffizientensignal aus dem Inversquantifizierer 709. Die Einrichtung 710 unterzieht das wiederhergestellte DCT-Koeffizientensignal der inversen DCT, wodurch das DCT-Koeffizientensignal zurück zu einem Fehlersignal umgesetzt wird gemäß dem Ausgangssignal vom Subtrahierer 706. Die DCT-Inverseinrichtung 710 gibt das Fehlersignal an den Addierer 711 ab. Im Falle, bei dem der Interbildcodierprozeß gewählt ist, empfängt der Addierer 711 das prädiktive Bildsignal 719 aus dem Bildspeicher 704 und setzt das Fehlersignal mit dem prädiktiven Bildsignal 719 zusammen zu einem Bildsignal gemäß dem eingegebenen Bildsignal 716. Im Falle, bei dem der Intrabildcodierprozeß gewählt ist, durchläuft das Fehlersignal den Addierer 711, ohne dadurch verarbeitet zu werden. Auf diese Weise stellt der Addierer 711 das Bildsignal gemäß dem eingegebenen Bildsignal 716 wieder her. Der Addierer 711 gibt das wiederhergestellte Bildsignal an den Bildspeicher 704 ab. Das wiederherstellte Bildsignal wird in den Bildspeicher 704 geschrieben. Der Bildspeicher 704 wird gesteuert von der Adressensteuerung 705, wodurch das unmittelbar vorhergehende Bildrahmensignal 718 und das prädiktive Bildsignal 719 auf der Grundlage des wiederhergestellten Bildsignals erzeugt wird.
Der Rahmenbildungsprozessor 101 empfängt die Bitsequenz 102 und das MB-Endesignal 103 aus dem Codierer 712. Die Bitsequenz 102 durchläuft den Rahmenbildungsprozessor 101 im wesentlichen ohne von ihm verarbeitet zu werden. Der Rahmenbildungsprozessor 101 erzeugt ein Startadreßsignal 104, ein Synchronsignal 105 und ein Ortsadreßsignal 105 als Reaktion auf die Bitsequenz 102 und auf das MB-Endesignal 103. Das Startadreßsignal 104 entspricht einer Startadresse SA in Fig. 1. Das Synchronsignal 105 entspricht einem Synchronsignal in Fig. 1. Das Ortsadressensignal 105 entspricht einer Ortsadresse LA in Fig. 1.
Der Multiplexer 714 empfängt die Bitsequenz 102, das Startadreßsignal 104, das Synchronsignal 105 und das Ortsadreßsignal 106 aus dem Rahmenbildungsprozessor 101. Die Einrichtung 705 multiplexiert die Bildsequenz 102, das Startadreßsignal 104, das Synchronsignal 105 und das Ortsadreßsignal 106 in ein erstes zusammengesetztes Informationssignal. Während der digitalen Signalverarbeitung vom Multiplexer 714 wird die Bitsequenz 102 eingeteilt in Senderahmen, die als Makroblockgruppen bezeichnet werden. Die Einrichtung 714 führt das Multiplexen gruppenweise durch (Senderahmen um Senderahmen).
Der Fehlerkorrekturcodeaddierer 715 empfängt das erste zusammengesetzte Informationssignal aus dem Multiplexer 714. Die Einrichtung 715 addiert ein Fehlerkorrektursignal oder Wörter eines Fehlerkorrekturcodes zum ersten zusammengesetzten Informationssignal, wodurch das erste zusammengesetzte Informationssignal in ein zweites zusammengesetztes Informationssignal umgesetzt wird. Das hinzugefügte Fehlerkorrektursignal entspricht einem Fehlerkorrektursignal EC in Fig. 1. Der Fehlerkorrekturcodeaddierer 715 gibt das zweite zusammengesetzte Informationssignal auf eine Übertragungsleitung. Das zweite zusammengesetzte Informationssignal hat eine Form, wie sie in Fig. 1 gezeigt ist.
Wie in Fig. 4 gezeigt, enthält der Rahmenbildungsprozessor 101 Zähler 201 und 202, einen Vergleicher 203 und Signalgeneratoren 204, 205 und 206. Der Zähler 201 empfängt das MB-Endesignal 103. Der Zähler 201 führt einen Vorwärtszählprozeß aus und zählt insbesondere jeden Makroblock als Reaktion auf das MB-Endesignal. Der Zähler 201 erzeugt ein Signal 207, das die Anzahl gezählter Makroblöcke repräsentiert. Der Zähler 201 gibt das MB-Zählzahlsignal 707 ab. Der Zähler 201 wird bei jedem Bildrahmen zurückgesetzt. Der Zähler 20 : 2 empfängt die Bitsequenz 102. Der Zähler 202 führt einen Vorwärtszählprozeß aus und zählt insbesondere jedes Bit in der Bitsequenz 102. Der Zähler 202 erzeugt ein Signal 208, das die Anzahl gezählter Bits repräsentiert. Der Zähler 202 gibt das Bitzählzahlsignal 208 ab. Der Vergleicher 203 empfängt das Bitzählzahlsignal 208 aus dem Zähler 202. Der Vergleicher 203 wird informiert über ein Bezugssignal, das einen feststehenden Wert gemäß einer vorgegebenen Anzahl von Bits repräsentiert, beispielsweise 476 Bits. Die Einrichtung 203 vergleicht das Bitzählzahlsignal 208 mit dem Bezugssignal, wodurch entschieden wird, ob die Anzahl gezählter Bits die vorgegebene Anzahl von Bits erreicht (beispielsweise 476 Bits). Wenn die Anzahl gezählter Bits die vorgegebene Anzahl von Bits erreicht, gibt der Vergleicher 203 ein Vergleichsergebnissignal 209 in einem logischen Zustand von "1" ab. Anderenfalls gibt der Vergleicher 203 ein Vergleichsergebnis 209 in einem logischen Zustand von "0" ab. Allgemein wird das Bitzählzahlsignal 208 als Reaktion auf jede Änderung des Vergleichsergebnissignals 209 von "0" auf "1" zurückgesetzt.
Der Signalgenerator 205 empfängt das MB-Zählzahlsignal 207 aus dem Zähler 201. Der Signalgenerator 205 empfängt das Vergleichsergebnissignal 201 aus dem Vergleicher 203. Der Signalgenerator 205 erzeugt das Ortsadreßsignal 106 als Reaktion auf das MB-Zählzahlsignal 207 und das Vergleichsergebnissignal 209. Für jeden Übertragungsrahmen errechnet der Signalgenerator 205 insbesondere die Horizontal- und Vertikalposition eines ersten ungeteilten Makroblockes bezüglich eines jeweiligen Bildrahmens durch Bezug auf das MB-Zählzahlsignal 207, vorausgesetzt, daß das Vergleichsergebnissignal 201 auf "1" ist. Für jeden Übertragungsrahmen stellt folglich das Signal 106, das die Einrichtung 205 erzeugt, eine 8-Bit-Ortsadresse LA dar, die der Horizontal- und Vertikalposition des ersten ungeteilten Makroblockes bezüglich eines betreffenden Bildrahmens entspricht. Der Signalgenerator 206 empfängt das Vergleichsergebnissignal 209 aus dem Vergleicher 203. Der Signalgenerator 206 erzeugt das Synchronsignal 105 mit 16 Bits als Reaktion auf jede Änderung des Vergleichsergebnissignals 209 von "0" auf "1". Der Signalgenerator 204 empfängt das MB- Endesignal 103. Der Signalgenerator 204 empfängt das Bitzählzahlsignal 208 aus dem Zähler 202. Der Signalgenerator 204 empfängt das Vergleichsergebnissignal 209 aus dem Vergleicher 203. Der Signalgenerator 204 erzeugt das Startadreßsignal 104 als Reaktion auf das MB-Endesignal 103, das Bit-Zählzahlsignal 208 und das Vergleichsergebnissignal 209. Der Signalgenerator 204 tastet insbesondere das Bit-Zählzahlsignal 208 zu einer Zeit ab, die bereitgestellt wird bei jeder Änderung des MB-Endesignals 103 für einen aktiven Zustand, bei dem unmittelbar eine 0-zu-1-Änderung des Vergleichsergebnissignals 209 erfolgt. Für jeden übertragenen Rahmen stellt das abgetastete Zählzahlsignal 208 eine Bitstelle dar, von der ein ungeteilter Makroblock startet. Der Signalgenerator 204 gibt das abgetastete Bit-Zählzahlsignal 208 als Startadreßsignal 104 ab. Für jedes Übertragungsbild stellt folglich das Signal 104, erzeugt von der Einrichtung 204, ein 9-Bit-Startadress-SA entsprechend einer Bitstelle dar, von der ein erster ungeteilter Makroblock startet.

Zweites Ausführungsbeispiel

Ein zweites Ausführungsbeispiel dieser Erfindung bezieht sich auf das Decodieren eines In Formationssignals (einer Bitsequenz), die erzeugt und übertragen wird vom Codiergerät gemäß Fig. 3. Ein Eingangsinformationssignal, das zu decodieren ist, hat Übertragungsrahmen fester Länge und Synchronsignale, die sich einander abwechseln (siehe Fig. 1). Jeder Übertragungsrahmen hat eine erste vorgegebene Anzahl aufeinanderfolgender Bits, beispielsweise 511 Bits. Jedes Synchronsignal hat eine zweite vorgegebene Anzahl aufeinanderfolgender Bits, beispielsweise 16 Bits. Beim Signaldecodieren auf der Grundlage des zweiten Ausführungsbeispiels dieser Erfindung wird jedes Bit in einem eingegebenen Informationssignal gezählt, und eine Feststellung erfolgt, ob ein Synchronsignal für jede dritte vorgegebene Zahl aufeinanderfolgender Bits gegeben ist (beispielsweise 527 Bits gleich 16 Bits plus 511 Bits).
Wenn ein Synchronsignal normal ist und korrekt festgestellt wird, beginnt ein Fehlerkorrekturprozeß. Im Falle, bei dem ein Synchronsignal nicht erfolgreich festgestellt wird, das heißt, in einem Falle, bei dem ein festgestelltes Synchronsignal nicht mit einem korrekten Synchronsignal übereinstimmt, wird das festgestellte Synchronsignal verglichen mit dem korrekten Synchronsignal, um die Anzahl von Bits im festgestellten Synchronsignal zu errechnen, welches nicht in einem logischen Zustand von zugehörigen Bits im korrekten Synchronsignal übereinstimmt. Die errechnete Anzahl von solchen Fehlerbits im festgestellten Synchronsignal wird verglichen mit einer vorbestimmten Schwellwertnummer (einem vorbestimmten Schwellwert). Im Falle, bei dem die Zahl von Fehlerbits im festgestellten Synchronsignal gleich oder kleiner ist als die Schwellwertzahl, wird ein Synchronisationsprozeß realisiert und eingerichtet als Reaktion auf das festgestellte Synchronsignal, und dann beginnt ein Fehlerkorrekturprozeß. Im Falle, bei dem die Anzahl von Fehlerbits im festgestellten Synchronsignal die Schwellwertzahl übersteigt, wird der Synchronisationsprozeß gesperrt, realisiert zu werden und eingerichtet als Reaktion auf das festgestellte Synchronsignal. In diesem Falle wird auf ein nächstes Synchronsignal gewartet.
Hinsichtlich eines jeden Übertragungsrahmens (jede Makroblockgruppe) in einer Bitsequenz, die sich aus dem Fehlerkorrekturprozeß ergibt, sind Bits vor der Bitstelle, dargestellt durch die Startadresse SA, restliche Bits in einem letzten Makroblock (ein geteilter Makroblock) im unmittelbar vorangehenden Übertragungsrahmen. Ein Decodierprozeß bezüglich des unmittelbar vorangehenden Übertragungsrahmens setzt sich folglich fort, um ausgeführt zu werden auf den Bits vor der Bitstelle, die dargestellt wird durch die Startadresse SA im laufenden Übertragungsrahmen. Ein Bit in der Stelle, die dargestellt wird durch die Startadresse SA, ist andererseits ein Kopf eines ersten ungeteilten Makroblocks in einer Bildrahmenzone, die durch eine Ortsadresse LA bezeichnet wird. Ein Neusynchronisationsprozeß wird folglich ausgeführt, so daß ein neuer Decodierprozeß zu einer Zeit startet, die dem Kopf des ersten ungeteilten Makroblockes entspricht.
Das zweite Ausführungsbeispiel dieser Erfindung bietet folgende Vorteile. Da das eingegebene Informationssignal, das zu codieren ist, eine feststehende Länge der Übertragungsrahmen (Makroblockgruppen feststehender Längen) hat, ist es möglich, zwangsweise eine Synchronisation zu realisieren und einzurichten, selbst wenn ein festgestelltes Synchronsignal einen Fehler oder mehrere Fehler hat. Eine Startadresse SA und eine Ortsadresse LA ermöglichen die Struktur von Übertragungsrahmen feststehender Länge. Es ist möglich, die Neusynchronisation zu einer Zeit zu realisieren, die dem Kopf eines ersten ungeteilten Makroblockes in einer Bildrahmenzone entspricht, die bezeichnet ist durch die Ortsadresse LA. Da Rahmen für den Fehlerkorrekturprozeß in ihrer Länge übereinstimmen mit den Übertragungsrahmen (Makroblockgruppen), werden ein unkorrigierbarer Fehler oder mehrere unkorrigierbare Fehler in einem Übertragungsrahmen daran gehindert, beider Decodierung anderer Übertragungsrahmen zu stören.
Unter Bezug auf Fig. 5 enthält ein. Decodiergerät einen Synchronsignaldetektor 301 und eine Fehlerkorrektureinrichtung 302, die eine eingegebene Bitsequenz 727A empfangen, die ein Bewegungsbild darstellt. Das Decodiergerät von Fig. 5 enthält auch einen Signaltrenner 303, einen Signalgenerator 304, einen Decoder 305, eine Adressensteuerung 306, einen Inversquantisierer 709A, eine Invers-DCT-Einrichtung 710A, einen Addierer 711A und einen Rahmenspeicher 726A.
Der Synchronsignaldetektor 301 ist mit der Fehlerkorrektureinrichtung 302, dem Signaltrenner 303 und dem Signalgenerator 304 verbunden. Die Fehlerkorrektureinrichtung 302 ist mit dem Signaltrenner 303 verbunden. Der Signaltrenner 303 ist mit dem Signalgenerator 304, dem Decoder 305 und der Adreßsteuerung 306 verbunden. Der Signalgenerator 304 ist mit dem Decoder 305 verbunden. Der Decoder 305 ist mit der Adreßsteuerung 306 und dem Inversquantifizierer 709A verbunden. Die Adreßsteuerung 306 ist mit dem Rahmenspeicher 726A verbunden. Der Inversquantifizierer 709A ist mit der Invers-DCT- Einrichtung 710A verbunden. Die Invers-DCT-Einrichtung 710A ist mit dem Addierer 711A verbunden. Der Addierer 711A ist mit dem Rahmenspeicher 726A verbunden.
Der Synchronsignaldetektor 301 empfängt die eingegebene Bitsequenz 727A. Die Einrichtung 301 stellt jedes Synchronsignal in der eingegebenen Bitsequenz 727A fest und erzeugt ein Signal 307, das ein Synchronfeststellkennzeichen als Reaktion auf das festgestellte Synchronsignal darstellt. Der Synchronsignaldetektor 301 gibt das Synchronfeststellkennzeichensignal 307 ab.
Die Fehlerkorrektureinrichtung 302 empfängt die eingegebene Bitsequenz 727A. Die Fehlerkorrektureinrichtung 302 empfängt das Synchronfeststellkennzeichensignal 307 aus dem Synchronsignaldetektor 301. Die Fehlerkorrektureinrichtung 302 realisiert und richtet ein die Übertragungsrahmensynchronisation in Hinsicht auf die eingegebene Bitsequenz 727A als Reaktion auf das Synchronfeststellkennzeichensignal 307. Für jeden Übertragungsrahmen unterzieht die Fehlerkorrektureinrichtung 302 die eingegebene Bitsequenz 727A einem Fehlerkorrekturprozeß, der reagiert auf ein darin enthaltenes Fehlerkorrektursignal. Die Fehlerkorrektureinrichtung 302 setzt die eingegebene Bitsequenz 727A folglich in eine sich ergehende Korrekturbitsequenz 308 um. Die Fehlerkorrektureinrichtung 302 gibt die Bitsequenz 308 gemäß dem Korrekturergebnis ab. Im allgemeinen ist die Bitsequenz der Fehlerkorrektur 308 ohne das Fehlerkorrektursignal. Die Übertragungsrahmensynchronisation im Fehlerkorrekturprozeß durch die Fehlerkorrektureinrichtung 302 wird gesteuert als Reaktion auf das Synchronfeststellkennzeichensignal 307.
Der Signaltrenner 303 empfängt die durch Korrektur sich ergebende Bitsequenz 308 aus der Fehlerkorrektureinrichtung 302. Der Signaltrenner 303 empfängt das Synchronfeststellkennzeichensignal 307 aus dem Synchronsignaldetektor 301. Der Signaltrenner 303 realisiert und richtet ein eine Übertragungsrahmensynchronisation in Hinsicht auf die sich durch Korrektur ergebende Bitsequenz 308 als Reaktion auf das Synchronfeststellkennzeichensignal 307. Für jeden Übertragungsrahmen beseitigt der Signaltrenner 303 ein Synchronsignal aus der sich durch Korrektur ergebenden Bitsequenz 308 als Reaktion auf das Synchronfeststellkennzeichensignal 307, wobei die durch Korrektur sich ergebende Bitsequenz 308 in ein Signal 309 getrennt wird, das eine Startadresse SA darstellt, ein Signal 312, das eine Ortsadresse LA darstellt und in ein Signal (eine Bitsequenz) 311, die eine Bildinformation darstellt. Der Signaltrenner 303 gibt das Startadreßsignal 309, das Ortsadreßsignal 312 und die Bitsequenz 311 ab. Die Übertragungsbildrahmensynchronisation im Signaltrennprozeß durch den Signaltrenner 303 wird als Reaktion auf das Synchronfeststellkennzeichensignal 307 gesteuert.
Der Signalgenerator 304 empfängt das Synchronfeststellkennzeichensignal 307 aus dem Synchronsignaldetektor 301. Der Signalgenerator 304 empfängt das Startadreßsignal 309 aus dem Signaltrenner 303. Der Signalgenerator 304 erzeugt ein Signal 310, das ein Makroblockstartkennzeichen (ein MB-Startkennzeichen) als Reaktion auf das Synchronfeststellkennzeichensignal 307 und das Startadreßsignal 309 erzeugt. Das MB-Startkennzeichensignal 310 stellt eine Zeitvorgabe dar, bei der ein erster ungeteilter Makroblock in jeden Übertragungsrahmen startet. Der Signalgenerator 304 gibt das MB-Startkennzeichensignal 310 ab.
Der Decoder 305 empfängt die Bitsequenz 311 aus dem Signaltrenner 303. Der Decoder 305 empfängt das MB- Startkennzeichensignal 310 aus dem Signalgenerator 304. Der Decoder 305 enthält einen Demultiplexabschnitt, einen ersten Decodierabschnitt und einen zweiten Decodierabschnitt. Speziell demultiplexiert der Decoder 305 die Bitsequenz 311 in ein längenvariables Codesignal, das eine DCT- Koeffizienteninformation repräsentiert, und ein zweites längenvariables Codesignal, das Bewegungsvektoren repräsentiert. Die Einrichtung 305 decodiert das erste längenvariable Codesignal zurück in ein Quantisierungsergebnissignal (ein Quantisierungsergebnis-DCT-Koeffizientensignal) 728A. Die Einrichtung 305 decodiert das zweite längenvariable Codesignal zurück in ein Bewegungsvektorsignal 720A. Der Decoder 305 gibt das Quantisierungsergebnissignal 728A und das Bewegungsvektorsignal 720A ab. Der Decoder 305 realisiert und richtet ein eine Übertragungsrahmen-Neusynchronisation bezüglich des Demultiplexierprozesses und dem Decodierprozeß als Reaktion auf das MB-Startkennzeichensignal 310. Die Übertragungsrahmen- Neusynchronisation ermöglicht einen neuen Decodierprozeß zu starten zu einer Zeit entsprechend dem Kopf eines ersten ungeteilten Makroblockes in jedem Übertragungsrahmen.
Der Inversquantifizierer 709A empfängt das Quantisierungsergebnissignal 723A aus dem Decoder 305. Die Einrichtung 709A unterzieht das Quantisierungsergebnissignal 728A einem inversen Quantisierungsprozeß, wodurch ein DCT- Koeffizientensignal wiederhergestellt wird. Der Inversquantifizierer 709A gibt das wiederhergestellte DCT- Koeffizientensignal ab. Die Invers-DCT-Einrichtung 710A empfängt das wiederhergestellte DCT-Koeffizientensignal aus dem Inversquantifizierer 709A. Die Einrichtung 710A unterzieht das wiederhergestellte DCT-Koeffizientensignal der inversen DCT, wodurch das DCT-Koeffizientensignal zurück in ein Fehlersignal umgesetzt wird. Die Invers-DCT-Einrichtung 710A gibt das Fehlersignal ab.
Die Adreßsteuerung 306 empfängt das Ortsadreßsignal 312 aus dem Signaltrenner 303. Die Adreßsteuerung 306 empfängt das Bewegungsvektorsignal 720A aus dem Decoder 305. Die Adreßsteuerung 306 steuert den Rahmenspeicher 726A als Reaktion auf das Ortsadreßsignal 312 und das Bewegungsvektorsignal 720A, so daß der Rahmenspeicher 726A ein bewegungskompensiertes Prädiktionsbildsignal abgibt.
Der Addierer 711A empfängt das Fehlersignal aus der Invers- DCT-Einrichtung 710A. Der Addierer 711A empfängt das prädiktive Bildsignal aus dem Rahmenspeiche r 726A. Der Addierer 711A setzt das Fehlersignal mit dem prädiktiven Bildsignal zusammen zu einem Originalbildsignal 729A. Auf diese Weise stellt der Addierer 711A das Originalbildsignal 729A wieder her. Der Addierer 711A gibt das wiederhergestellte Bildsignal 729A ab.
Das wiederhergestellte Bildsignal 729A wird vom Addierer 711A zum Rahmenspeicher 726A übertragen, bevor es in diesen eingeschrieben wird. Der Rahmenspeicher 726A wird gesteuert von der Adreßsteuerung 306, wodurch das prädiktive Bildsignal auf der Grundlage des wiederhergestellten Bildsignals 729A erzeugt wird.
Wie in Fig. 6 gezeigt, enthält der Synchronsignaldetektor 301 einen Zähler 401, einen Vergleicher 402, einen Feststellabschnitt 403, einen Prozessor 404 und einen Entscheidungsabschnitt 405. Der Zähler 401 empfängt die eingegebene Bitsequenz 727A. Der Zähler 401 führt einen Vorwärtszählprozeß aus und zählt insbesondere jedes Bit in der eingegebenen Bitsequenz 727A. Der Zähler 401 erzeugt ein Signal 406, das die Anzahl gezählter Bits repräsentiert. Der Zähler 401 gibt das Bitzählzahlsignal 406 an den Vergleicher 402 ab. Der Vergleicher 402 wird über ein Bezugssignal informiert, das einen Festwert gemäß einer vorgegebenen Anzahl von Bits darstellt, beispielsweise 527 Bits. Die Einrichtung 402 vergleicht das Bitzählzahlsignal 406 mit dem Bezugssignal, wodurch entschieden wird, ob die Anzahl gezählter Bits eine vorgegebene Anzahl von Bits erreicht hat (beispielsweise 527 Bits). Wenn die Anzahl gezählter Bits die vorgegebene Anzahl von Bits erreicht hat, gibt der Vergleicher 402 ein Übertragungsrahmenkennzeichensignal 407 in einem logischen Zustand von "1" ab. Anderenfalls gibt der Vergleicher 402 ein Übertragungsrahmenkennzeichensignal 407 in einem logischen Zustand von "0" ab. Im allgemeinen wird das Bitzählzahlsignal 406 als Reaktion auf jede Änderung vom Übertragungsrahmenkennzeichensignal 407 von "0" auf "1" zurückgesetzt.
Der Feststellabschnitt 403 empfängt die eingegebene Bitsequenz 727A. Der Feststellabschnitt 403 enthält einen Vergleicher. Der Feststellabschnitt 403 vergleicht 16 aufeinanderfolgende Bits in der eingegebenen Bitsequenz 727A mit einem vorbestimmten 16-Bit-Bezugssynchronsignal. Der Feststellabschnitt 403 erzeugt ein Signal 408, das ein Synchronkennzeichen darstellt, und ein Signal 409, das die Anzahl von Fehlerbits als Reaktion auf das Ergebnis des Vergleichs darstellt. Das Synchronkennzeichensignal 408 nimmt "1" an, wenn die 16 aufeinanderfolgenden Bits in der eingegebenen Bitsequenz 727A vollständig mit dem vorbestimmten 16-Bit-Bezugssynchronsignal übereinstimmen. Anderenfalls wird das Synchronkennzeichensignal 408 auf "0" gesetzt. Das Fehlerbitsignal 409 stellt die Anzahl von Bits unter den 16 Bits in der eingegebenen Bitsequenz 727A dar, die mit den zugehörigen Bits des vorbestimmten 16-Bit-Bezugssynchronsignals nicht übereinstimmen. Der Feststellabschnitt 403 gibt das Synchronkennzeichensignal 408 und das Fehlerbitzahlsignal 409 ab.
Der Prozessor 404 empfängt das Fehlerbitzahlsignal 409 aus dem Feststellabschnitt 403. Der Prozessor 404 enthält einen Vergleicher. Der Prozessor 404 wird über ein Bezugssignal informiert, das eine vorbestimmte Schwellwertzahl (einen vorbestimmten Schwellwert) darstellt. Der Prozessor 404 vergleicht die Anzahl von Fehlerbits, die dargestellt sind durch das Fehlerbitzahlsignal 409, mit der Schwellwertzahl. Der Prozessor 404 erzeugt ein Signal 410, das ein Zwangssynchronerfassungskennzeichen darstellt, als Reaktion auf das Ergebnis des Vergleichs. Im Falle, bei dem die Anzahl von Fehlerbits gleich oder kleiner ist als die Schwellwertzahl, wird das Zwangssynchron-Erfassungskennzeichensignal 410 auf "1" gesetzt. Anderenfalls wird das Zwangssynchron- Erfassungskennzeichensignal 410 zu "0". Der Prozessor 404 gibt das Zwangssynchron-Erfassungskennzeichensignal 410 ab.
Der Entscheidungsabschnitt 405 empfängt das Übertragungsrahmenkennzeichensignal 407 aus dem Vergleicher 402. Der Entscheidungsabschnitt 405 empfängt das Synchronkennzeichensignal 408 aus dem Feststellabschnitt 403. Der Entscheidungsabschnitt 405 empfängt das Zwangssynchron- Erfassungskennzeichensignal 410 aus dem Prozessor 404. Der Entscheidungsabschnitt 405 erzeugt das Synchronfeststellkennzeichensignal 407 als Reaktion auf das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410. Der Entscheidungsabschnitt 405 enthält ein logisches Gate Array aus einem ROM. Im Falle, bei dem der Entscheidungsabschnitt 405 einen ROM enthält, werden vorbestimmte Zustände des Synchronfeststellkennzeichensignals 307 in Speichersegmenten des jeweiligen ROM gespeichert, und das Übertragungsrahmenkennzeichensignal 404, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 setzen ein Adreßsignal zusammen, das beim ROM angewandt wird. Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "1", "1" beziehungsweise "1" sind, wird das Synchronfeststellkennzeichensignal 407 an der Ausgabe gehindert. Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "1", "1" beziehungsweise "0" sind, wird das Synchronfeststellkennzeichensignal 307 zu "1". Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "1", "0" beziehungsweise "1" sind, wird das Synchronfeststellkennzeichensignal 307 zu "1". Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "1", "0" beziehungsweise "0" sind, wird das Synchronfeststellkennzeichensignal 407 zu "0". Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "0", "1" beziehungsweise "1" sind, wird das Synchronfeststellkennzeichensignal 307 daran gehindert, ausgegeben zu werden. Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "0", "1" beziehungsweise "0" sind, wird das Synchronfeststellkennzeichensignal 307 auf "1" gebracht. Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "0", "0" beziehungsweise "1" sind, wird das Synchronfeststellkennzeichensignal 307 zu "0". Wenn das Übertragungsrahmenkennzeichensignal 407, das Synchronkennzeichensignal 408 und das Zwangssynchron- Erfassungskennzeichensignal 410 auf "0", "0" beziehungsweise "0" sind, wird das Synchronfeststellkennzeichensignal 307 zu "0".
Das Synchronfeststellkennzeichensignal 307, das "1" ist, ermöglicht den Synchronisationsprozeß, der zu realisieren und einzurichten ist. Das Synchronfeststellkennzeichensignal 307, das auf "0" ist, sperrt diesen Synchronisationsprozeß gegenüber der Realisation und Einrichtung. Im Falle, bei dem der Synchronisationsprozeß gesperrt ist, wird auf ein nächstes Synchronsignal gewartet.
Wie in Fig. 7 gezeigt, enthält der Signalgenerator 304 eine Steuerung 501, einen Zähler 502 und einen Vergleicher 503, Die Steuerung 501 empfängt das Synchronfeststellkennzeichensignal 307 aus dem Synchronsignaldetektor 301. Die Steuerung 501 enthält Flipflops oder bistabile Schaltungen. Wenn sich das Synchronfeststellkennzeichensignal 307 von "0" auf "1" ändert, gibt die Steuerung 501 ein Rücksetzsignal 504 an den Zähler 502 ab. Zur selben Zeit startet die Steuerung 501 die Ausgabe eines Aktivierungssignals 505 an den Zähler 502. Der Zähler 502 empfängt ein Bitsynchronsignal, das mit der Bitsequenz 311 synchronisiert ist, und das vom Signaltrenner 303 abgegeben wird. Der Zähler 502 wird als Reaktion auf das Rücksetzsignal 504 zurückgesetzt. Das Aktivierungssignal 505 ermöglicht dem Zähler 502, einen Vorwärtszählprozeß auszuführen. Insbesondere zählt die Einrichtung 502 jedes Bit in der Bitsequenz 311. Der Zähler 502 erzeugt ein Signal 506, das die Anzahl gezählter Bits darstellt. Der Zähler 502 gibt das Bitzählzahlsignal 506 an den Vergleicher 503 ab. Der Vergleicher 503 empfängt das Startadreßsignal 309 aus dem Signaltrenner 303. Die Einrichtung 503 vergleicht das Bitzählzahlsignal 506 mit dem Startadreßsignal 309, wodurch entschieden wird, ob die Anzahl gezählter Bits eine vorgegebene Zahl gemäß dem Startadressensignal 309 erreicht. Wenn die Zahl gezählter Bits eine vorgegebene Anzahl gemäß dem Startadreßsignal 309 erreicht hat, gibt der Vergleicher 503 das MB-Startkennzeichensignal 310 in einem logischen Zustand von "1" ab Anderenfalls gibt der Vergleicher 503 das MB-Startkennzeichensignal 310 in einem logischen Zustand von "0" ab. Der Zähler 502 und der Vergleicher 503 arbeiten zusammen zur Feststellung restlicher Bits in einem zweiten Makroblock, der sich über zwei aufeinanderfolgende Übertragungsrahmen erstreckt. Mit anderen Worten, der Zähler 502 und der Vergleicher 503 arbeiten zusammen zur Feststellung des Starts eines ersten ungeteilten Makroblockes, der im Übertragungsrahmen präsent ist. Das MB-Startkennzeichensignal 310 stellt eine Zeitvorgabe dar, zu der ein erster ungeteilter Makroblock bei jedem Übertragungsrahmen startet. Der Zähler 502 empfängt das MB-Startkennzeichensignal 310 aus dem Vergleicher 503. Die Steuerung 501 unterbricht die Ausgabe des Aktivierungssignals 505 als Reaktion auf jede Änderung des MB-Startkennzeichensignals 310 von "0" auf "1". Folglich wird die Operation des Zählers 502 jedesmal aufgehoben, wenn sich das MB-Startkennzeichensignal 310 von "0" auf "1" ändert.

Drittes Ausführungsbeispiel

Ein drittes Ausführungsbeispiel dieser Erfindung verwendet einen hierarchischen Codierprozeß. Ein eingegebenes Bildsignal, das zu codieren ist, wird getrennt in eine DCT- Koeffizienteninformation und eine Organisationsinformation. Die Organisationsinformation enthält Informationen eines Codiermodus (einer Codierart) und einer Information über Bewegungsvektoren. Eine erste Priorität und eine zweite Priorität sind der Organisationsinformation beziehungsweise der DCT- Koeffizienteninformation zugewiesen.
Die Organisationsinformation wird codiert in ein längenvariables Signal bezüglich einer ersten Bitsequenz. Synchronsignale und Fehlerkorrekturcodesignale werden der ersten Bitsequenz hinzugefügt. Die erste Bitsequenz, die Synchronsignale und die Fehlerkorrektursignale werden folglich kombiniert zu einer zweiten Bitsequenz. Die zweite Bitsequenz wird auf eine Übertragungsleitung ausgegeben.
Die DCT-Koeffizienteninformation wird codiert zu einem längenvariablen Codesignal bezüglich einer dritten Bitsequenz. Synohronsignale und Fehlerkorrekturcodesignale werden der dritten Bitsequenz hinzugefügt. Die dritte Bitsequenz, die Synohronsignale und die Fehlerkorrekturcodesignale werden folglich zusammengeführt zu einer vierten Bitsequenz. Die vierte Bitsequenz wird über eine Übertragungsleitung ausgegeben.
Die Anzahl von Bits, die die Fehlerkorrekturcodesignale zusammensetzen, hinzugefügt der Organisationsinformation (der ersten Prioritätsinformation) ist größer als die Anzahl von Bits, die die Fehlerkorrektursignale bilden, die der DCT- Koeffizienteninformation hinzugefügt sind (zweite Prioritätsinformation). Folglich wird die Organisationsinformation (die erstpriorisierte Information) höher als die DCT-Koeffizienteninformation (die zweitpriorisierte Information) in der Fähigkeit, Sicherheit gegen einen oder mehrere Fehler zu bieten, die während der Übertragung auftreten.
Eine Rechnung erfolgt, ob die Anzahl von Bits in der zweiten Bitsequenz, die pro Zeiteinheitsintervall auftreten, das heißt, die Auftrittsrate von Bits in der zweiten Bitsequenz. Angemerkt sei, daß sich die zweite Bitsequenz auf die Organisationsinformation bezieht. Eine Rechnung erfolgt, ob die Anzahl von Bits der vierten Bitsequenz, die pro Einheitszeitintervall auftritt, das heißt, die Auftrittsrate von Bits in der vierten Bitsequenz. Angemerkt sei, daß sich die vierte Bitsequenz auf die DCT-Koeffizienteninformation bezieht. Danach wird die Auftrittsrate von Bits in der zweiten und vierten Bitsequenz errechnet durch Summieren der errechneten Raten bezüglich der zweiten beziehungsweise vierten Bitsequenz.
Die längenvariable Codierstufe bezieht sich auf die DCT- Koeffizienteninformation und folgt einer Quantisierungsstufe, die der Quantisierung von Bildinformationen gemäß einer variablen Quantisierungsschrittgröße dient. Die Quantisierungsschrittgröße wird erhöht oder abgesenkt, wie die errechnete Auftrittsrate von Bits in der zweiten und vierten Bitsequenz ansteigt beziehungsweise abfällt. Der Anstieg und der Abfall der Quantisierungsschrittgröße verursachen einen Abfall und einen Anstieg der Auftrittsrate von Bits in der vierten Bitsequenz (der DCT-Koeffizienteninformation). Die aktuelle Auftrittsrate von Bits in der zweiten und vierten Bitsequenz wird gesteuert und beibehalten auf im wesentlichen derselben Rate.
Unter Bezug auf Fig. 8 enthält ein Codiergerät einen Bewegungsvektorschätzer 701 und eine Entscheidungseinrichtung der Codierart 702, die ein eingegebenes Signal 716 empfängt, das ein Bewegtbild darstellt. Das Codiergerät von Fig. 8 enthält auch einen Schalter 703, einen Bildspeicher 704, eine Adressensteuerung 705, einen Subtrahierer 706, eine DCT- Einrichtung 707, zur diskreten Kosinustransformation, einen Quantisierer 708B, einen Inversquantifizierer 709, eine Invers- DCT-Einrichtung 710, ein Addierer 711 und ein Codierer 712B. Der Bewegungsvektorschätzer 701 ist mit dem Bildspeicher 704, der Adreßsteuerung 705 und dem Codierer 712B verbunden. Die Codierartentscheidungseinrichtung 702 ist mit dem Schalter 703, dem Rahmenspeicher 704 und dem Codierer 712B verbunden. Der Schalter 703 ist mit dem Bildspeicher 704, dem Subtrahierer 706 und dem Addierer 711 verbunden. Der Rahmenspeicher 704 ist mit der Adreßsteuerung 705 und dem Addierer 711 verbunden. Der Subtrahierer 706 empfängt das eingegebene Bildsignal 716. Der Subtrahierer 706 ist mit der DCT-Einrichtung 707 verbunden. Die DCT-Einrichtung 707 ist mit dem Quantisierer 708B verbunden. Der Quantisierer 708B ist mit dem Inversquantifizierer 709 und dem Codierer 712B verbunden. Der Inversquantifizierer 709 ist mit der Invers-DCT-Einrichtung 710 verbunden. Die Invers-DCT- Einrichtung 710 ist mit dem Addierer 711 verbunden.
Das Codiergerät von Fig. 8 enthält des weiteren einen Synchronsignalgenerator 713, Multiplexer 601 und 602, Fehlerkorrekturaddierer 603 und 604, einen Rechner 605 und eine Steuerung 606. Der Synchronsignalgenerator 713 ist mit den Multiplexern 601 und 602 verbunden. Die Multiplexer 601 und 602 sind mit dem Codierer 712B verbunden. Die Fehlerkorrekturcodeaddierer 603 und 604 sind mit den Multiplexern 601 beziehungsweise 602 verbunden. Der Rechner 605 ist mit dem Fehlerkorrekturaddierern 603 und 604 verbunden. Die Steuerung 606 ist mit dem Rechner 605 verbunden. Die Steuerung 606 ist auch mit dem Quantisierer 708B verbunden.
Der Bewegungsvektorschätzer 701 empfängt das eingegebene Bildsignal 716, das einen laufendes Bildrahmen repräsentiert. Der Bewegungsvektorschätzer 701 empfängt ein Ausgangssignal 718 vom Rahmenspeicher 707, das einen unmittelbar vorangehenden Bilderrahmen bezüglich des eingegebenen Bildsignals 716 repräsentiert. Der Bewegungsvektorschätzer 701 vergleicht das laufende Bildrahmensignal 716 und das unmittelbar vorhergehende Bildrahmensignal 718, wodurch ein Bewegungszustand (Bewegungsvektoren) festgestellt werden und ein Signal 720 abgegeben wird, das die festgestellte Bewegungsschätzung (die festgestellten Bewegungsvektoren) repräsentiert. Mit anderen Worten, der Bewegungsvektorschätzer 70 : 1 arbeitet zum Schätzen einer Bildbewegung und zum Erzeugen eines Signals, das die geschätzte Bildbewegung repräsentiert.
Die Adreßsteuerung 705 empfängt das Bewegungsvektorsignal 720 aus dem Bewegungsvektorschätzer 701. Die Adreßsteuerung 705 steuert den Rahmenspeicher 704 als Reaktion auf das Bewegungsvektorsignal 720, so daß der Rahmenspeicher 704 ein bewegungskompensiertes prädiktives Bildsignal 719 entsprechend dem eingegebenen Bildsignal 716 abgibt.
Die Codierartentscheidungseinrichtung 702 empfängt das eingegebene Bildsignal 716. Die Codierartentscheidungseinrichtung 702 empfängt das prädiktive Bitsignal 719 aus dem Rahmenspeicher 704. Die Codierartentscheidungseinrichtung 702 vergleicht das eingegebene Bildsignal 716 mit dem prädiktiven Bildsignal 719, wodurch entschieden wird, welche vom Intrarahmencodierprozeß oder einem Interrahmencodierprozeß ausgeführt werden sollte. Die Codierartentscheidungseinrichtung 702 gibt ein Codierartsignal 717 ab, das vom Ergebnis der Entscheidung abhängt.
Der Schalter 703 hat einen Bewegungskontakt und feststehende Kontakte "a" und "b". Der Bewegungskontakt berührt in selektiver Weise entweder den feststehenden Kontakt "a" oder den feststehenden Kontakt "b". Der Bewegungskontakt des Schalters 703 ist mit dem Subtrahierer 706 und dem Addierer 711 verbunden. Der feststehende Kontakt "a" vom Schalter 703 hat keine Verbindung. Der feststehende Kontakt "b" vom Schalter 703 ist mit dem Rahmenspeicher 704 verbunden. Der Schalter 703 wird gesteuert vom Codierartsignal 717, das von der Codierartentscheidungseinrichtung 702 kommt. Im Falle, bei dem das Codiersignal 717 repräsentiert, daß der Intrarahmencodierprozeß ausgeführt werden sollte, berührt der Bewegungskontakt des Schalters 703 den feststehenden Kontakt "a". In diesem Falle wird folglich das prädiktive Bildsignal 719 aus dem Rahmenspeicher 704 daran gehindert, zum Subtrahierer 706 und zum Addierer 711 zu kommen. Im Falle, bei dem das Codierartsignal 717 repräsentiert, daß der Interrahmencodierprozeß ausgeführt werden sollte, berührt der Bewegungskontakt des Schalters 703 den feststehenden Kontakt "b". In diesem Falle ist es folglich im prädiktiven Bildsignal 719 möglich, vom Rahmenspeicher 704 in den Subtrahierer 706 und in den Addierer 711 zu gelangen.
Im Falle, bei dem der Interrahmencodierprozeß ausgewählt ist, errechnet der Subtrahierer 706 die Differenz zwischen dem eingegebenen Bildsignal 716 und dem prädiktiven Bildsignal 719. Der Subtrahierer 706 gibt ein Fehlersignal ab, das die errechnete Differenz repräsentiert. Im Falle, bei dem der Intrarahmencodierprozeß gewählt ist, durchläuft das eingegebene Bildsignal 716 den Subtrahierer 706, ohne von diesem verarbeitet zu werden.
Die DCT-Einrichtung 707 empfängt das Ausgangssignal vom Subtrahierer 706. Die DCT-Einrichtung T07 unterzieht das Ausgangssignal vom Subtrahierer 706 der diskreten Kosinustransformation (DCT), wodurch ein Signal abgegeben wird, das DCT-Koeffizienten repräsentiert. Der Quantisierer 708B empfängt das DCT-Koeffizientensignal aus der DCT-Einrichtung 707 und quantisiert das DCT-Koeffizientensignal gemäß einer Quantisierungsschrittgröße, die dargestellt wird durch ein Ausgangssignal 611 aus der Steuerung 606. Der Quantisierer 708B gibt das Quantisierungsergebnissignal 607 ab.
Der Codierer 712B empfängt das Quantisierungsergebnissignal 607 aus dem Quantisierer 708B. Der Codierer 712B empfängt das Bewegungsvektorsignal 720 aus dem Bewegungsvektorschätzer 701. Der Codierer 712B empfängt das Codierartsignal 717 aus der Codierartentscheidungseinrichtung 702. Der Codierer 712B enthält einen ersten Codierabschnitt, der bezüglich des Quantisierungsergebnissignals 607 arbeitet, einen zweiten Codierabschnitt, der bezüglich des Bewegungsvektorsignals 720 arbeitet, einen dritten Codierabschnitt, der bezüglich des Codierartsignals 717 arbeitet, und einen Multiplexabschnitt. Insbesondere codiert die Einrichtung 712B das Quantisierungsergebnissignal 607 in entsprechende Wörter eines längenvariablen Codes, das heißt, ein erstes Codierergebnissignal 608. Das erste Codierergebnissignal 608 wird bezeichnet als Bitsequenz 608, die die DCT- Koeffizienteninformation darstellt. Die Einrichtung 712B codiert das Bewegungsvektorsignal 720 in zugehörige Wörter eines längenvariablen Codes, das heißt, ein zweites Codierergebnissignal. Die Einrichtung 712B codiert das Codierartsignal 717 in zugehörige Wörter eines längenvariablen Codes, das heißt, ein drittes Codierergebnissignal. Der Codierer 712B multiplexiert das zweite Codierergebnissignal und das dritte Codierergebnissignal in eine Bitsequenz 609, die eine Organisationsinformation repräsentiert. Der Decoder 7128 gibt die DCT-Koeffizienteninformations-Bitsequenz 608 und die Organisationsinformations-Bitsequenz 609 ab.
Der Inversquantifizierer 709 empfängt das Quantisierungsergebnissignal 607 aus dem Quantisierer 708B. Die Einrichtung 709 unterzieht das Quantisierungsergebnissignal 607 einem inversen Quantisierungsprozeß, wodurch ein DCT- Koeffizientensignal gemäß dem Ausgangssignal der DCT-Einrichtung 707 wiederhergestellt wird. Die inverse DCT-Einrichtung 710 empfängt das wiederhergestellte DCT-Koeffizientensignal aus dem Inversquantisierer 709. Die Einrichtung 710 unterzieht das wiederhergestellte DCT-Koeffizientensignal der inversen DCT, wodurch das DCT-Koeffizientensignal zurück in ein Fehlersignal gemäß dem Ausgangssignal vom Subtrahierer 706 umgesetzt wird. Die Invers-DCT-Einrichtung 710 gibt ein Fehlersignal an den Addierer 711 ab. Im Falle, bei dem der Interrahmencodierprozeß gewählt ist, empfängt der Addierer 711 das prädiktive Bildsignal 719 aus dem Rahmenspeicher 704 und setzt das Fehlersignal mit dem prädiktiven Bildsignal 719 zusammen in ein Bildsignal gemäß dem eingegebenen Bildsignal 716. Im Falle, bei dem der Intrarahmencodierprozeß gewählt ist, durchläuft das Fehlersignal den Addierer 711, ohne dabei verarbeitet zu werden. Auf diese Weise stellt der Addierer 711 ein Bildsignal gemäß dem eingegebenen Bildsignal 716 wieder her. Der Addierer 711 gibt das wiederhergestellte Bildsignal an den Rahmenspeicher 704 ab. Das wiederhergestellte Bildsignal wird in den Rahmenspeicher 704 geschrieben. Der Rahmenspeicher 704 wird gesteuert von der Adreßsteuerung 705, wodurch ein unmittelbar vorangehendes Bildrahmensignal 718 und das prädiktive Bildsignal 719 auf der Grundlage des wiederhergestellten Bildsignals erzeugt wird.
Der Synchronsignalgenerator 713 erzeugt periodisch ein Synchronsignal 610 und gibt dieses ab. Der Multiplexer 601 empfängt die DCT-Koeffizienteninformations-Bitsequenz 608 aus dem Codierer 612B. Der Multiplexer 601 empfängt das Synchronsignal 610 aus dem Synchronsignalgenerator 713. Die Einrichtung 601 multiplexiert die DCT-Koeffizienteninformations- Bitsequenz 608 und das Synchronsignal 610 in ein erstes zusammengesetztes Informationssignal. Der Fehlerkorrekturcodeaddierer 603 empfängt das erste zusammengesetzte Informationssignal aus dem Multiplexer 601. Die Einrichtung 603 addiert ein Fehlerkorrektursignal oder Wörter eines Fehlerkorrekturcodes zu dem ersten zusammengesetzten Informationssignal, wodurch das erste zusammengesetzte Informationssignal umgesetzt wird in ein zweites zusammengesetztes Informationssignal. Der Fehlerkorrekturcodeaddierer 603 gibt das zweite zusammengesetzte Informationssignal auf eine Übertragungsleitung.
Der Multiplexer 602 empfängt die Organisationsinformations- Bitsequenz 609 aus dem Codierer 712B. Der Multiplexer 602 empfängt das Synchronsignal 610 aus dem Synchronsignalgenerator 713. Die Einrichtung 602 multiplexiert die Organisationsinformations-Bitsequenz 609 mit dem Synchronsignal 610 in ein drittes zusammengesetztes Informationssignal. Der Fehlerkorrekturcodeaddierer 604 empfängt das dritte zusammengesetzte Informationssignal aus dem Multiplexer 602. Die Einrichtung 604 addiert ein Fehlerkorrektursignal oder Wörter eines Fehlerkorrekturcodes zum dritten zusammengesetzten Informationssignal, wodurch das dritte zusammengesetzte Informationssignal umgesetzt wird in ein viertes zusammengesetztes Informationssignal. Der Fehlerkorrekturcodeaddierer 604 gibt das vierte zusammengesetzte Informationssignal auf eine Übertragungsleitung.
Die Anzahl von Bits, die ein Fehlerkorrekturcodesignal bilden, addiert zum dritten zusammengesetzten Informationssignal (die Organisationsinformation oder die erstpriorisierte Information) ist größer als die Anzahl von Bits, die das Fehlerkorrekturcodesignal bilden, das dem ersten zusammengesetzten Informationssignal (der DCT- Koeffizienteninformation oder der zweitpriorisierten Information) hinzugefügt ist. Die Organisationsinformation (die erstpriorisierte Information) ist folglich höher als die DCT- Koeffizienteninformation (die zweitpriorisierte Information) in der Fähigkeit, einem Fehler oder mehreren Fehlern zu widerstehen, die während der Übertragung auftreten.
Der Rechner 605 empfängt das zweite zusammengesetzte Informationssignal aus dem Fehlerkorrekturcodeaddierer 603. Der Rechner 605 empfängt das vierte zusammengesetzte Informationssignal aus dem Fehlerkorrekturcodeaddierer 604. Die Einrichtung 605 errechnet die Anzahl von Bits des zweiten zusammengesetzten Informationssignals, das pro Einheitszeitintervall auftritt, das heißt, eine Auftrittsrate von Bits im zweiten zusammengesetzten Informationssignal. Angemerkt sei, daß sich die zweite zusammengesetzte Information auf die DCT-Koeffizienteninformation bezieht. Die Einrichtung 605 errechnet die Anzahl von Bits vom vierten zusammengesetzten Informationssignal ebenfalls, welches pro Einheitszeitintervall auftritt, das heißt, die Auftrittsrate von Bits im vierten zusammengesetzten Informationssignal. Angemerkt sei, daß sich das vierte zusammengesetzte Informationssignal auf die Organisationsinformation bezieht. Danach errechnet die Einrichtung 605 die Auftrittsrate von Bits im zweiten und vierten zusammengesetzten Informationssignal durch Summieren der errechneten Raten bezüglich des zweitem beziehungsweise vierten zusammengesetzten Informationssignals. Der Rechner 605 gibt ein Signal 611 ab, das die errechnete Auftrittsrate von Bits im zweiten und vierten zusammengesetzten Informationssignal repräsentiert.
Die Steuerung 606 empfängt das Bitratensignal 611 aus dem Rechner 605. Die Steuerung 606 erzeugt das Quantisierungsschrittgrößensignal 612 als Reaktion auf das Bitratensignal 611. Die Steuerung 606 gibt das Quantisierungsschrittgrößensignal 612 an den Quantisierer 708B ab. Die Quantisierungsschrittgröße, die vom Quantisierer 708B verwendet wird, erhöht sich folglich oder sinkt ab mit der errechneten Auftrittsrate von Bits im zweiten und vierten zusammengesetzten Informationssignal, das ansteigt beziehungsweise abfällt. Der Anstieg und der Abfall der Quantisierungsschrittgröße verursacht einen Abfall und einen Anstieg in der Auftrittsrate von Bits im zweiten zusammengesetzten Informationssignal (der DCT- Koeffizienteninformation). Die aktuelle Auftrittsrate von Bits im zweiten und vierten zusammengesetzten Informationssignal wird folglich gesteuert und beibehalten im wesentlichen bei einer konstanten Rate.
Angemerkt sei, daß die Steuerung 606 einen ROM enthalten kann. In diesem Falle werden vorbestimmte Zustände des Quantisierungsschrittgrößensignals 612 gespeichert in Speichersegmenten des jeweiligen ROM, und das Bitratensignal wird verwendet als Adreßsignal, das den ROM bedient.

Claims

1. Verfahren zum Codieren eines Bildsignals, mit den Verfahrensschritten:

Einteilen eines eingegebenen Bildsignals in Blöcke (1-11);

Gruppieren der Blöcke in Gruppen (BLOCK LINE), die jeweils über eine Vielzahl von Blöcken verfügen;

Codieren des eingegebenen Bildsignals blockweise in ein zweites Bildsignal, wobei das zweite Bildsignal einen längenvariablen Code verwendet;

Einteilen des zweiten Bildsignals in Übertragungsrahmen (TRANSMIT FRAME), die jeweils über eine feststehende Anzahl von Bits verfügen;

Addieren zu einem jeden der Übertragungsrahmen eines Synchronsignals (Sync) und eines Signals einer Startadresse (SA), die eine Position eines Bit aus einem spezifischen Block startet;

gekennzeichnet durch die weiteren Verfahrensschritte:

Addieren zu einem jeden der Übertragungsrahmen eines Fehlerkorrektursignals (EC) und eines Signals einer Ortsadresse (LA), die eine Raumposition im spezifischen Block innerhalb einer bezogenen Gruppe repräsentiert, durch eine Position des spezifischen Blockes, der bezüglich der bezogenen Gruppe des eingegebenen Bildsignals und der Position der bezogenen Gruppe innerhalb des eingegebenen Bildsignals festgelegt ist, wobei der spezifische Block der erste ungeteilte Block ist, der im Übertragungsrahmen vollständig enthalten ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jede der Gruppen eine feststehende Anzahl von Bits hat.

3. Verfahren zum Decodieren einer Bitsequenz, mit den Verfahrensschritten:

Feststellen eines Synchronsignals (Sync) in einer eingegebenen Bitsequenz;

Feststellen eines Signals einer Startadresse (SA) in der eingegebenen Bitsequenz als Reaktion auf das festgestellte Synchronsignal;

Erkennen eines Bits in der eingegebenen Bitsequenz als ein Startbit als Reaktion auf die Startadresse; und

Decodieren der eingegebenen Bitsequenz als Reaktion auf ein Ergebnis des Erkennens;

dadurch gekennzeichnet, daß

der Verfahrensschritt des Feststellens über den Schritt des Feststellens eines Signals einer Ortsadresse (LA) in der eingegebenen Bitsequenz verfügt; und

wobei der Verfahrensschritt des Erkennens über den Verfahrensschritt des Erkennens vom Startbit innerhalb eines spezifischen Blockes in der eingegebenen Bitsequenz als ein Startbit innerhalb des spezifischen Blockes als Reaktion auf die Ortsadresse und die Startadresse verfügt, wobei das Bit von der Startadresse bezeichnet ist, wobei die Ortsadresse (LA) den spezifischen Block bezeichnet, die eine Raumposition des spezifischen Blockes innerhalb einer jeweiligen Gruppe repräsentiert, wodurch die Position des spezifischen Blockes relativ zur jeweiligen Gruppe des eingegebenen Bildsignals und die Position der jeweiligen Gruppe innerhalb des eingegebenen Bildsignals festgelegt ist, wobei der spezifische Block der erste ungeteilte Block ist, der vollständig im Übertragungsrahmen enthalten ist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Verfahrensschritt des Feststellens vom Synchronsignal die weiteren Schritte umfaßt: Feststellen eines Synchronsignals in der eingegebenen Bitsequenz für jede feststehende Anzahl von Bits, Errechnen einer Anzahl von Fehlern im festgestellten Synchronsignal, Vergleichen der errechneten Anzahl von Fehlern mit einer vorbestimmten Bezugsanzahl und Betrachten des festgestellten Synchronsignals als ein korrektes Synchronsignal, wenn die errechnete Anzahl von Fehlern kleiner ist als die vorbestimmte Bezugsanzahl.

5. Vorrichtung zum Codieren eines Bildsignals, mit:

einem Mittel (101) zum Einteilen eines eingegebenen Bildsignals in Blöcke;

einem Mittel (714) zum Gruppieren der Blöcke in Gruppen, die jeweils über eine Vielzahl von Blöcken verfügen;

einem Mittel (712) zum Codieren des eingegebenen Bildsignals blockweise in ein zweites Bildsignal, das einen längenvariablen Code verwendet;

einem Mittel (203) zum Einteilen des zweiten Bildsignals in Übertragungsrahmen (TRANSMIT FRAME), die jeweils über eine feststehende Anzahl von Bits verfügen; und mit

einem Mittel (204, 206) zum Addieren zu einem jeden der Übertragungsrahmen eines Synchronsignals (Sync) und eines Signals einer Startadresse (SA), die eine Position eines Bits repräsentiert, von der ein spezifischer Block startet;

gekennzeichnet durch:

ein Mittel (205) zum Addieren zu einem jeden der Übertragungsbilder eines Fehlerkorrektursignals (EC) und eines Signals einer Ortsadresse (LA), die eine Raumposition vom spezifischen Block innerhalb einer jeweiligen Gruppe repräsentiert, wodurch die Position des spezifischen Blockes bezüglich der jeweiligen Gruppe vom eingegebenen Bildsignal festgelegt ist und die Position der jeweiligen Gruppe innerhalb des eingegebenen Bildsignals, wobei der spezifische Block der erste ungeteilte Block ist, der im Übertragungsrahmen vollständig enthalten ist.

6. Vorrichtung zum Decodieren einer Bitsequenz, mit:

einem Mittel (301) zum Feststellen eines Synchronsignals in einer eingegebenen Bitsequenz;

einem Mittel (304) zum Feststellen eines Signals einer Startadresse (309) in der eingegebenen Bitsequenz als Reaktion auf das festgestellte Synchronsignal;

einem Mittel (304) zum Erkennen eines Bits in der eingegebenen Bitsequenz als ein Startbit als Reaktion auf die Startadresse; und mit

einem Mittel (305) zum Decodieren der eingegebenen Bitsequenz als Reaktion auf ein Ergebnis des Erkennmittels;

gekennzeichnet durch

ein Mittel (302) zum Errechnen der Anzahl von Fehlern im festgestellten Synchronsignal;

einem Mittel (302) zum Vergleichen der errechneten Anzahl von Fehlern innerhalb einer vorbestimmten Bezugsanzahl;

einem Mittel (302) zum Ansehen des festgestellten Synchronsignals als korrektes Synchronsignal, wenn das Vergleichsmittel entscheidet, daß die errechnete Anzahl von Fehlern geringer als die vorbestimmte Bezugsanzahl ist;

wobei das Feststellmittel des weiteren ein Signal einer Ortsadresse (312) in der eingegebenen Bitsequenz als Reaktion auf das festgestellte Synchronsignal feststellt, das als korrektes Synchronsignal erkannt ist; und

wobei das Erkennmittel das Startbit innerhalb eines spezifischen Blockes in der eingegebenen Bitsequenz als ein Startbit innerhalb eines spezifischen Blockes als Reaktion auf die Ortsadresse und die Startadresse erkennt, wobei die Startadresse das Bit benennt, wobei die Ortsadresse (LA) den spezifischen Block benennt, die eine Raumposition des spezifischen Blockes innerhalb einer jeweiligen Gruppe repräsentiert, wodurch die Position des spezifischen Blockes bezüglich der jeweiligen Gruppe vom eingegebenen Bildsignal und der Position der jeweiligen Gruppe innerhalb des eingegebenen Bildsignals festgelegt ist, wobei der spezifische Block der ungeteilte Block ist, der vollständig im Übertragungsrahmen enthalten ist.