DE69415600T2 - Mikrokontroller mit hardwaremässiger Fehlerbeseitigungsunterstützung nach dem Boundary-Scanverfahren - Google Patents

Description

BEREICH DER ERFINDUNG
• Die Erfindung betrifft einen Mikroprozessor mit einem Prozessorelement, einem Speicher-Interface-Element, einem EA-Interface-Element, einem Fehlerbeseitigungsunterstützungselement und einem alle obengenannten Elemente miteinander verbindenden internen Bus. Derartige Mikroprozessoren werden allgemein zum Ausführen von Computerprogrammen in einer Umgebung des Rechnens, Steuerus, bei Signalverarbeitung u. a. verwendet. Ein Programm muß in einer Fehlerbeseitigungsoperation auf Fehler oder anderweitige Fehlfunktionen überprüft werden. Dies geschieht häufig; indem hintereinander alle über den Mikroprozessorbus übertragenen Adressen aufgezeichnet werden. Dieses Aufzeichnen kann entweder durch direktes Überwachen des internen Busses erfolgen oder durch vorübergehendes Auflisten derartiger Adressen zum anschließenden Ausgeben und Überprüfen. Häufig erfordern solche Prozeduren entweder viel Zeit bei einer schrittweisen Operation oder sie erfordern alternativ ausgedehnte externe Zugänglichkeit über eine große Zahl zusätzlicher Mikroprozessoranschlußstifte. Beide Arten des Vorgehens sind kostspielig. Außerdem ist es angesichts der enormen Menge erzeugter Daten organisatorisch schwierig, die Überwachung in Echtzeit auszuführen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Daher liegt der vorliegenden Erfindung unter anderem die Aufgabe zugrunde, die oben genannten teuren Anforderungen zu vermindern und die Funktionalität durch Verwendung der sogenannten Boundary-Scan-Standard-Möglichkeiten, die derzeit bei einem großen Anteil komplexer integrierter Schaltungen eingeführt werden, zu verbessern. Die Erfindung ist gemäß einem ihrer Aspekte jetzt gekennzeichnet durch das Umfassen, befestigt an dem genannten internen Bus, eines registrierten JTAG-Interface-Elementes vom Boundary-Scan-Standard, das auf eine oder mehrere Scan-Ketten innerhalb des genannten Mikroprozessors zugreift, und weiterhin dadurch, daß das genannte JTAG-Interface-Element zum Steuern von DMA-Austausch mit anderen mit dem genannten internen Bus verbundenen Elementen über den genannten internen Bus ausgebildet ist. Der Boundary-Scan-Standard oder JTAG-Standard ist ausführlich in IEEE Standard 1149.1, und insbesondere in der britischen Patentanmeldung 2.195.185 und der entsprechenden US-Anmeldung mit der Nummer 07/90489 auf Namen der vorliegenden Anmelderin beschrieben worden. Ursprünglich war der Standard dazu gedacht, Testen auf Printplattenebene zu erleichtern, aber er bietet gleichermaßen viele Vorteile auf der Ebene einer einzelnen integrierten Schaltung und wird der Kürze halber daher im weiteren als JTAG-Standard bezeichnet werden. Gemäß dem Standard hat das minimale Testinterface einen einzigen seriellen Dateneingabeanschlußstift, einen einzigen seriellen Datenausgabeanschlußstift, einen Testtaktanschlußstift und einen Teststeuerungsanschlußstift. Ein zusätzlicher Rücksetzanschlußstift ist wahlfrei. Gemäß dem Standard wird bei externer Synchronisation zuerst ein Steuermuster in eine Schaltung geladen, das ebenso zum Adressieren der betreffenden Schaltung verwendet werden kann und so Testinitialisierung verschafft. Gemäß dem Standard wird als nächstes das Testmuster in ein Eingaberegister geladen. Nach einem kurzen Intervall normalen Betriebs der Schaltung wird das Testergebnis von einem Ausgaberegister ausgegeben, was mit der Eingabe des nächsten Testmusters überlagert werden kann. Verschiedene zusätzliche Merkmale sind vorgeschlagen worden. Ein besonderes Merkmal des Standards ist die Ein-Bit-Bypassverbindung zwischen serieller Eingabe und serieller Ausgabe. Zum Ausführen der Fehlerbeseitigung werden ein oder mehrere Datenregister zwischen dem Bus auf dem Chip und dem seriellen JTAG-Test-Interface miteinander verbunden. Auf diese Weise müssen nur die vier oder fünf dem JTAG-Interface eigenen zusätzlichen Anschlußstifte zu der normalen Schaltungsfunktionalität hinzugefügt werden. An sich ist das Merkmal des Direktspeicherzugriffs (Direct Memory Access oder DMA) eine Standardfunktionalität in einer Mikroprozessorumgebung.
• Computer Design, Bd. 32, Jan. 1993, S. 65-74, Marrin K., "DSP development tools engage mainstream designers" beschreibt Fehlerbeseitigungsverbesserungen, indem JTAG-Debugports, die nicht nur für den Boundary-Scan-Test, sondern auch zum Überwachen und Steuern von Ressourcen auf dem Chip verwendet werden, zu DSPs hinzugefügt werden.
• Gemäß der Erfindung kann das JTAG-Interface jetzt auf verschiedene Scan-Ketten zugreifen, die aus in Reihe geschalteten Flipflops bestehen. Außerdem kann das JTAG-Interface über eine Anzahl von diesen Scan-Ketten, wenn sie geeignet angeordnet sind, Direktspeicherzugriff DMA auf alle Funktionseinheiten auf dem Chip ausführen, die als Slaves mit dem Bus auf dem Chip verbunden werden können. JTAG kann beispielsweise auf RAM-Speicher zugreifen, um LOAD, CHANGE, INSPECT, BOOT und andere Operationen auszuführen. Ebenso kann es auf ROM-Speicher zugreifen. Ebenso kann es auf Haltepunktregister zum Bewirken von SET- und INSPECT- Operationen zugreifen. Ebenso kann es auf einen externen Ereignisablauffolgepufferspeicher zum Aufzeichnen von Befehlen zugreifen. Ebenso kann es auf verschiedene andere Elemente, wie Zähler, Timer, FIFO-Speicher, Steuerregister und andere Elemente zugreifen, je nach dem Bedarf eines Designers. Es sei bemerkt, daß alle diese Elemente auch über die Software erreicht werden können, so daß Zugreifen auf diese Elemente durch das JTAG-Interface ein ausgezeichneter Mechanismus ist, um Fehlerbeseitigung, Ablaufverfolgung und andere Testunterstützungsmechanismen zu ermöglichen. Infolge des Obengenannten braucht das Prozessorelement seinen Betrieb während der Kommunikation zwischen dem Fehlerbeseitigungsunterstützungselement und den verschiedenen Scan-Ketten nicht anzuhalten. Vorteilhafterweise läßt das genannte JTAG- Interface-Element bidirektionales Herunterladen von Informationen bezüglich einer externen Station zu. Dieser Vorgang des Herunterladens beruht auf den Grundelementen des Direktlesens und Direktspeicherns (peek and poke primitives), die aus ihrem weitverbreiteten Gebrauch in verschiedenen Computersprachen bekannt sind, um so auf den Speicher zuzugreifen und ihn schnell mit neuer Information zu füllen.
• Vorteilhafterweise ist das genannte Fehlerbeseitigungsunterstützungselement, extern zu dem genannten internen Bus, direkt mit dem genannten Prozessorelement verbunden. Diese enge Verbindung ermöglicht einfaches Überprüfen, ohne dabei Buszykluszeit zu benötigen: Auf diese Weise kann ein in dem Fehlerbeseitigungsunterstützungselement liegender Ablauffolgepuffer direkt vom Prozessorelement aus gefüllt werden.
• Vorteilhafterweise greift das JTAG-Interface direkt auf ein oder mehrere Haltepunktregister zu. Dies ermöglicht es, diese Register zur nachfolgenden Auswertung während der Laufzeit zu laden, wobei Standardlaufgeschwindigkeit beibehalten wird.
• Vorteilhafterweise enthält das Fehlerbeseitigungsunterstützungselement einen internen Ereignisablauffolgepufferspeicher zum Aufnehmen einer begrenzten Menge von Inhalten von nicht-sequentiellen Adressen, wie sie von dem Verarbeitungselement erzeugt werden, und läßt zumindest eine der folgenden Speicherbetriebsarten für eine begrenzte Zeitoperation des genannten Mikroprozessors zu: Speichern aller nicht-sequentiellen Adressen und/oder Speichern aller Ruf-, Sprung- und Trapadressen oder eine geeignete Auswahl oder ein Teil davon. Dies stellt ein breites Spektrum von Fehlerbeseitigungsoperationen dar, die nur wenig Hardware benötigen, weil nur ein geeigneter Anteil der Adressen, und insbesondere diejenigen, die am kritischsten sind, behalten werden.
• Weitere vorteilhafte Aspekte der Erfindung werden in den Unteransprüchen genannt. Die Erfindung ist insbesondere als vorteilhafte Funktionalitätserweiterung für SPARC-Mikroprozessoren betrachtet worden, obwohl ihre Anwendung sich nicht auf diesen speziellen Typ beschränkt.
KURZE BESCHREIBUNG DER ZEICHNUNG
• Ausführungsbeispiele der Erfindung und ihre Vorteile sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Fig. 1 einen Mikrocontroller mit Hardware zur Ereignisverfolgung;
• Fig. 2 ein Ablaufverfolgungsbeispiel;
• Fig. 3 einen JTAG-Boundary-Scan-Block in der Architektur;
• Fig. 4 eine Ausführungsform serieller Ereignisausgabemöglichkeiten;
• Fig. 5 eine Ausführungsform eines grundsätzlichen seriellen Ausgabe- Protokolls.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
• Fig. 1 zeigt eine Fehlerbeseitigungsumgebung mit einem mit der Basishardware zur Ereignisverfolgung versehenen Mikrocontroller oder Mikroprozessor. Der Mikrocontroller 20 befindet sich zusammen mit seinem System-RAM-Speicher 26 auf der Zielplatine 24. Der Mikrocontroller 20 ist mit einem Boundary-Scan- oder JTAG-Fehlerbeseitigungsinterface 46 versehen, das über den JTAG-Platinensteckverbinder 28 und die Verbindung 34 mit der Host-Workstation 32 verbunden ist, die selbst eine JTAG-Interface-Karte 30 hat. Letztere kann mit einer Vielzahl von JTAG-Verbindungen koppeln, wie 36. Der Mikrocontroller 20 hat auf dem Chip einen Systembus 48, der verschiedene Teilsysteme miteinander verbindet, wie das JTAG-Fehlerbeseitigungsinterface 46, eine Fehlerbeseitigungsunterstützungseinheit 56 mit einem Ablauffolgespeicher 58 auf dem Chip, Verarbeitungselement mit Caches 60, Speicher-Interface 62 und verschiedene weitere unbenannte Teilsysteme 50-54, wie ein EA-Interface-Element. Über die Verbindung 64 ist die Fehlerbeseitigungsunterstützungseinheit 56 mit einem Testfühler oder Logikanalysator verbunden, der einen Serien-Parallel-Wandler 42 und einen Ereignisablauffolgespeicher 40 hat und von einer nicht abgebildeten Quelle einen Zeitstempel erhält. Der Ereignisablauffolgespeicher 40 ist über die Verbindung 36, die JTAG-basiert sein kann, mit der Host-Workstation 32 verbunden. Der System-RAM 26 enthält einen Fehlerbeseitigungsabschnitt 44, der von einem symbolisch angegebenen Fehlerbeseitigungstrapvektor adressiert wird. Schließlich gibt es eine direkte Verbindung 57 zwischen der Fehlerbeseitigungsunterstützungseinheit 56 und dem JTAG-Interface 46.
• Die serielle Ausgabe 64 hat einen ein Bit breiten Datenpfad plus CLKOUT und liefert Echtzeitinformation beim Auftreten von software- oder hardwaregetriggerten Ereignissen, so zeigt sie z. B. den allgemeinen Ablauf von Software, identifiziert die Aufgabenlatenz in einem Mehrprogrammverarbeitungssystem, identifiziert Softwareabschnitte, die für die Fehlerbeseitigung von besonderem Interesse sind und triggert eine externe Logikanalysatorhardware unter Softwaresteuerung. Gemäß der Erfindung braucht die Ereignisablauffolge-Einrichtung keine Ablauffolgerekonstruktion mit Befehlsadressengranularität zu liefern, sondern sie liefert eine gute Übersicht über das Zeitverhalten der eingebetteten Echtzeitsoftware. Sie ist brauchbar für die Zeitanalyse und Messung der Leistungsfähigkeit.
• Die serielle Ereignisinformation ist ein Datenpaket von 0..16 Bit plus Start- und Stoppbedingungssignalen. Zusammen mit einem Zeitstempel wird das parallelisierte Datenpaket im Ereignisablauffolgespeicher 40 gespeichert, der einen zyklischen Adreßzähler hat. Das nicht gesondert dargestellte CLKOUT-Signal liefert Synchronisation und kann eine Subharmonische des Mikrocontrollertaktes sein. Ereignisse können infolge von drei Ursachen unbegrenzt getriggert werden: Ausführen eines speziellen, nicht priviligierten Befehls, Eingabe von Traps und/oder Unterbrechungen und mittels eines Angleichpunktes, der beim Angleichen durch ein Fehlerbeseitigungszustandsvergleichsregister auftritt. Bei der Realisierung mit dem SPARC-Mikrocontroller wird der noch nicht genutzte und nicht privilierte Befehl WR ASR31 als Ereignistrigger verwendet; sein Betriebscodefeld enthält einen unmittelbaren Operanden von 13 Bit. Sein Wert wird entweder während der Softwareentwicklung manuell festgelegt, oder automatisch bei der Kompilierzeit über einen Prolog/Epilogmechanismus für jede individuelle Subroutine. Ausführung des WR ASR31-Befehls belegt die IU-Pipeline nur einen Taktzyklus lang. In vielen Fällen ist dies so wenig, daß die Fehlerbeseitigungsbefehle nicht aus dem Endcode beseitigt zu werden brauchen. Eine andere Hardware-Plattform würde eine gleichartige Eigenschaft benötigen.
• Obiges erläutert den Doppelnutzen des JTAG-Interface für die Fehlerbeseitigung. Zwei wahlfreie Anschlußstifte können zur verbesserten Funktionalität hinzugefügt werden. Der Doppelnutzen des Interface benötigt nur wenig zusätzliche Hardwarefläche auf dem Chip, um Grundmerkmale zu implementieren, aber kann in unkomplizierter Weise erweitert werden. Grundmerkmale sind die folgenden:
• - JTAG verschafft unkomplizierte Host-Ziel-Kommunikation
• - Verschaffen von Software-Haltepunkten
• - Hardware-Einzelschritt
• - Externe Anhalteanforderung und Rücksetzsteuerung vom Host aus.
• Einige nützliche Erweiterungen sind:
• - Hardware-Haltepunkte auf Befehlsadresse, Datenadresse, Datenspeicherwert und -bereich
• - Speicher auf dem Chip für Befehlsadressenablauffolge bei unterschiedlichen verschiedenen Ebenen der Ablauffolgegranularität
• - Serielle Echtzeit Ereignisablauffolge-Ausgabemöglichkeit einschließlich Ereignisidentifikation.
• Der JTAG-Fehlerbeseitigungsinterfaceblock an der Zielprozessorseite liefert die folgenden internen Datenregister zur Fehlerbeseitigungskommunikation, die vom Hostsystem bitsequentiell ausgelesen und beschrieben werden können:
• DMA_ADDR, DMA_DATA, DMA_CONTROL_STATUS. Mit Hilfe dieser Register schafft der Interface-Block eine Brückenfunktion zwischen dem externen JTAG-Bus und einem Systembus auf dem Chip. Auf jede beliebige mit letzterem Bussystem verbundene speicherkonforme Einrichtung vom Slave-Typ kann über die Brücke vom Hostsystem aus zugegriffen werden. Somit kann der Host Direktspeicherzugriffe (DMA) auf eine beliebige speicherkonforme Ressource des Zielsystems ausführen. Das DMA_ADDR- Register muß vor einem DMA-Zugriff mit der Zieladresse initialisiert werden. Das DMA_DATA-Register muß mit Schreibdaten initialisiert werden, bevor ein Schreibzugriff initialisiert werden kann. Nach einem DMA-Lesezugriff enthält das DMA_DA- TA-Register die Auslesedaten. Das DMA_CONTROL_STATUS-Register liefert die folgenden Steuerfunktionen:
• - DMA-Zugriffstyp selektieren (Lesen/Schreiben, ASI-Steuerungsraum, Byte-Halbwort- Wort-Selektion)
• - DMA-Zugriff starten
• - System für ausschließlichen JTAG-Gebrauch des DMA-Merkmals verriegeln
• - automatische Erhöhung des DMA_ADDR-Register-Inhalts
• - System-RESET erzwingen
• - externe Fehlerbeseitigungshalte- oder Trapanforderung ausgeben
• - Handshake-Markierungen für Host-Zielmonitorkommunikationsprotokoll.
• Auf diese Weise ist ein Zusammenwirken zwischen dem Kommunikationsprotokoll und der Direktspeicherzugriffsmöglichkeit realisiert worden. Die Register sind wohldefiniert und geographisch gruppiert worden. Der DMA wird von einem anderen Takt TCK synchronisiert als der Systemtakt und sein Zugreifen auf ein Register kann selbst dann erfolgen, wenn der Systemtakt nicht verfügbar ist, wie im Standby-Zustand. Auch der Testtakt TCK kann viel langsamer sein als der Systemtakt; vergl. Fig. 3, Nr. 96, 98. Diese organisatorischen Aspekte erleichtern das Entwerfen der Steuersoftware, weil alle relevante Information jetzt innerhalb der DMA-Scan-Kette vorhanden ist.
• Die folgende Statusinformation ist für das Hostsystem beim Auslesen des DMA_CONTROL_STATUS-Registers sichtbar:
• - DMA-Belegt- und Handshake-Markierungen für bidirektionales Host Zielmonitorkommunikationsprotokoll
• - Haltestatus und Status-Markierungen, die Zustände wie Prozessorfehler oder Stromausfall andeuten.
• Wenn das JTAG-Interface tatsächlich mit einer unabhängigen TRSTN- Rücksetzleitung versehen ist, ist es möglich, die DMA-Register rückzusetzen, während das Zielsystem am Laufen gehalten wird. Eine noch interessantere Betriebsart ist, den Prozessor im Rücksetzzustand zu halten und die JTAG-Möglichkeiten durch Laden geeigneter Register zu initialisieren. Jetzt kann auf die folgenden Beispielsteilsysteme über den JTAG-DMA-Zugriff zugegriffen werden:
• - Interface mit einem externen Speicher, der JTAG-zugänglich wird
• - EA-Interface, das EA-Einrichtungen JTAG-zugänglich macht
• - interner Speicher, wie RAM, ROM, Cache und MMU Translation Lookaside Buffer TLB
• - interne Register, wie Timer, Zähler, Unterbrechungs- und Anwendungszellenfunktionen
• - Fehlerbeseitigungsunterstützungsregister, wie zur Haltepunktangleichung und für Anwendungszellenfunktionen.
• Alle diese Teilsysteme sind speicherkonform und auf sie kann direkt vom Zielsystem ohne Prozessorintervention zugegriffen werden. Der vom JTAG-Interface gesteuerte DMA ist ein äußerst unkompliziertes Mittel. Das Prozessorelement kann selbst bei laufender Programmausführung das Ausführen fortsetzen. Da JTAG nur kurze Zugriffe benötigt, bleibt außerdem der Systembus in weitem Maße für andere Stationen, die Busmaster sein sollen, verfügbar. Schließlich ist das Herauf und Herunterladen zwischen internem Zielsystem und externem Zielsystem schnell: beispielsweise < 5 s für 1-MByte-Daten bei einem Testtakt von 10 MHz. Auf interne Prozessorregister, wie z. B. die Registerdatei(en) oder das Ancillary State Register ASR, die im SPARC-Mikrocontroller definiert sind, kann nicht direkt über JTAG, sondern nur mit Monitorsoftware zugegriffen werden. Hierzu kann das Hostsystem einen Fehlerbeseitigungshalt über das JTAG DMA CONTROL STATUS REGISTER anfordern und so den Prozessor zwingen, das Monitorprogramm einzugeben. Der Datenaustausch zwischen dem Monitorprogramm, das auf dem Zielsystem läuft, und dem Hostcomputer erfolgt über Speicherstellen, die über den JTAG-DMA zugänglich sind, und zugehörige Eingabe- und Ausgabepuffer. Das Kommunikationsprotokoll arbeitet mit Handshake.
• Wie in dem Fehlerbeseitigungskonfigurationssystem von Fig. 1 gezeigt wird, hat der System-RAM einen kleinen, für die Fehlerbeseitigungsunterstützung reservierten Abschnitt. Dieser Abschnitt enthält
• - ein Fehlerbeseitigungstraptreiberprogramm, das eine Verbindung zum Monitorpro gramm legt
• - entweder ein vollständiges Monitorprogramm oder nur die Monitorkommandoroutinen, die ein Kommando zur Zeit ausführen können
• - Puffer zum Durchgeben von Kommando+Parameter und Reaktion zwischen Host und Zielmonitor
• - direkte Zugänglichkeit vom Host aus über JTAG-DMA.
• Diese Merkmale haben Kostenvorteile, indem keine zusätzlichen Anschlußstifte benötigt werden, kein Zweifachport notwendig ist, das sowohl vom Host als auch vom Zielprozessor zugänglich sein muß, und vom Zielprozessor zu einem entfernten Fehlerbeseitigungs-RAM keine zeitkritische Mehrdrahtverbindung erforderlich ist. Während des Fehlerbeseitigungsprozesses wird keine spezielle Firmware benötigt, wie z. B. ein Boot-PROM auf der Zielplatine. Fehlerbeseitigungstraptreiber und Monitorprogramm werden über JTAG in den System-RAM heruntergeladen, bevor der Zielprozessor die Programmausführung beginnt.
• Ein zusätzliches Problem für die Echtzeit-Befehlsverfolgung in RISC- Prozessoren ist, daß in jedem Taktzyklus ein oder mehrere Befehle aus einem internen Cache-Speicher geholt werden, deren Adressen an der Chipgrenze nicht sichtbar sind. Zur Lösung des Problems ist ein größenbegrenzter Ablauffolgespeicher für 32 Einträge auf dem Chip vorgesehen, der interne Adressen lädt und von dem Host mit Hilfe der JTAG-Möglichkeiten gelesen werden kann. Die geringe Größe des Ablauffolgespeichers erfordert äußerst genaues Zuordnen seiner Kapazität. Verschiedene Ablauffolgebetriebsarten sind: alle Adressen laden, alle nichtlinearen Adressen laden, d. h. diejenigen, die nicht einfach um Eins erhöhte Adressen sind und nur Adressen laden, die auf Ruf, Trap- oder Sprungbefehle folgen. Ein weiteres Handeln ist, das Laden beim Erreichen eines voreingestellten Haltepunktes zu beginnen und anschließend alle Adressen zu laden, bis der Ablauffolgespeicher voll ist. Verschiedene Kombinationen des Obengenannten sind auch brauchbar.
• Die serielle Ereignisausgabemöglichkeit 64 wird verwendet, um die Einträge in dem externen Ablauffolgespeicher 40 mit einem Zeitstempel zu versehen. Die Ereignisausgabe liefert Information in Echtzeit über das Auftreten von software- oder hardwaregetriggerten Ereignissen. Ihre Hauptanwendungen sind:
• - das Darstellen des allgemeinen Ablaufs von Software
• - Unterbrechungslatenzen in einem System identifizieren
• - Aktionsaktivität in einem Mehrprogrammverarbeitungssystem identifizieren
• - Softwareabschnitte identifizieren, die spezielle Fehlerbeseitigung benötigen könnten einen externen Analysator unter Softwaresteuerung triggern.
• Ein relativ kleiner Ablauffolgepuffer, obwohl er keine Ablauffolgerekonstruktion mit Befehlsadressengranularität liefert, wird im allgemeinen eine ausgezeichnete Übersicht über das Zeitverhalten eingebetteter Echtzeitsoftware geben, was für die Messung der Leistungsfähigkeit und Zeitanalyse brauchbar ist. Die benötigten Einrichtungen sind ein Serien-Parallel-Wandler 42, ein Ablauffolgespeicher 40 geeigneter Kapazität und ein Zeitstempelgeneratormechanismus wie angegeben.
• Wie in dem Beispiel von Fig. 2 gezeigt, werden Triggerbefehle vorzugsweise an strategischen Stellen plaziert, wie Trapausgängen, Subroutine-Eingängen und -ausgängen und Sprungtabellenzielen. In Fig. 2 verläuft die Zeit horizontal. Die fett gezeichneten Schritte zeigen Maschinenaktivität, die zwischen Hauptprogrammebene 78, Subroutinenebenen 72, 74, 76, und Traproutinenebene 70 wechselt. Ablauffolge 80 symbolisiert die seriellen Ereignisausgabedaten mit Blöcken. Hier treten diese am Anfang, am Eingang und Ausgang aller Subroutinen auf, beim Beobachtungspunkttreffer (Raute auf Ebene 76) und schließlich beim Haltepunkttreffer (Ebene 78). Ein WR ASR31-Befehl wird mit einem kleinen Kreis dargestellt und ein Trap wird mit einem Kästchen symbolisiert. Die Spanne der Abdeckung durch den internen Ablauffolgepuffer wird auf Ebene 82 angegeben. Bei Verwendung eines Beobachtungspunkttreffers bewirkt die aufgetretene Angleichung einen Fehlerbeseitigungstrap zum Prozessor, der dann einen Traptreiber ausführen muß. Anschließend wird er auf Kommandos vom Host warten. Dies wird an den Host über ein in dem JTAG-Interface enthaltenes Statusregister durchgegeben.
• Fig. 3 veranschaulicht den JTAG-Boundary-Scan-Block einschließlich seiner verschiedenen Betriebsarten in der Prozessorarchitektur. Der Kürze halber werden die JTAG-Einrichtungen nur ohne weitere Einzelheiten genannt. Die fünf Anschlußstifte unten sind Testtakt TCK, Testrücksetzen TRST, Testbetriebswahl TMS, die die verschiedenen Betriebsartübergänge im TAP-Controller 90 steuert, Testdateneingabe TDI und Testdatenausgabe TDO. Der Port wirkt als DMA-Master auf dem oben als fett gezeichnete Linie dargestellten internen Bus; der Port kann auf jeden mit dem Bus verbundenen Slave zugreifen, selbst wenn das Verarbeitungselement am Ausführen ist. Während der Entscheidung hat der Port höchste Priorität. Die DMA-Operation wird über das externe Boundary-Scan-Interface initiiert, wie z. B. von einer externen Workstation. Die Boundary-Scan-Einrichtungen numerieren ein Geräte-ID-Register 106. Das getaktete Befehlsregister 104 lädt von TDI aus und beherbergt Fünf-Bit-Befehle. Die folgenden Befehle werden verwendet:
• Befehl · mnemonisch · Registerlänge · Funktion
• Im Obigen gibt die dritte Spalte die anzuwendende Registerlänge an. Der Einfachheit halber ist der Bypass selbst nicht dargestellt worden. Zusätzlich zu Obigem enthält die Figur DMA-Steuerelemente und weiterhin den Ausgabemultiplexer 108, der die Ergebnisdatenausgabeleitung TDO speist.
• Das Befehlsregister wird in zwei Teilen implementiert: ein paralleles Laderegister 102 und ein Schieberegister 104. Wenn ein neuer Befehl über die Eingabe TDI erhalten wird, behält das parallele Register den Wert des vorhergehenden Befehls. Wenn der TAP-Controller 90 anschließend in den Update_IR-Zustand gelangt, wird der Inhalt des Schieberegisters parallel zum parallelen Laderegister übertragen und wird zum neuen Befehl. Beispielsweise wird der Befehl DMA_ADDR 32 Bits von TDI in das JTAG-Datenregister 'DMA_ADDR' laden. Beim DR-Update stehen diese Daten als Geräteadresse auf dem internen Bus aus dem Register 94 zur Verfügung. Register 94 hat einen Zähleingang mit einem Inkrement von +4, wie gezeigt, und einen wirksamen Zählbereich von sechs Bits; die beiden Bits mit dem kleinsten Stellenwert werden nicht verwendet. Es wird von dem aus dem DMA-Steuerregister 100 kommenden Signal DMA_ADDR_INC gesteuert: Dies ermöglicht einen DMA-Zugriff auf bis zu vierundsechzig aufeinanderfolgende Adressen, ohne daß DMA_ADDR erneut geladen zu werden braucht. Das DMA-Datenregister 96 wird verwendet, um Daten zu speichern, die zu dem oder von dem so adressierten Slave durchgegeben werden. Schreibdaten müssen geladen werden, bevor DMA_Start-Aforderung erfolgt ist. Auslesedaten werden unter Synchronisation vom Systemtakt im Register 98 eingefangen. Bei Capture_DR werden diese Daten vom Register 98 zum Register 96 übertragen und über den Multiplexer 108 und TDO seriell ausgegeben.
• Das DMA_CNTL_STAT-Register 100 hat 14 definierte Bits, und zwar folgende:
• [0]: SYS_CLK_ON gibt den Status des Systemtaktes an. Wenn der Systemtakt aktiv ist, ist dieses Bit = 1.
• [1]: TOF_CONTL_STAT liefert die Steuerung und den Status der TOF-Markierung (TOF: Test Output Full) in dem DSU DSTAT-Steuerregister. Die TOF-Markierung wird nicht gelöscht, wenn dieses Bit gesetzt ist, aber der DMA-Zugriff wird von einem Busfehler beendet.
• [2]: TIF_CNTL_STAT liefert die Steuerung und den Status der TIF-Markierung (TIF: Test Input Full) in dem DSU DSTAT-Steuerregister. Die TIF-Markierung wird nicht gesetzt, wenn dieses Bit gesetzt ist, aber der DMA-Zugriff wird von einem Buszugriff beendet. Lesen: Der Status der TIF-Markierung in DSU DSTA-Steuerung; Schreiben: 1 = TIF-Bit in DSU STAT-Steuerregister setzen, nachdem DMA beendet ist, 0 = keine Änderung. Die beiden Bits TIF_CONTL_STAT und TOF_CONTL_STAT stellen zusammen einen Handshake für das Kommunikationsprotokoll dar.
• [3]: BRK_STAT nur lesen: 1 = IU ist im Haltezustand, 0 = IU ist nicht im Haltezustand.
• [4]: DMA_ADDR_INC nur schreiben: 1 = vor dem Starten des DMA zu dem DMA_ADDR-Datenregister 4 addieren, 0 = keine Änderung. Die Addition ist modulo 256. Die DMA_ADDR wird jedesmal erhöht, wenn ein Aktualisieren des DMA_CNTL_STAT erfolgt ist, wobei das DMA_ADDR_INC Bit auf 1 gesetzt ist. Die beiden niedrigstwertigen Bits (1-0) ändern sich nicht.
• [5]: DSU_CNTL_STAT: DMA_LOCK. Den PI(prozessorinternen)-Kernbus verriegeln, wenn ein DMA begonnen wird. Dies kann genutzt werden, um den PI-Kernbus zu verriegeln, wenn mehr als ein sehr kleiner DMA-Zugriff gefordert wird. Der letzte DMA-Zugriff muß DMA_LOCK = 0 haben, um den PI-Kernbus zu entriegeln. Nur schreiben: 1 = PI-Kernbus verriegeln; 0 = keine Verriegelung.
• [6]: DSU_CNTL_STAT: DMA_CSP. Steuerungsraum-DMA-Zugriff ausführen. Dieses Bit ermöglicht es, daß das JTAG/Testmodul ASI-konforme Ressourcen auf dem PI- Kernbus liest/schreibt. Adreßbits DMA_ADDR [31 : 24] geben das Steuerungsraumkennzeichen (= ASI) an. Die niedrigen 24 Bits (DMA_ADDR [24 : 0]) bilden die Adresse innerhalb des Steuerungsraumes. Nur schreiben: 1 = Steuerungsraum DMA, 0 = kein Steuerungsraum DMA.
• [8 : 7]: DMA_CNTL_STAT: DMA_SZ [1 : 0]. Die beiden Bits geben die Datengröße des DMA an: nur schreiben: 00 = Byte, 01 = Halbwort, 10 = Wort, 11 = illegal.
• [9]: DMA_CNTL_STAT: DMA_RWN. Die Richtung des DMA-Zugriffs. Sehr kleine Lese-/Schreibvorgänge können durch Einstellen des DMA_CNTL_STAT [5] Bit erfolgen (PI-Kernbus nach dem Lesen verriegeln). Nur schreiben: 1 = Lesezugriff, 0 = Schreibzugriff.
• [10]: DMA_CNTL_STAT: DMA_ERR. Dieses Bit gibt an, daß während des DMA ein Busfehler aufgetreten ist. Dieses Bit ist nur gültig, wenn der DMA beendet ist (DMA_START_BUSY = 0). Nur lesen: 1 = Fehler, 0 = kein Fehler.
• [11]: DMA_CNTL_STAT: DMA_START_BUSY. Dieses Bit steuert den Beginn des DMA und signalisiert, wenn der DMA beendet ist. Das DMA_START_BUSY muß als 0 geschrieben werden, um den Auslesewert 0 werden zu lassen (= DMA beendet). Das Setzen von DMA_START_BUSY löscht dieses Bit. Lesen: 1 = DMA belegt, 0 = DMA beendet oder nicht begonnen. Schreiben: 1 = DMA starten, 0 = keine Änderung. Die Basisschleife zum Starten von DMA ist:
• schreiben DMA_CNTL_BUSY = 1
• warten bis DMA_CNTL_BUSY = 1 (DMA-Zugriff ist begonnen)
• schreiben DMA_CNTL_BUSY = 0
• warten bis DMA_CNTL_BUSY = 0 (DMA-Zugriff ist beendet)
• Der gelesene DMA_CNTL_BUSY-Wert ändert sich nicht von 1 auf 0, bevor ein Schreiben von 0 nach DMA_CNTL_BUSY ausgeführt worden ist, wenn das gelesene DMA_CNTL_BUSY = 1. Dies soll dafür sorgen, daß die Software eine '1' (DMA begonnen) detektiert hat, bevor anschließend das 'DMA beendet" signalisiert wird.
• [12]: DMA_CNTL_START: JTAG_BREAK. Nur schreiben: 1 = Haltetrap erzeugen, 0 = kein Haltetrap. Mit diesem Bit kann ein Haltetrap in der IU erzeugt werden.
• [13]: DMA_CNTL_STAT: JTAG_RESET. Nur schreiben: 1 = Rücksetzen, 0 = kein Rücksetzen. Mit diesem Bit kann die Schaltung über das JTAG-Interface rückgesetzt werden.
• Einige Beispielswerte für den DMA_CNTL_STAT-Registerinhalt:
• 00 1001 0001 0100: DMA schreiben beginnen, Größe ist Wort, kein Steuerungsraum, keine Busverriegelung, DMA_ADDR erhöhen, bevor DMA begonnen ist und TIF-Markierung in DSU_ STAT-Steuerregister setzen, wenn DMA bereit ist.
• 00 1010 0110 0010: DMA lesen im Steuerungsraum beginnen, Größe = Byte, Bus für weitere DMA-Transfers verriegeln, TOF-Markierung löschen, wenn DMA beendet ist.
• 10 0000 0000 0000: Schaltung RÜCKSETZEN
• 01 0000 0000 0000: Haltetrap in der Ganzzahleinheit erzeugen.
• DMA_CNTL_STAT[3] kann zum Überprüfen verwendet werden, ob der Haltetrap tatsächlich erfolgt ist.
• Der PI-Kernbus ist bei der fett gezeichneten Linie oben in der Figur dargestellt worden. Weitere Teilsysteme der Anordnung sind das JTAG-Controllermodul 90, TAP-Controller genannt, mit Testtakt-, Testrücksetz- und Testbetriebsarteingängen, DMA-Steuermodul 92, Register DMA_ADDR 94 und DMA_DATA 96, Taktregister SS_Takt 98, Register DMA_CNTL_STAT 100, Informationshalteregister und Decodierer 102, JTAG-Informationsregister 104, Geräte-ID-Register 106 und Ausgangsmultiplexer 108. Einer der Eingänge zu letzterem ist der JTAG-Ketteneingang 110. Verschiedene abgebildete Teilsysteme können aus den seriellen Daten in der Kette TDI geladen werden. Der Kürze halber ist die Hardware insbesondere zum JTAG-Standard-Interface nur summarisch skizziert worden.
• Fig. 4 zeigt ein Beispiel für Hardware-Einrichtungen zur seriellen Ereignisausgabe. In dem Aufbau ist der zentrale PI-Bus mit verschiedenen Teilsystemen verbunden und von einigen nicht angeschlossenen Teilsystemen umgeben. Dies sind die folgenden:
• - der Prozessortakt 120
• - die zentrale Rücksetzeinrichtung 122
• - die Bussteuereinheit 124
• - Unterbrechungscontroller 126
• - Befehlsanforderer (Cache), mit 128 bezeichnet
• - Speichermanagementeinrichtung 130
• - Datenanforderer (Cache), mit 132 bezeichnet
• - Fehlerbeseitigungsunterstützungseinheit 134
• - serielle Ereignisausgabeeinrichtung 136
• - verschiedene unbenannte weitere Teilsysteme 138
• - Speicher-Interface-Element 140
• - JTAG-Boundary-Scan-Einrichtungen 142 einschließlich TAP-Controller
• - Ganzzahlverarbeitungseinheit 144
• - wahlfreie Gleitkommaeinheit 146.
• Die meisten der obigen Teilsysteme können Standardfunktionalität haben.
• Der Einfachheit halber ist die direkte Verbindung zwischen der Fehlerbeseitigungsunterstützungseinheit und dem JTAG-Interface (Element 57 in Fig. 1) hier nicht dargestellt. Sie wird zur direkten und schnellen Weitergabe von Haltepunkttrefferinformation in das DMA_CNTL_STAT-Register verwendet. Über Abfrage über den PI-Bus würde dies viel länger gedauert haben, aber jetzt kann es mit Hilfe der anhand von Fig. 3 besprochenen BRK_STAT-Funktionalität erfolgen.
• Fig. 5 zeigt ein Beispiel für ein Basisprotokoll für serielle Ausgabe, das auf der Leitung 64 in Fig. 1 auftreten kann. Das Protokoll stützt sich in gewisser Weise auf das wohlbekannte, in der europäischen Patentanmeldung 51332 beschriebene I2C-Protokoll. Beim Standard-Datentransfer können Übergänge auf der einzelnen Datenleitung (untere Ablauffolge) auftreten, wenn der Takt (obere Ablauffolge) niedrig ist. Wenn der Takt hoch ist, sind derartige Übergänge nicht erlaubt. Startbedingung 152 und Stoppbedingung 154 verletzen diese Vorschriften durch Datenübergang bei hohen Daten und realisieren so ihre angestrebten Operationen. Außerhalb des Datentransferintervalls kann die Taktablauffolge sich fortsetzen. Im vorliegenden Beispiel ist das serielle Ereignisausgeben durch die Ausführung des kurzen Befehls WR ASR31 verursacht worden. Ebenso wie in I2C sind die Ereignisidentifikationen in einem Bereich von 0 bis 213 mit einer Zahl von 13 Bits codiert. Um die Transfergeschwindigkeit zu erhöhen, werden führende Nullen unterdrückt. Auf diese Weise wird auch eine flexible Paketlänge realisiert. Wenn keine serielle Ereignisinformation ausgegeben wird, wird die EVENT_OUT-Leitung konstant auf dem '1'-Pegel gehalten. Während der Übertragung gibt das erste Bit die Paketart an und ihm folgen Daten.
• Die beim Testfühler 38 in Fig. 1 empfangene Information wird parallelisiert und zusammen mit einem bei der Startbedingung angebrachten Zeitstempel in dem externen Ereignisablauffolgespeicher gespeichert. Das CLKOUT-Signal aus dem Zielprozessor wird zur Synchronisation benötigt. Bits am seriellen Signalausgang sind mit CLKOUT, das normalerweise bei Systemtaktgeschwindigkeit läuft, synchron. Bei einer sehr hohen Systemtaktfrequenz kann es erforderlich sein, die serielle Ausgabe bei einer Subharmonischen des Systemtaktes vorzunehmen. Einrichtungen auf der Zielplatine ermöglichen einfachen Anschluß an einen Testfühler oder einen Logikanalysator.
• Zusammenfassend werden die JTAG-Einrichtungen durch Hinzufügen von DMA-Registern zum Kommunizieren zwischen JTAG und dem Systembus auf dem Chip verbessert. Insbesondere kann DMA als Busmaster wirken. Von der Fehlerbeseitigungsunterstützungseinheit DSU aus gesehen, ist auf dem Chip ein Befehlsablauffolgespeicher hinzugefügt und mit einer seriellen Ereignisausgabe versehen worden. Schließlich ist ein externer Ereignisablauffolgepuffer hinzugefügt worden, der von einer seriellen Ereignisausgabe angesteuert wird.

Claims (10)

1. Mikroprozessor (20) mit einem Prozessorelement (60), einem Speicher- Interface-Element (62), einem EA-Interface-Element, einem Fehlerbeseitigungsunterstützungselement (56) und einem alle obengenannten Elemente miteinander verbindenden internen Bus (48), gekennzeichnet durch das Umfassen, befestigt an dem genannten internen Bus, eines registrierten JTAG-Interface-Elementes (46) vom Boundary-Scan- Standard, das auf eine oder mehrere Scan-Ketten innerhalb des genannten Mikroprozessors zugreift, und weiterhin dadurch, daß das genannte JTAG-Interface-Element zum Steuern von DMA-Austausch mit anderen mit dem genannten internen Bus verbundenen Elementen über den genannten internen Bus ausgebildet ist.

2. Mikroprozessor nach Anspruch 1, wobei das genannte JTAG-Interface- Element (46) bidirektionales Herunterladen von Informationen bezüglich einer externen Station (32) zuläßt.

3. Mikroprozessor nach Anspruchs 1 oder 2, wobei das genannte Fehlerbeseitigungsunterstützungselement (56), extern zu dem genannten internen Bus (48), direkt mit dem genannten Prozessorelement (60) verbunden ist.

4. Mikroprozessor nach den Ansprüchen 1, 2 oder 3, wobei das JTAG-Interface-Element (46) direkt auf ein oder mehrere Haltepunktregister zugreift.

5. Mikroprozessor nach einem der Ansprüche 1 bis 4, wobei das Fehlerbeseitigungsunterstützungselement (56) direkt auf einen Ablauffolgepuffer (40) extern zu dem Mikroprozessor (20) zugreift.

6. Mikroprozessor nach einem der Ansprüche 1 bis 5, wobei das genannte Fehlerbeseitigungsunterstützungselement (56) einen internen Pufferspeicher (58) zum Aufnehmen einer begrenzten Menge von Inhalten von nicht-sequentiellen Adressen enthält, wie sie von dem Verarbeitungselement erzeugt werden, und zumindest eine der folgenden Speicherbetriebsarten für eine begrenzte Zeitoperation des genannten Mikroprozessors zuläßt: Speichern aller nicht-sequentiellen Adressen und/oder Speichern aller Ruf-, Sprung- und Trapadressen oder einer geeigneten Auswahl oder eines Teils davon.

7. Mikroprozessor nach Anspruch 6, wobei das genannte Fehlerbeseitigungsunterstützungselement (56) extern zum Mikroprozessor über einen seriell getakteten Datenpfad (64) mit einem externen Ereignisablauffolgepufferspeicher (40) gekoppelt ist, um dorthin eine Ereignissignalisierung zum Speichern auszugeben.

8. Mikroprozessor nach Anspruch 7, wobei ein spezieller Befehl (WR ASR31) angeordnet ist, um ein Laden des genannten externen Ereignisablauffolgepufferspeichers zu steuern.

9. Mikroprozessor nach den Ansprüchen 7 oder 8, in dem der externe Ablauffolgepufferspeicher (40) ausgebildet ist, um zusammen mit dem Aufzeichnen eines beliebigen Wortes darin auch eine tatsächliche Zeitstempelangabe aufzuzeichnen.

10. Mikroprozessor nach den Ansprüchen 7, 8 oder 9, in dem der externe Ablauffolgepufferspeicher (40) ausgebildet ist, um über ein standardmäßiges weiteres Interface Daten (36) an eine Standardworkstation oder einen Personalcomputer (32) auszugeben.

ZEICHNUNGSLEGENDE

Fig. 1:

32: HOST

30, 46: JTAG-Interface

34: JTAG-Bus

28: JTAG-Steckverbinder

38: Testfühler

40: Zeit

60: CPU-Caches

26: Trapvektor

44: Fehlerbeseitigung

Fig. 2:

70 Traproutine

72-76 Subr(outine)

78 Haupt(programm)

Ereignis-ID Haltepunkt

80 Traptyp Trapausgang Beobachtungspunkttreffer Ausgang (3x) Haltepunkttreffer

82 Ablauffolgepuffer

Fig. 3:

92: DMA-Steuerung

90: TAP-Steuerung

102: IR-Halteregister/Decodierer

110: BST-Kette

106: Geräte-ID

108: Multiplexer

Fig. 4:

136: Ereignis

144: Ganzzahleinheit

Fig. 5:

152: Start

Typ Bit 0 Bit 1 Bit n

= 0: Ereigniscode

= 1: Trapcode

154: Stopp