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DE69331362T2 - Planarisierungsverfahren - Google Patents

Planarisierungsverfahren

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DE69331362T2 DE69331362T DE69331362T DE69331362T2 DE 69331362 T2 DE69331362 T2 DE 69331362T2 DE 69331362 T DE69331362 T DE 69331362T DE 69331362 T DE69331362 T DE 69331362T DE 69331362 T2 DE69331362 T2 DE 69331362T2
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Description

  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf die Bearbeitung einer integrierten Halbleiterschaltung und insbesondere auf eine Planarisierungs-Technik, welche zur Verwendung bei der Submikron-Technologie geeignet ist.
  • Die Herstellungskosten von integrierten Schaltungen sind stark abhängig von der benötigten Chip-Fläche, um die gewünschten Funktionen zu implementieren. Die Chip- Fläche ist wiederum definiert durch die Geometrien und Größen der aktiven Komponenten, wie z. B. Gate-Elektroden bei der Metall-Oxid-Halbleiter-(MOS)-Technologie, und der diffundierten Bereiche, wie z. B. MOS-Source- und -Drain-Bereiche und bipolare Emitter- und Basis-Bereiche. Diese Geometrien und Größen sind oft abhängig von der fotolithografischen Auflösung, welche für die bestimmte Herstellungsanlage verfügbar ist. Das Ziel der Fotolithografie beim Festlegen der horizontalen Abmessungen der verschiedenen Bauelemente und Schaltungen liegt darin, ein Muster zu erzeugen, welches sowohl Entwurfs-(Design)-Anforderungen als auch das korrekte Ausrichten des Schaltungsmusters auf der Oberfläche des Wafers ermöglicht. Da die Leitungsbreiten bei der Submikron-Technologie schmaler und schmaler werden, wird das Verfahren, die Leitungen und Kontaktlöcher in dem Fotoresist bzw. Fotolack zu drucken, immer schwieriger.
  • Mit der zunehmenden Verbesserung von Schaltungen auf höchst integrierten (VLSI; very-large-scale integration) Niveaus werden mehr und mehr Schichten zu der Oberfläche des Wafers hinzugefügt. Diese zusätzlichen Schichten erzeugen wiederum mehr Stufen auf der Wafer-Oberfläche. Die Auflösung von kleinen Bildgrößen bei der Fotolithografie wird demzufolge auf Grund der Lichtreflexion und der Ausdünnung des Fotoresists über diesen Stufen über den zusätzlichen Stufen schwieriger. Planarisierungstechniken werden im Allgemeinen verwendet, um die Effekte einer variierenden Topografie auszugleichen.
  • Viele verschiedene Planarisierungs-Techniken wurden in der Vergangenheit verwendet, jede mit ihren eigenen Nachteilen. Mehrschicht-Fotoresist-Verfahren wurden verwenden, um die gewünschten Bilder zu erzeugen. Das bestimmte Fotoresist-Verfahren hängt von der Schwierigkeit bzw. dem Schärfegrad der Topografie und der Größe der gewünschten Bilder ab. Diese Verfahren dauern jedoch länger und erfordern mehr Schritte, die die Ausbeute begrenzen. Polyimide und fliessfähige (reflow) Glas-Schichten werden dazu verwendet, um die Oberfläche des Wafers zu planarisieren. Polyimide können auf den Wafer wie Fotoresist-Materialien aufschleudert (spun) werden. Nach dem Auftragen wird das Polyimid mit einer harten Schicht bedeckt und wie die Fotoresists bemustert bzw. strukturiert. Fliessfähige Glas-Schichten sind im Allgemeinen mit Bor oder Phosphor oder beidem dotiert, um die Temperatur zu verringern, bei welcher die Glasschicht fließen kann bzw. flüssig wird. Während diese Schichten eine bessere Planarisierung als vorherige Verfahren erzielen, wird eine zusätzliche Planarisierung noch benötigt, wenn sich die Verringerung der Bauelement-Geometrien fortsetzt.
  • Die WO-A-91-19,317 offenbart ein Verfahren zum Aufbringen von aufgeschleudertem (spin-on) Glas über nicht hitzebeständigen Metallen mit einem tiefen Schmelzpunkt, wie z. B. Aluminium. Das aufgebrachte, aufgeschleuderte Glas wird einer Entgasung von Wasser unterzogen und mit einer dielektrischen Schutzschicht bedeckt, welche widerstandsfähig gegen eine Feuchtigkeits-Diffusion ist. Das phosphor-legierte, aufgeschleuderte Glas (spin-on-glass) wenn es trocken ist, steht bereit zur Absorption bzw. Gettering.
  • WO-A-91-19,316 offenbart ein Verfahren zum Aufbringen von aufgeschleudertem Glas über nicht hitzebeständigen Materialien mit einem niedrigen Schmelzpunkt, wie z. B. Aluminium. Das aufgeschleuderte Glas wird in einer feuchtigkeits-freien Umgebung aufgebracht, um eine entgegengesetzte Hydrolyse zu minimieren.
  • Digest of the 1990 Symp. on VLSI Technology, S. 123-124, offenbart die Verwendung von BPSG- und FSG-Filmen als mobile Ionen-Getter bzw. Ionen-Fänger.
  • Journal of the Electrochemical Society, Band 137, Nr. 1, S. 229-234, offenbart das mehrfache Auftragen von Schichten von mit Bor dotiertem aufgeschleudertem Glas, um Rinnen zu füllen, welche für die MOS-Feld-Isolation bzw. -Trennung vorgesehen sind.
  • Aufgeschleudertes Glas (SOG; spin-on-glass) ist auch eine harte Planarisierungs-Schicht, welche eine Mischung aus Siliziumdioxid in einem Lösungsmittel ist, welches leicht verdampft. Es kann Kohlenstoff in dem SOG vorhanden sein, um die Empfindlichkeit des SOG bezüglich einer Rissbildung oder einem Springen zu verringern, nachdem es gebrannt wurde. SOG selbst kann jedoch nicht verhindern, dass bewegliche ionische Kontaminationsstoffe durch die Schicht und in die Bauelemente oder die Waferoberfläche unterhalb des SOG wandern.
  • Es ist deshalb eine Aufgabe dieser Erfindung, ein Verfahren zur Ausbildung einer Planarisierungs-Schicht zur Verfügung zu stellen, welches verhindern kann, dass bewegliche ionische Kontaminationsstoffe durch die Planarisierungs-Schicht und in die darunter liegenden Schichten wandern.
  • Es ist eine weitere Aufgabe dieser Erfindung, ein solches Verfahren zur Verfügung zu stellen, welches eine dotierte Isolations-Schicht aus aufgeschleudertem Glas (spin-onglass) verwendet.
  • Es ist eine weitere Aufgabe dieser Erfindung, ein solches Verfahren zur Verfügung zu stellen, welches herkömmliche Prozessabläufe verwendet.
  • Andere Ziele und Vorteile der Erfindung werden von den Fachleuten erkannt werden, die Zugriff auf die nachfolgende Beschreibung zusammen mit den Zeichnungen erhalten.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren vorgeschlagen zur Erzeugung bzw. Ausbildung einer planaren Oberfläche einer integrierten Halbleiterschaltung mit den Schritten:
  • Ausbilden einer leitfähigen Struktur auf der integrierten Schaltung;
  • Ausbilden einer isolierenden Schicht über der leitenden Struktur und einem Teil der integrierten Schaltung, welcher nicht von der leitenden bzw. leitfähigen Struktur bedeckt ist; und
  • Ausbilden einer ersten planaren bzw. ebenen Schicht aus aufgeschleudertem Glas (spin-on-glass) mit einer Dicke zwischen 200 und 800 nm (2000 bis 8000 Å) über der isolierenden Schicht, wobei das aufgeschleuderte Glas dotiert ist mit einer Konzentration zwischen 4 bis 7%, um ein Gettern bzw. Einfangen von geladenen beweglichen Ionen zu ermöglichen, Aushärten der dotierten, aufgeschleuderten bzw. Spin-on-Glass-Schicht während einem Anstieg (ramp up) der Temperatur auf zwischen 500ºC und 800ºC; und Ausbilden einer Öffnung in dem aufgeschleuderten Glas und der isolierenden Schicht, welche einen Teil der leitfähigen Struktur freilegt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann die leitfähige Struktur ein Transistor-Gate aufweisen mit einer Gate-Elektrode und einem Source-/Drain- Bereich, welcher benachbart ist zu der Gate-Elektrode und in einem Substrat, welches unter der Gate-Elektrode liegt; die isolierende Schicht kann Siliziumdioxid sein; und eine Öffnung kann in der Spin-on-Glass-Schicht und dem Siliziumdioxid ausgebildet sein, um einen Teil des Source-/Drain-Bereiches freizulegen.
  • Die Erfindung kann in einem Verfahren enthalten sein zur Ausbildung bzw. Herstellung einer Halbleiter-Bauelement-Struktur. Eine leitfähige bzw. leitende Struktur ist auf der integrierten Schaltung ausgebildet, wie z. B. eine Gate-Elektrode mit Source-/Drain- Bereichen in dem Substrat. Eine isolierende Schicht, wie z. B. Siliziumdioxid, wird über der leitfähigen Struktur und einem Teil der integrierten Schaltung, welcher nicht von der leitfähigen Struktur bedeckt ist, ausgebildet. Eine planare dotierte Spin-on-Glass- bzw. aufgeschleuderte Glas-Schicht wird dann über der isolierenden Schicht ausgebildet, wobei das aufgeschleuderte Glas dotiert wird mit einer Konzentration, welche ausreichend ist, um geladene bewegliche Ionen einzufangen (gettering).
  • Die neuen Merkmale, von denen angenommen wird, dass sie für die Erfindung kennzeichnend sind, sind in den beiliegenden Ansprüchen ausgeführt. Die Erfindung selbst jedoch sowie eine bevorzugte Art der Verwendung und weitere Ziele und Vorteile davon werden am besten verstanden werden unter Bezugnahme auf die folgende ausführliche Beschreibung von veranschaulichten Ausführungsformen, wenn diese in Verbindung mit den beiliegenden Zeichnungen gelesen wird, wobei:
  • Fig. 1-2 Querschnittsansichten der Herstellung einer integrierten Halbleiterschaltung gemäß der vorliegenden Erfindung sind.
  • Die nachfolgend beschriebenen Verfahrensschritte und Strukturen bilden keinen vollständigen Prozess- bzw. Verfahrensablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann ausgeführt werden in Verbindung mit Techniken zur Herstellung von integrierten Schaltungen, welche gegenwärtig im Stand der Technik verwendet werden und nur so viele der gewöhnlich ausgeführten Verfahrensschritte sind enthalten, wie notwendig sind zum Verstehen der vorliegenden Erfindung. Die Figuren stellen Querschnitte von Teilen einer integrierten Schaltung während der Herstellung dar und sind nicht maßstabsgetreu gezeichnet, sondern sind stattdessen so gezeichnet, um die wichtigen Merkmale der Erfindung zu veranschaulichen.
  • Bezugnehmend auf Fig. 1, soll eine integrierte Schaltung auf einem Silizium-Substrat 10 ausgebildet werden. Ein Feldoxid-Bereich 12 ist in einem Bereich auf dem Substrat ausgebildet, wie im Stand der Technik bekannt, um aktive Bereiche zu trennen. Eine leitfähige Struktur, wie z. B. ein Transistor, ist über einem Teil des Substrats 10 ausgebildet. Der Transistor weist eine Gate-Elektrode 14 auf, vorzugsweise ein dotiertes Polysilizium, welches über einem Gate-Oxid 16 ausgebildet ist, wie im Stand der Technik bekannt. Der Transistor weist gewöhnlich auch Oxid-Abstandshalter (spacers) 18 auf, welche benachbarte zu dem Gate-Oxid 16 ausgebildet sind, und eine Gate-Elektrode 14. Wenig dotierte Source- und Drain-Bereiche 20 und stark dotierte Source- und Drain- Bereiche 22, 24 sind in dem Substrat benachbart zu der Gate-Elektrode ausgebildet, und zwar auch mittels herkömmlicher Verfahren.
  • Bezugnehmend auf Fig. 2, ist eine isolierende Schicht 26, wie z. B. Siliziumdioxid, über einem Teil der integrierten Schaltung ausgebildet, einschließlich der leitfähigen Struktur. Die Siliziumdioxid-Schicht 26 wird ausgebildet, um eine gegenläufige Dotierung (counterdoping) zu verhindern, z. B. zwischen den Source-/Drain-Bereichen 22, 24 und darüber liegenden Schichten, welche nachfolgend ausgebildet werden. Die Schicht 26 weist gewöhnlich eine Dicke von zwischen ungefähr 10 bis 200 nm (100 bis 2000 Å) auf. Die Schicht 26 kann auch geringfügig dotiert sein, um ihre Schutz- und Fließ-Eigenschaften zu verbessern, z. B. mit Phosphor.
  • Eine planare aufgeschleuderte (spin-on-glass) Schicht 28 wird dann über der isolierenden Schicht 26 abgelagert mit einer Tiefe bzw. Dicke von zwischen ungefähr 200 bis 800 nm (2000 bis 8000 Å). Der Unterschied zwischen dem Stand der Technik und der vorliegenden Erfindung liegt darin, dass das SOG nun bei der vorliegenden Erfindung dotiert wird, vorzugsweise mit Phosphor, mit einer Konzentration, welche ausreichend ist, um das Einfangen bzw. Gettern von geladenen beweglichen Ionen zu ermöglichen. Die Dotierungsmittel-Konzentration liegt zwischen 4 und 7%. Zum Beispiel werden sich Natrium-Moleküle nicht durch das SOG bewegen und in die Siliziumdioxid-Schicht 26 und das Silizium-Substrat 10 eindringen. Statt dessen werden sich die Kontaminations- bzw. Verunreinigungs-Ionen an das Phosphor in der SOG anlagern und werden davon abgehalten, die Bauelement-Eigenschaften zu verändern. Die SOG-Schicht 28 wird ausgehärtet, um die Schutz-Eigenschaften der Schicht zu verbessern. Das SOG wird vorzugsweise ausgehärtet bei oder unterhalb einem atmosphärischen Druck, um das Ausgasen des Lösungsmittels zu verbessern. Zusätzlich wird die Temperatur, bei welcher das SOG ausgehärtet wird, zwischen ungefähr 500 bis 800ºC rampenartig hochgefahren (ramped up). Zum Beispiel kann die Temperatur bei einer niedrigeren Temperatur anfangen, um die Lösungsmittel-Moleküle auszutreiben, und erhöht werden auf eine höhere Temperatur, um das SOG zu verdichten. Das dotierte SOG wird demzufolge die Oberfläche des Wafers planarisieren, bevor eine Kontaktöffnung ausgebildet wird, während verhindert wird, dass Kontaminations- bzw. Verunreinigungs-Ionen sich durch die Schicht bewegen. Das dotierte SOG wird insbesondere nützlich sein im Submikron-Bereich, wo die Bauelementgröße abnimmt und die Bauelementleistungsfähigkeit kritisch ist.
  • Alternativ kann ein Zurückätzen der SOG-Schicht 28 vor oder nach dem Aushärt- Verfahren erfolgen. Eine zweite Schicht aus SOG kann ausgebildet werden, um die Oberfläche des Wafers weiter zu planarisieren. Die zweite Schicht, wenn diese ausgebildet wird, kann auch dotiert und ausgehärtet werden. Andere Verwendungen der dotierten SOG-Schicht werden den Fachleuten offensichtlich werden. Zum Beispiel kann die SOG-Schicht ausgebildet werden zwischen verschiedenen Polysilizium-Schichten. Wiederum wird das dotierte SOG die Oberfläche des Wafers planarisieren und das Einfangen bzw. Gettern der geladenen beweglichen Ionen ermöglichen.

Claims (10)

1. Verfahren zur Ausbildung einer planaren Oberfläche auf einer integrierten Halbleiterschaltungsstruktur mit den Schritten:
Ausbilden einer leitfähigen Struktur auf der integrierten Schaltungsstruktur;
Ausbilden einer isolierenden Schicht (26) über der leitfähigen Struktur und einem Teil der integrierten Schaltungsstruktur, welcher nicht von der leitfähigen Struktur bedeckt ist;
Ausbilden einer Planarisierungsschicht über der isolierenden Schicht (26) durch Auftragen einer ersten planaren aufgeschleuderten Glasschicht bzw. spin-on-glass- Schicht (28) mit einer Dicke zwischen 200 und 800 Nanometern (2000 bis 8000 Angström) über der isolierenden Schicht (26), wobei das aufgeschleuderte Glas bzw. spin-on-glass (28) dotiert ist mit einer Konzentration von zwischen 4 und 7%, um das Einfangen bzw. Gettern von ladungsbeweglichen Ionen zu ermöglichen;
Aushärten der dotierten aufgeschleuderten Glasschicht bzw. spin-on-glass-Schicht während einem Hochfahrens (ramp up) der Temperatur auf zwischen 500ºC und 800ºC; und Ausbilden einer Öffnung in der aufgeschleuderten Glasschicht bzw. spin-on-glass- Schicht und der isolierenden Schicht, um einen Teil der leitfähigen Struktur freizulegen.
2. Verfahren nach Anspruch 1, wobei die leitfähige Struktur umfasst: ein Transistor-Gate mit einer Gate-Elektrode (14) und einen Source-/Drain-Bereich (22, 24), welcher benachbart zu der Gate-Elektrode (14) und in einem Substrat (10) vorliegt, welches sich unter der Gate-Elektrode befindet.
3. Verfahren nach Anspruch 2, wobei die Gate-Elektrode aus dotiertem Polysilizium gebildet wird.
4. Verfahren nach Anspruch 1, wobei die erste aufgeschleuderte Glasschicht bzw. spin-on-glass-Schicht (28) bei oder unterhalb atmosphärischem Druck ausgehärtet wird, um eine Ausgasung eines Lösungsmittels zu fördern.
5. Verfahren nach Anspruch 1 weiter aufweisend die Schritte:
Durchführen eines teilweisen Zurückätzens der ersten aufgeschleuderten Glassschicht (28); und
Ausbilden einer zweiten planaren aufgeschleuderten Glassschicht (28) über der ersten aufgeschleuderten Glassschicht (28), wobei die zweite aufgeschleuderte Glassschicht dotiert ist, um das Einfangen bzw. Gettern von ladungsbeweglichen Ionen zu erleichtern.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die isolierende Schicht (26) eine Schicht aus Siliziumdioxid ist.
7. Verfahren nach Anspruch 6, wenn dieser von Anspruch 2 abhängt, wobei der Schritt der Ausbildung einer Öffnung in der aufgeschleuderten Glassschicht (28) und der Siliziumdioxid-Schicht (26) einen Teil des Source-/Drain-Bereiches (22, 24) freilegt.
8. Verfahren nach Anspruch 6, wobei das Siliziumdioxid dotiert ist bzw. wird.
9. Verfahren nach Anspruch 8, wobei das Siliziumdioxid mit Phosphor dotiert ist bzw. wird.
10. Verfahren nach Anspruch 7 oder 8, wobei die Siliziumdioxid-Schicht zwischen 10 und 200 Nanometern (100 bis 2.000 Angström) stark ist.
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