[go: up one dir, main page]

DE69325953T2 - Power semiconductor module - Google Patents

Power semiconductor module

Info

Publication number
DE69325953T2
DE69325953T2 DE69325953T DE69325953T DE69325953T2 DE 69325953 T2 DE69325953 T2 DE 69325953T2 DE 69325953 T DE69325953 T DE 69325953T DE 69325953 T DE69325953 T DE 69325953T DE 69325953 T2 DE69325953 T2 DE 69325953T2
Authority
DE
Germany
Prior art keywords
wiring
power
circuit
subpattern
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69325953T
Other languages
German (de)
Other versions
DE69325953D1 (en
Inventor
Seiichi Oshima
Ken C O Mitsubishi D Takanashi
Fumitaka C C Mitsubis Tametani
Jun C O Fukuryo Semic Yamagata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15661792&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE69325953(T2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE69325953D1 publication Critical patent/DE69325953D1/en
Application granted granted Critical
Publication of DE69325953T2 publication Critical patent/DE69325953T2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0039—Galvanic coupling of ground layer on printed circuit board [PCB] to conductive casing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0262—Arrangements for regulating voltages or for using plural voltages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)
  • Inverter Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die vorliegende Erfindung bezieht sich auf eine Verbesserung zum Erzielen eines Leistungshalbleitermodules, das gegen elektrisches Rauschen widerstandsfähig ist.The present invention relates to an improvement for achieving a power semiconductor module resistant to electrical noise.

Bei einem Leistungshalbleitermodul sind eine Kombination einer Hauptschaltung und einer Steuerschaltung in der Form einer einzelnen Einrichtung vorgesehen, bei der die Hauptschaltung ein Halbleiterelement zum Steuern elektrischer Leistung aufweist, während die Steuerschaltung ein anderes Halbleiterelement zum Steuern der Tätigkeit der Hauptschaltung aufweist. Solch ein Halbleitermodul wird oft bei einem Inverter zum Steuern von Motoren und ähnlichem benutzt. Das Leistungshalbleitermodul sollte eine Leistung bei einer hohen Frequenz schalten können zum Verringern des Leistungsverlustes und zum Sicherstellen einer schnellen Reaktion und einer Genauigkeit bei der Zieleinrichtung, die durch das Leistungshalbleitermodul zu steuern sind, z. B. Motoren. Weiter ist es wünschenswert, Leistungshalbleitermodule zu erzielen, die zum Steuern hoher Leistung betreibbar und zum Treiben groß bemessener Motoren der industriellen Anwendung benutzbar sind. Als Reaktion auf diese Anforderung sind neue Leistungshalbleitermodule entwickelt worden, in denen ein bipolarer Transistor mit isoliertem Gate (was im folgenden hier als "IGBT" bezeichnet wird), der für Hochgeschwindigkeitsschalten geeignet ist, als eine Leistungssteuerhalbleitereinrichtung genutzt wird, so daß eine Spannung von ungefähr 220 V und ein Strom von ungefähr 30 A bei einer Frequenz von ungefähr 10 kHz gesteuert werden.In a power semiconductor module, a combination of a main circuit and a control circuit are provided in the form of a single device, in which the main circuit comprises a semiconductor element for controlling electric power, while the control circuit comprises another semiconductor element for controlling the operation of the main circuit. Such a semiconductor module is often used in an inverter for controlling motors and the like. The power semiconductor module should be able to switch power at a high frequency to reduce power loss and to ensure a quick response and accuracy in the target device to be controlled by the power semiconductor module, e.g., motors. Further, it is desirable to achieve power semiconductor modules operable to control high power and usable for driving large-sized motors of industrial application. In response to this requirement, new power semiconductor modules have been developed in which an insulated gate bipolar transistor (hereinafter referred to as "IGBT") capable of high-speed switching is used as a power control semiconductor device so that a voltage of about 220 V and a current of about 30 A are controlled at a frequency of about 10 kHz.

Es ist jedoch immer noch nötig, Einrichtungen zu erhalten, die höhere Leistung bei höherer Frequenz steuern können. Die folgen de Probleme sollten zum Erzielen von Leistungshalbleitermodulen gelöst werden, die zum Steuern einer Spannung von ungefähr 440 V und eines Stromes von 30 A bis 600 A bei einer Frequenz von 10 kHz bis 20 kHz betreibbar sind.However, it is still necessary to obtain devices that can control higher power at higher frequency. The following These problems should be solved to achieve power semiconductor modules operable to control a voltage of approximately 440 V and a current of 30 A to 600 A at a frequency of 10 kHz to 20 kHz.

Im allgemeinen nimmt elektrisches Rauschen im Verhältnis mit der Betriebsfrequenz und des Stromes, die zu steuern sind, zu. Das elektrische Rauschen verursacht oft Betriebsfehler in den Halbleiterelementen, die in der Steuerschaltung enthalten sind. Selbst wenn die Auslegung der Leistungshalbleitermodule derart geändert wird, daß Leistungshalbleiterelemente mit der Fähigkeit des Hochgeschwindigkeitsschaltens und großen Stromes auf Leiterplatten mit der Fähigkeit großen Stromes angebracht werden, ist es folglich unmöglich, Betriebsfehler aufgrund elektrischen Rauschens zu verhindern, um Leistungshalbleitermodule höherer Frequenz und größeren Stromes zu erhalten.In general, electrical noise increases in proportion to the operation frequency and the current to be controlled. The electrical noise often causes operation errors in the semiconductor elements included in the control circuit. As a result, even if the design of the power semiconductor modules is changed so that power semiconductor elements with high-speed switching and large current capability are mounted on circuit boards with large current capability, it is impossible to prevent operation errors due to electrical noise to obtain power semiconductor modules of higher frequency and larger current.

Es ist ebenfalls bei niedrigeren Leistungsmodulen für eine Ausgangsspannung von 220 V und eines Ausgangsstromes unterhalb von höchstens 30 A zum Beispiel wünschenswert gewesen, Betriebsfehler aufgrund von elektrischem Rauschen zum Verringern der Größe der Module zu verhindern.It has also been desirable for lower power modules for an output voltage of 220 V and an output current below 30 A, for example, to prevent operating errors due to electrical noise in order to reduce the size of the modules.

Aus der US 4 965 710, EP 0 425 841 A und US 5 043 526 sind Leistungshalbleitermodule bekannt mit einer Hauptschaltung und einer Steuerschaltung, die jeweils eine Leiterplatte aufweisen. Insbesondere aus der US 4 965 710 ist es bekannt, die Hauptschaltung in einer ersten Ebene und die Steuerschaltung in einer zweiten Ebene oberhalb der ersten Ebene anzuordnen. Die US 4 965 710 dient als Grundlage für den Oberbegriff des Anspruches 1.From US 4 965 710, EP 0 425 841 A and US 5 043 526, power semiconductor modules are known with a main circuit and a control circuit, each of which has a circuit board. In particular from US 4 965 710 it is known to arrange the main circuit in a first level and the control circuit in a second level above the first level. US 4 965 710 serves as the basis for the preamble of claim 1.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Leistungshalbleitermodul einer relativ kleinen Größe zu erhalten, daß zum Steuern großer Leistung bei einer hohen Frequenz und frei von Betriebsfehlern aufgrund elektrischen Rauschens betreibbar ist.It is an object of the present invention to obtain a power semiconductor module of a relatively small size operable to control large power at a high frequency and free from operation errors due to electrical noise.

Diese Aufgabe wird gelöst durch ein Leistungshalbleitermodul mit den Merkmalen des Anspruches 1 oder 10.This object is achieved by a power semiconductor module with the features of claim 1 or 10.

Gemäß der vorliegenden Erfindung wird verhindert, daß elektrisches Rauschen das erste Untermuster zum Übertragen des Eingangssignales erreicht, wodurch Einstreuen des elektrischen Rauschens in das Eingangssignal der Steuerschaltung unterdrückt wird. Somit kann ein Fehlbetrieb der Steuerschaltung aufgrund des elektrischen Rauschens effektiv verhindert werden.According to the present invention, electrical noise is prevented from reaching the first sub-pattern for transmitting the input signal, thereby suppressing the electrical noise from being introduced into the input signal of the control circuit. Thus, malfunction of the control circuit due to the electrical noise can be effectively prevented.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.Further embodiments of the invention are specified in the subclaims.

Die Ausgestaltung des Anspruches 2 macht es möglich zu verhindern, daß elektrisches Rauschen die Untermuster zum Übertragen von Signalen, die sich auf entsprechende Tätigkeit hin der Steuerschaltung und der Hauptschaltung beziehen, erreicht, wodurch Einstreuen des elektrischen Rauschens und der Signale unterdrückt wird. Die Ausgestaltung von Anspruch 3 verstärkt weiter die Eigenschaft, daß elektrisches Rauschen kaum die Untermuster erreicht. Gemäß der Ausgestaltung von Anspruch 7 ist die erste Leiterplatte zum Anordnen einer Hauptschaltung darauf im wesentlichen der zweiten Leiterplatte zum Anordnen einer Steuerschaltung darauf zugewandt. Daher kann das Leistungshalbleitermodul kompakt hergestellt werden. Weiterhin sind die Leistungssteuerhalbleiterelemente, die der Mehrzahl von Phasen entsprechen, die auf der ersten Leiterplatte vorgesehen sind, nahe den zugehörigen Halbleiterelementen auf der zweiten Schaltung angeordnet, von denen ein Leistungspotential den entsprechenden Leistungssteuerhalbleiterelementen gemeinsam ist. Folglich ist der Einfluß des elektrischen Rauschens, daß in den anderen Leistungssteuerhalbleiterelementen erzeugt wird, deren Leistungspotentiale sich von dem des Halbleiterelementes für den Betrieb des Halbleiterelementes unterscheiden, verringert. Gemäß der Ausgestaltung von Anspruch 8 ist das elektrisch leitende Blatt effek tiv zum Abschirmen der Steuerschaltung vom Rauschen. Die Ausgestaltung von Anspruch 9 macht die Abschirmung der Steuerschaltung gegen Rauschen für jede Gruppe von Steuerelementen möglich. In allen Fällen sind die Module gemäß der vorliegenden Erfindung vorteilhaft beim Verhindern der Fehltätigkeit der Steuerschaltung aufgrund des elektrischen Rauschens.The embodiment of claim 2 makes it possible to prevent electrical noise from reaching the subpatterns for transmitting signals relating to respective operations of the control circuit and the main circuit, thereby suppressing leakage of the electrical noise and signals. The embodiment of claim 3 further enhances the property that electrical noise hardly reaches the subpatterns. According to the embodiment of claim 7, the first circuit board for arranging a main circuit thereon substantially faces the second circuit board for arranging a control circuit thereon. Therefore, the power semiconductor module can be made compact. Furthermore, the power control semiconductor elements corresponding to the plurality of phases provided on the first circuit board are arranged near the corresponding semiconductor elements on the second circuit of which a power potential is common to the corresponding power control semiconductor elements. Consequently, the influence of electrical noise generated in the other power control semiconductor elements whose power potentials are different from that of the semiconductor element for operating the semiconductor element is reduced. According to the embodiment of claim 8, the electrically conductive sheet is effective tive for shielding the control circuit from noise. The embodiment of claim 9 makes shielding the control circuit against noise possible for each group of control elements. In all cases, the modules according to the present invention are advantageous in preventing the malfunction of the control circuit due to electrical noise.

Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.These and other objects, features, aspects and advantages of the present invention will become more apparent from the detailed description of the present invention when taken in conjunction with the accompanying drawings.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Fig. 1 ist eine Draufsicht, die eine erste Verdrahtungsmusterschicht der Leiterplatte für eine Steuerschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;Fig. 1 is a plan view showing a first wiring pattern layer of the circuit board for a control circuit according to a preferred embodiment of the present invention;

Fig. 2 ist ein Schaltbild eines Leistungshalbleitermodules gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 2 is a circuit diagram of a power semiconductor module according to the preferred embodiment of the present invention;

Fig. 3 ist eine perspektivische Außenansicht des Leistungshalbleitermodules gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 3 is an external perspective view of the power semiconductor module according to the preferred embodiment of the present invention;

Fig. 4 ist eine Draufsicht einer Hauptschaltung, die in dem Leistungshalbleitermodul gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung enthalten ist;Fig. 4 is a plan view of a main circuit included in the power semiconductor module according to the preferred embodiment of the present invention;

Fig. 5 ist eine Draufsicht einer Steuerschaltung, die in dem Leistungshalbleitermodul gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung enthalten ist;Fig. 5 is a plan view of a control circuit included in the power semiconductor module according to the preferred embodiment of the present invention;

Fig. 6 ist eine vordere Schnittansicht des Leistungshalbleitermodules gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 6 is a front sectional view of the power semiconductor module according to the preferred embodiment of the present invention;

Fig. 7 ist eine vordere Schnittansicht eines Leistungshalbleitermodules gemäß einer Modifikation der vorliegenden Erfindung;Fig. 7 is a front sectional view of a power semiconductor module according to a modification of the present invention;

Fig. 8 ist eine Draufsicht eines Kupferblattes bei der Modifikation der vorliegenden Erfindung;Fig. 8 is a plan view of a copper sheet in the modification of the present invention;

Fig. 9 ist eine teilweise weggeschnittene Ansicht einer Leiterplatte der Steuerschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 9 is a partially cutaway view of a circuit board of the control circuit according to the preferred embodiment of the present invention;

Fig. 10 ist eine Draufsicht einer zweiten Verdrahtungsmusterschicht in der Leiterplatte der Steuerschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 10 is a plan view of a second wiring pattern layer in the circuit board of the control circuit according to the preferred embodiment of the present invention;

Fig. 11 ist eine Draufsicht einer dritten Verdrahtungsmusterschicht in der Leiterplatte der Steuerschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 11 is a plan view of a third wiring pattern layer in the circuit board of the control circuit according to the preferred embodiment of the present invention;

Fig. 12 ist eine Draufsicht einer vierten Verdrahtungsmusterschicht in der Leiterplatte der Steuerschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 12 is a plan view of a fourth wiring pattern layer in the circuit board of the control circuit according to the preferred embodiment of the present invention;

Fig. 13 ist eine Schnittansicht der Leiterplatte der Steuerschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 13 is a sectional view of the circuit board of the control circuit according to the preferred embodiment of the present invention;

Fig. 14 ist eine Schnittansicht der Leiterplatte der Hauptschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 14 is a sectional view of the circuit board of the main circuit according to the preferred embodiment of the present invention;

Fig. 15 ist eine Draufsicht eines Verdrahtungsmusters auf der Leiterplatte der Hauptschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 15 is a plan view of a wiring pattern on the printed circuit board of the main circuit according to the preferred embodiment of the present invention;

Fig. 16 ist eine andere Draufsicht eines Verdrahtungsmusters auf der Leiterplatte der Hauptschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 16 is another plan view of a wiring pattern on the circuit board of the main circuit according to the preferred embodiment of the present invention;

Fig. 17 ist eine Draufsicht einer Leiterplatte gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 17 is a plan view of a circuit board according to the second preferred embodiment of the present invention;

Fig. 18 ist eine perspektivische Außenansicht eines Modules gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;Fig. 18 is an external perspective view of a module according to the second preferred embodiment of the present invention;

Fig. 19 ist eine Draufsicht der Leiterplatte gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung undFig. 19 is a plan view of the circuit board according to the second preferred embodiment of the present invention and

Fig. 20 ist eine Schnittansicht der Leiterplatte gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.Fig. 20 is a sectional view of the circuit board according to the second preferred embodiment of the present invention.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN < < DESCRIPTION OF THE PREFERRED EMBODIMENTS < < 1. Erste bevorzugte Ausführungsform > > 1. First preferred embodiment >> < Schaltungsaufbau und Betrieb des Modules 100 > < Circuit design and operation of Module 100 >

Fig. 2 ist ein Schaltbild, das einen Hauptabschnitt einer Schaltung 110 zeigt, die in einem Leistungshalbleitermodul 100 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung enthalten ist. Die Nennausgangsspannung des Modules 100 beträgt 440 V und der maximale Ausgangsstrom des Modules 100 beträgt 30 A bis 600 A zum Beispiel. Die Schaltfrequenz zum wiederholten Einschalten und Ausschalten des Ausgangsstromes beträgt 10 kHz bis 20 kHz.Fig. 2 is a circuit diagram showing a main portion of a circuit 110 included in a power semiconductor module 100 according to a first preferred embodiment of the present invention. The rated output voltage of the module 100 is 440 V, and the maximum output current of the module 100 is 30 A to 600 A, for example. The switching frequency for repeatedly turning on and off the output current is 10 kHz to 20 kHz.

Die Schaltung 110 weist zwei Schaltungsteile 120 und 130 auf. Die Hauptschaltung 120 ist ein Schaltungsteil, daß zum Steuern einer elektrischen Ausgangsleistung betreibbar ist. Ein hohes Gleichstrompotential P und ein niedriges Gleichstrompotential N werden an Leistungsanschlüsse PS(P und N) von einer externen Leistungsquelle (nicht gezeigt) angelegt. Das heißt, elektrische Leistung wird von der externen Leistungsquelle an die Hauptschaltung 120 durch die Leistungsanschlüsse PS(P) und PS(N) angelegt. Die Hauptschaltung 120 weist sechs IGBT-Elemente T1-T6 auf, die zum Steuern der Eingangsleistung für jede der drei Phasen U, V und W betreibbar sind. Die gesteuerte Dreiphasenleistung wird an eine elektrische Zieleinrichtung, die außerhalb des Modules 100 vorgesehen ist, durch drei Ausgangsanschlüsse OUT(U), OUT(V) und OUT(W) ausgegeben.The circuit 110 includes two circuit parts 120 and 130. The main circuit 120 is a circuit part operable to control an output electric power. A high DC potential P and a low DC potential N are applied to power terminals PS(P and N) from an external power source (not shown). That is, electric power is applied from the external power source to the main circuit 120 through the power terminals PS(P) and PS(N). The main circuit 120 includes six IGBT elements T1-T6 operable to control the input power for each of the three phases U, V and W. The controlled three-phase power is output to a target electric device provided outside the module 100 through three output terminals OUT(U), OUT(V) and OUT(W).

Die Steuerschaltung 130 ist ein Schaltungsteil zum Steuern des IGBT-(bipolarer Transistor mit isoliertem Gate)Elemente T1-T6. Die Steuerschaltung 130 weist sechs aktive Halbleiterelemente IC1-IC6 auf. Die Halbleiterelemente IC1-IC6 erzeugen Gatespannungssignale VGl-VG6 als Reaktion auf Eingangssignale VIN1-VIN6, die durch Signalanschlüsse IN1-IN6 eingegeben werden, und gibt die Gatespannungssignale VG1-VG6 an die Gateelektroden G der entsprechenden IGBT-Elemente T1-T6 aus. Die IGBT-Elemente T1-T6 öffnen und schließen die Strompfade zwischen Kollektorelektroden C und Emitterelektroden E.The control circuit 130 is a circuit part for controlling the IGBT (insulated gate bipolar transistor) elements T1-T6. The control circuit 130 has six active semiconductor elements IC1-IC6. The semiconductor elements IC1-IC6 generate gate voltage signals VGl-VG6 in response to input signals VIN1-VIN6 inputted through signal terminals IN1-IN6, and output the gate voltage signals VG1-VG6 to the gate electrodes G of the corresponding IGBT elements T1-T6. The IGBT elements T1-T6 open and close the current paths between collector electrodes C and emitter electrodes E.

Vier einzelne externe Gleichstromleistungsquellen sind zwischen Leistungselektroden VCC1-VCC4 für ein höheres oder positives Potential beziehungsweise vier Leistungselektroden VEE1-VEE4 für ein niedriges oder negatives Potential geschaltet, wodurch Gleichspannungen an die Halbleiterelemente IC1-IC6 durch diese Leistungsanschlüsse angelegt werden. Die negativen Leistungsanschlüsse VEE1-VEE4 sind mit den Emittern E der IGBT-Elemente T1-T3 verbunden, während der andere negative Leistungsanschluß VEE4 mit den Emittern E der anderen IGBT-Elemente T4-T6 verbunden ist, die auf dem gleichen elektrischen Potential liegen.Four individual external DC power sources are connected between power electrodes VCC1-VCC4 for a higher or positive potential and four power electrodes VEE1-VEE4 for a low or negative potential, respectively, whereby DC voltages are applied to the semiconductor elements IC1-IC6 through these power terminals. The negative power terminals VEE1-VEE4 are connected to the emitters E of the IGBT elements T1-T3, while the other negative power terminal VEE4 is connected to the emitters E of the other IGBT elements T4-T6, which are at the same electrical potential.

Die Hauptschaltung 120 ist so ausgelegt, daß sie gegen starke Ströme und durch die Ströme erzeugte Wärme widerstandsfähig ist, da relativ große Ströme durch die Hauptschaltung 120 fließen. Auf der anderen Seite fließen relativ kleine Ströme in der Steuerschaltung 130, da die Schaltung 130 nur zum Steuern der Spannungssignale vorgesehen ist. Folglich ist es nicht notwendig, die Steuerschaltung 130 als eine Schaltung auszulegen, die gegen starke Ströme widerstandsfähig ist.The main circuit 120 is designed to withstand large currents and heat generated by the currents, since relatively large currents flow through the main circuit 120. On the other hand, relatively small currents flow in the control circuit 130 since the circuit 130 is only intended to control the voltage signals. Consequently, it is not necessary to design the control circuit 130 as a circuit that is resistant to large currents.

< Außenansicht des Modules 100 > < External view of Module 100 >

Fig. 3 ist eine perspektivische Ansicht, die die Außenseite des Modules 100 darstellt. Das Modul 100 weist ein aus einem Isolator wie ein synthetisches Harz gemachtes Gehäuse 101 auf. Eine Abdeckung 102 ist an der Oberseite des Gehäuses 101 vorgesehen. Die Anschlüsse 103 der Hauptschaltung 110 und die Anschlüsse 104 der Steuerschaltung 120 stehen aus dem Gehäuse 101 hervor.Fig. 3 is a perspective view showing the outside of the module 100. The module 100 has a case 101 made of an insulator such as a synthetic resin. A cover 102 is provided on the top of the case 101. The terminals 103 of the main circuit 110 and the terminals 104 of the control circuit 120 protrude from the case 101.

< Anordnung der Elemente in der Hauptschaltung 120 > < Arrangement of elements in the main circuit 120 >

Fig. 4 ist eine Draufsicht von Leiterplatten 121 der Hauptschaltung 120, die an einer vorbestimmten Stelle des Gehäuses 101 angebracht sind. Die Leiterplatten 121 weisen vier Leiterplatten 121a-121d auf. Die Leiterplatten 121a-121d sind auf der oberen Oberfläche einer Kupferbasis 122 angeordnet, die als Bo denebene des Gehäuses 101 dient. Die IGBT-Elemente T1-T6 mit ihren zugehörigen passiven Schaltungselementen D1-D6 und Leitungsmuster sind auf den Leiterplatten 121a und 121b vorgesehen. Die Verdrahtungsmuster P(P), P(N), P(U), P(V) und P(W) sind jene für das höhere Potential P, das niedrigere Potential N, den U- Phasenausgang, den V-Phasenausgang beziehungsweise den W- Phasenausgang. Diese Verdrahtungsmuster weisen ausreichende Breiten für großen Strom, der dadurch fließt, auf. Entsprechende Verdrahtungsmuster sind mit den entsprechenden Leistungselektroden PS(P), PS(N), OUT(U), OUT(V) beziehungsweise OUT(W) auf den mit gestrichelten Linien bezeichneten Teilen verbunden.Fig. 4 is a plan view of circuit boards 121 of the main circuit 120 mounted at a predetermined location of the housing 101. The circuit boards 121 include four circuit boards 121a-121d. The circuit boards 121a-121d are arranged on the upper surface of a copper base 122, which is called a bo den plane of the case 101. The IGBT elements T1-T6 with their associated passive circuit elements D1-D6 and wiring patterns are provided on the circuit boards 121a and 121b. The wiring patterns P(P), P(N), P(U), P(V) and P(W) are those for the higher potential P, the lower potential N, the U-phase output, the V-phase output and the W-phase output, respectively. These wiring patterns have sufficient widths for large current flowing therethrough. Corresponding wiring patterns are connected to the corresponding power electrodes PS(P), PS(N), OUT(U), OUT(V) and OUT(W) on the parts indicated by dashed lines, respectively.

Die Leiterplatten 121c und 121d sind jene zum Verbinden der IGBT-Elemente T1-T6 mit der Steuerschaltung 130. Unter den auf den Leiterplatten 121c und 121d vorgesehenen Verdrahtungsmustern sind die Verdrahtungsmuster P(G1)-P(G6) mit den Gateelektroden G der IGBT-Elemente T1-T6 verbunden. Jedes der IGBT-Elemente T1-T6 weist eine Detektorschaltung darin auf zum Erfassen des in der Kollektorelektrode C fließenden Kollektorstromes und zum Ausgeben eines Spannungssignales entsprechend des erfaßten Kollektorstromes. Die Verdrahtungsmuster P(S1)-P(S6) sind mit den in den IGBT-Elementen T1-T6 enthaltenen Detektorschaltungen verbunden zum Übertragen der die Kollektorströme darstellenden erfaßten Signale. Die Verdrahtungsmuster P(EX) dienen zum Übertragen anderer Signale.The circuit boards 121c and 121d are those for connecting the IGBT elements T1-T6 to the control circuit 130. Among the wiring patterns provided on the circuit boards 121c and 121d, the wiring patterns P(G1)-P(G6) are connected to the gate electrodes G of the IGBT elements T1-T6. Each of the IGBT elements T1-T6 has a detector circuit therein for detecting the collector current flowing in the collector electrode C and for outputting a voltage signal corresponding to the detected collector current. The wiring patterns P(S1)-P(S6) are connected to the detector circuits included in the IGBT elements T1-T6 for transmitting the detected signals representing the collector currents. The wiring patterns P(EX) are for transmitting other signals.

Auf dem mit gestrichelten Linien dargestellten Abschnitten sind diese Verdrahtungsmuster mit dem einen Ende eines entsprechenden von leitenden Stiften PI (Fig. 6) verbunden, die mit der Steuerschaltung 130 verbunden sind. Das heißt, diese Verdrahtungsmuster sind mit der Steuerschaltung 130 durch die leitende Stifte PI verbunden. Viele Drähte w sind zum Verbinden entsprechend der Elemente und zum Verbinden der Elemente mit den entsprechenden Verdrahtungsmustern vorgesehen.On the portions shown with dashed lines, these wiring patterns are connected to one end of a corresponding one of conductive pins PI (Fig. 6) connected to the control circuit 130. That is, these wiring patterns are connected to the control circuit 130 through the conductive pins PI. Many wires w are provided for connecting correspondingly to the elements and for connecting the elements to the corresponding wiring patterns.

< Anordnung der Elemente in der Steuerschaltung 130 > < Arrangement of elements in the control circuit 130 >

Fig. 5 ist eine Draufsicht einer Leiterplatte 131 für die Steuerschaltung 130. Da dieses Modul zur Benutzung für große Ströme ist, ist die Steuerschaltung 130 auf der Platte 131 angeordnet, die von den Platten 121 getrennt sind, auf denen die Hauptschaltung 120 angeordnet ist, die große Wärmebeträge erzeugt. Auf der Leiterplatte 131 sind die aktiven Halbleiterelemente IC1-IC7, ihre zugehörigen verschiedenen passiven Elemente EL und Verdrahtungsmuster vorgesehen. Entsprechende passive Elemente EL sind nahe den zugehörigen der Halbleiterelemente T1-T7 angeordnet zum Verhindern, daß die Halbleiterelemente T1-T7 aufgrund elektrischen Rauschens eine Fehltätigkeit ausführen. Das heißt, die obere Hauptoberfläche der Leiterplatte 131 ist konzeptuell in eine Mehrzahl von getrennten Gebieten A1-A7 durch imaginäre Grenzen unterteilt, die in Fig. 5 durch unterbrochene Linien gezeigt sind, und entsprechende der Halbleiterelemente IC1-IC7 und ihrer zugehörigen Schaltungselemente EL sind in den entsprechenden unterteilten Gebieten A1-A7 vorgesehen, die ihnen zugewiesen sind. Die Aufgabe des Vorsehens des Halbleiterelementes IC7 unterscheidet sich von der der anderen Halbleiterelemente IC1-IC6.Fig. 5 is a plan view of a circuit board 131 for the control circuit 130. Since this module is for use with large currents, the control circuit 130 is arranged on the board 131, which is separate from the boards 121 on which the main circuit 120 is arranged, which generates large amounts of heat. On the circuit board 131, the active semiconductor elements IC1-IC7, their corresponding various passive elements EL and wiring patterns are provided. Respective passive elements EL are arranged near the corresponding ones of the semiconductor elements T1-T7 to prevent the semiconductor elements T1-T7 from malfunctioning due to electrical noise. That is, the upper main surface of the circuit board 131 is conceptually divided into a plurality of divided regions A1-A7 by imaginary boundaries shown by broken lines in Fig. 5, and corresponding ones of the semiconductor elements IC1-IC7 and their associated circuit elements EL are provided in the corresponding divided regions A1-A7 assigned to them. The purpose of providing the semiconductor element IC7 is different from that of the other semiconductor elements IC1-IC6.

Durchgangslöcher TH(E1)-TH(E6), TH(G1)-TH(G6), TH(S1)-TH(S6) und TH(EX) sind in der Leiterplatte 131 gebildet und mit den Verdrahtungsmustern verbunden. Ein anderes Ende eines jeden leitenden Stiftes PI (Fig. 6) ist mit dem entsprechenden Durchgangsloch verbunden.Through holes TH(E1)-TH(E6), TH(G1)-TH(G6), TH(S1)-TH(S6) and TH(EX) are formed in the circuit board 131 and connected to the wiring patterns. Another end of each conductive pin PI (Fig. 6) is connected to the corresponding through hole.

Folglich sind die Durchgangslöcher TH(E1)-TH(E6), TH(G1)-TH(G6), TH(S1)-TH(S6) und TH(EX) mit den Verdrahtungsmustern in P(E1)- P(E6), P(G1)-P(G6), P(S1)-P(S6) und P(EX) durch die Stifte PI verbunden. Die Anschlüsse 104, die mit den Verdrahtungsmustern sind, sind auf der Leiterplatte 131 eingebaut, wobei die Anschlüsse 104 ebenfalls mit den oben erwähnten externen Leistungsquellen verbunden sind.Consequently, the through holes TH(E1)-TH(E6), TH(G1)-TH(G6), TH(S1)-TH(S6) and TH(EX) are connected to the wiring patterns in P(E1)- P(E6), P(G1)-P(G6), P(S1)-P(S6) and P(EX) through the pins PI. The terminals 104 connected to the wiring patterns are installed on the circuit board 131, the terminals 104 also being connected to the external power sources mentioned above.

Die Schaltungselemente auf den Leiterplatten 121 und der Leiterplatte 131 sind derart angeordnet, daß jedes der Halbleiterelemente IC1-IC6 und ihre zugehörigen Elemente gerade oder nahezu über entsprechenden der IGBT-Elemente T1-T6 und ihrer zugehörigen Elemente D1-D6 angeordnet sind, wenn die Platten 121 und 131 in dem Modul 100 angebracht sind, wie in Fig. 6 gezeigt ist. Zum Beispiel, das Gebiet A1 der Leiterplatte 131, auf dem das Halbleiterelement IC1 und seine zugehörigen Elemente EL gerade oder nahezu über dem Gebiet der Leiterplatten 121 angeordnet sind, auf dem das IGBT-Element T1 und sein zugehöriges Element D1 vorgesehen sind. Durch solch eine Konfiguration wird effektiv eine fehlerhafte Tätigkeit der Halbleiterelemente IC1-IC6 aufgrund elektrischen Rauschens verhindert, daß in den Elementen erzeugt wird, die in den Leiterplatten 121 vorgesehen sind, der Grund dafür ist wie folgt:The circuit elements on the circuit boards 121 and the circuit board 131 are arranged such that each of the semiconductor elements IC1-IC6 and their associated elements are arranged just or almost above corresponding ones of the IGBT elements T1-T6 and their associated elements D1-D6 when the boards 121 and 131 are mounted in the module 100 as shown in Fig. 6. For example, the area A1 of the circuit board 131 on which the semiconductor element IC1 and its associated elements EL are arranged just or almost above the area of the circuit boards 121 on which the IGBT element T1 and its associated element D1 are provided. Such a configuration effectively prevents erroneous operation of the semiconductor elements IC1-IC6 due to electrical noise generated in the elements provided in the circuit boards 121, the reason for this being as follows:

Wenn die IGBT-Elemente T1-T6 zum Einschalten und Ausschalten großer Kollektorströme tätig sind, wird elektrisches Rauschen in den IGBT-Elementen T1-T6 erzeugt und zu den Halbleiterelementen IC1-IC6 ausgebreitet. Das negative Leistungspotential des Halbleiterelementes IC1 zum Beispiel ist jedoch für das IGBT-Element T1 gemeinsam, so daß der Einfluß des Rauschens von dem IGBT- Element T1 auf den Betrieb des Halbleiterelementes IC1 nicht so groß ist. Andererseits ist der Betrieb des Halbleiterelementes IC1 empfindlich für das Rauschen von den anderen IGBT-Elementen T2-T6. Somit ist bei dem vorliegenden Modul das Gebiet A1 für das Halbleiterelement IC1 und seine zugehörigen Elemente EL über dem IGBT-Element T1, das durch diese Steuerelemente zu steuern ist, und relativ weit weg von den anderen IGBT-Elementen T2-T6 angeordnet. Folglich beeinflußt das Rauschen von dem IGBT- Element T1 kaum all die entsprechenden Steuerelemente IC1 und die anderen Steuerelemente IC2-IC6. Die anderen IGBT-Elemente sind ebenfalls auf ähnliche Weise angeordnet, so daß Einflüsse des Rauschens auf die Steuerelemente IC1-IC6 effektiv verhindert wird. Bei dem dargestellten Beispiel sind die entsprechenden negativen Leistungspotentiale für die IGBT-Elemente IC4-IC6 zusam men mit IC7 gemeinsam mit dem Emitterpotential der IGBT-Elemente IC4-IC6. Folglich können die Gebiete A4-A7 der Leiterplatte 131 über dem Gebiet der Platten 121 angeordnet sein, die all die IGBT-Elemente T4-T6 umfaßt.When the IGBT elements T1-T6 operate to turn on and off large collector currents, electrical noise is generated in the IGBT elements T1-T6 and propagated to the semiconductor elements IC1-IC6. However, the negative power potential of the semiconductor element IC1, for example, is common to the IGBT element T1, so that the influence of the noise from the IGBT element T1 on the operation of the semiconductor element IC1 is not so large. On the other hand, the operation of the semiconductor element IC1 is sensitive to the noise from the other IGBT elements T2-T6. Thus, in the present module, the region A1 for the semiconductor element IC1 and its associated elements EL is arranged above the IGBT element T1 to be controlled by these control elements and relatively far away from the other IGBT elements T2-T6. Consequently, the noise from the IGBT element T1 hardly affects all the corresponding control elements IC1 and the other control elements IC2-IC6. The other IGBT elements are also arranged in a similar manner, so that influences of the noise on the control elements IC1-IC6 are effectively prevented. In the example shown, the corresponding negative power potentials for the IGBT elements IC4-IC6 are together with IC7 together with the emitter potential of the IGBT elements IC4-IC6. Consequently, the regions A4-A7 of the circuit board 131 can be arranged above the region of the plates 121 which includes all the IGBT elements T4-T6.

< Schnittaufbau des Moduls 100> < Sectional structure of module 100>

Fig. 6 ist eine vordere Schnittansicht des Moduls 100. Die Leiterplatte 131 ist über den Leiterplatten 121 in dem Modul 100 angeordnet, damit die Größe des Moduls 100 klein gemacht wird. Die entsprechenden Schaltungen auf den Platten 121 und 131 sind elektrisch miteinander durch die leitenden Stifte PI verbunden. Die Leiterplatten 121 sind aus Keramik oder Aluminiumnitrid hergestellt, und entsprechende Bodenoberflächen davon sind vollständig mit Kupferfilmen bedeckt. Die Kupferfilme sind auf die obere Oberfläche der Kupferbasis 122 gelötet, wodurch die Leiterplatten 121 an der Kupferbasis 122 befestigt sind. Die Verdrahtungsmuster P(N), P(W) usw. sind auf den oberen Oberflächen der Leiterplatten 121 gebildet, und Schaltungselemente einschließlich der IGBT-Elemente T3, T6 usw. sind an die Verdrahtungsmuster gelötet.Fig. 6 is a front sectional view of the module 100. The circuit board 131 is arranged above the circuit boards 121 in the module 100 so that the size of the module 100 is made small. The respective circuits on the boards 121 and 131 are electrically connected to each other through the conductive pins PI. The circuit boards 121 are made of ceramics or aluminum nitride, and respective bottom surfaces thereof are fully covered with copper films. The copper films are soldered to the upper surface of the copper base 122, thereby fixing the circuit boards 121 to the copper base 122. The wiring patterns P(N), P(W), etc. are formed on the upper surfaces of the circuit boards 121, and circuit elements including the IGBT elements T3, T6, etc. are soldered to the wiring patterns.

Die Kupferbasis 122, die im wesentlichen den Boden des Moduls 100 definiert, dient effektiv zum Verteilen von in dem Modul 100 erzeugter Wärme. Das heißt, die durch den Betrieb der Hauptschaltung 120 erzeugte Wärme wird durch die Kupferbasis 122 verteilt, wodurch eine exzessive Zunahme der Temperaturen der Hauptschaltung 120 und der Steuerschaltung 130 verhindert wird.The copper base 122, which essentially defines the bottom of the module 100, effectively serves to disperse heat generated in the module 100. That is, the heat generated by the operation of the main circuit 120 is dispersed by the copper base 122, thereby preventing an excessive increase in the temperatures of the main circuit 120 and the control circuit 130.

Der Körper der Abdeckung 102 ist aus einem elektrischen Isolator wie ein synthetisches Harz und einer Kupferplatte 105 hergestellt, die praktisch an allen Gebieten der Bodenoberfläche des Körpers anhaftet. Die Kupferplatte 105 ist elektrisch mit dem Leistungsanschluß PS(N) verbunden aber elektrisch von den anderen Anschlüssen 103 und 104 isoliert. Das heißt, das elektrische Potential der Kupferplatte 105 ist dem unteren Potential N gleichgesetzt, daß das stabile Referenzpotential des Moduls 100 ist. Folglich dient die Kupferplatte 105 effektiv zum Abschirmen externen elektromagnetischen Rauschens. Die Kupferplatte 105 unterdrückt das Eindringen von externem elektromagnetischen Rauschen in das Modul 100 zum Verhindern von Fehlbetrieb der Steuereinheit 130 usw. und unterdrückt zur gleichen Zeit Strahlung des elektromagnetischen Rauschens von der Hauptschaltung 120 usw. an das Äußere des Moduls 100. Wenn das Modul 100 tatsächlich benutzt wird, sind externe Einrichtungen einschließlich der mit dem Modul 100 verbundenen externen Leistungsquellen nahe dem Modul 100 vorgesehen. Bevorzugt werden die externen Einrichtungen auf dem Modul 100 angeordnet. Da der Wärmeverteilungsaufbau zum Verteilen der Wärme, die durch den relativ großen Leistungsverlust in der Hauptschaltung 120 erzeugt wird, in dem Boden des Moduls 100 vorgesehen ist, wie oben beschrieben wurde, wird verhindert, daß die externen Einrichtungen der Wärme ausgesetzt sind. Zum elektrischen Verbinden der externen Einrichtungen mit dem Modul 100 sind die Anschlüsse 103 und 104 auf der oberen Oberfläche des Moduls 100 vorgesehen. Die externen Einrichtungen erzeugen oft starkes Rauschen, und wenn das Modul 100 dem starken Rauschen ausgesetzt ist, besteht die Möglichkeit, daß das Modul 100 fehlerhaft tätig ist. Andererseits ist die Abdeckung 100 gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung mit der Kupferplatte 105 versehen. Das starke elektromagnetische Rauschen von den externen Einrichtungen wird durch den Kupferfilm 105 zum Verhindern des Eindringens des Rauschens in die Steuerschaltung 130 abgeschirmt.The body of the cover 102 is made of an electrical insulator such as a synthetic resin and a copper plate 105 which adheres to practically all areas of the bottom surface of the body. The copper plate 105 is electrically connected to the power terminal PS(N) but is electrically isolated from the other terminals 103 and 104. That is, the electrical potential of the copper plate 105 is set equal to the lower potential N that is the stable reference potential of the module 100. is. Consequently, the copper plate 105 effectively serves to shield external electromagnetic noise. The copper plate 105 suppresses the intrusion of external electromagnetic noise into the module 100 to prevent malfunction of the control unit 130, etc., and at the same time suppresses radiation of the electromagnetic noise from the main circuit 120, etc. to the outside of the module 100. When the module 100 is actually used, external devices including external power sources connected to the module 100 are provided near the module 100. Preferably, the external devices are arranged on the module 100. Since the heat dissipation structure for dissipating the heat generated by the relatively large power loss in the main circuit 120 is provided in the bottom of the module 100 as described above, the external devices are prevented from being exposed to the heat. For electrically connecting the external devices to the module 100, the terminals 103 and 104 are provided on the upper surface of the module 100. The external devices often generate large noise, and when the module 100 is exposed to the large noise, there is a possibility that the module 100 may malfunction. On the other hand, according to the preferred embodiment of the present invention, the cover 100 is provided with the copper plate 105. The large electromagnetic noise from the external devices is shielded by the copper film 105 to prevent the noise from entering the control circuit 130.

Fig. 7 und 8 stellen ein anderes Beispiel zum Abschirmen elektromagnetischen Rauschens dar. Fig. 7 ist eine vordere Schnittansicht des Moduls 100 einschließlich des Abschirmaufbaues, während Fig. 8 eine Draufsicht auf eine Kupferplatte 106 in dem Abschirmaufbau ist.Figs. 7 and 8 illustrate another example of shielding electromagnetic noise. Fig. 7 is a front sectional view of the module 100 including the shielding structure, while Fig. 8 is a plan view of a copper plate 106 in the shielding structure.

Wie in Fig. 8 durch Schraffur gezeigt ist, ist die Kupferplatte in eine Mehrzahl von Teilkupferplatten 106a-106d unterteilt. Die Teilkupferplatten 106a-106c sind getrennt und so angeordnet, daß sie die Räume zwischen den entsprechenden Gebieten A1-A3 der Leiterplatte 131 abdecken. Die Leistungspotentiale der Halbleiterelemente IC&sub4;-IC7 sind einander gleich, und die Gebiete A4-A7 sind durch eine einzelne Teilkupferplatte 106d abgedeckt. Die Teilkupferplatten 106a-106d sind durch leitende Drähte 107 mit den Emitterpotentialen der entsprechenden IGBT-Elemente T1-T4 verbunden, die die negativen Leistungspotentiale der entsprechenden Gebiete der Leiterplatte 131 sind. Die leitenden Drähte 107 sind in Löcher 108a-108d eingeführt und verlötet, die in den Teilkupferplatten 106a-106d gebildet sind, wobei die Drähte 107 elektrisch mit den Teilkupferplatten 106a-106d verbunden sind. Die Kupferplatte 106 ist wie die Kupferplatte 105 in Fig. 6 effektiv zum Abschirmen elektromagnetischen Rauschens.As shown by hatching in Fig. 8, the copper plate is divided into a plurality of partial copper plates 106a-106d. The partial copper plates 106a-106c are separated and arranged so that they cover the spaces between the corresponding regions A1-A3 of the circuit board 131. The power potentials of the semiconductor elements IC₄-IC7 are equal to each other, and the regions A4-A7 are covered by a single partial copper plate 106d. The partial copper plates 106a-106d are connected by conductive wires 107 to the emitter potentials of the corresponding IGBT elements T1-T4, which are the negative power potentials of the corresponding regions of the circuit board 131. The conductive wires 107 are inserted and soldered into holes 108a-108d formed in the partial copper plates 106a-106d, the wires 107 being electrically connected to the partial copper plates 106a-106d. The copper plate 106, like the copper plate 105 in Fig. 6, is effective for shielding electromagnetic noise.

Die Teilkupferplatten 106a-106d sind mit rechteckigen Kerben oder Löchern zum elektrischen Isolieren der Platten 106a-106d von den Anschlüssen 103 versehen. In beiden Strukturen von Fig. 6 und 7 ist der innere Raum 109 des Gehäuses 100 eins mit synthetischem Harz oder ähnlichem gefüllt und abgedichtet zum Schützen entsprechender elektronischer Elemente, die in den IGBT-Elementen T1-T6 enthalten sind.The partial copper plates 106a-106d are provided with rectangular notches or holes for electrically isolating the plates 106a-106d from the terminals 103. In both structures of Figs. 6 and 7, the inner space 109 of the housing 100 is filled with synthetic resin or the like and sealed for protecting respective electronic elements contained in the IGBT elements T1-T6.

< Verdrahtungsmuster auf der Leiterplatte 130 > < Wiring pattern on the circuit board 130 >

Fig. 9 ist eine teilweise weggeschnittene Ansicht, die den Schnittaufbau der Leiterplatte 131 zeigt. Die Leiterplatte 131 weist eine Körperplatte 132 auf, die aus einem Isolator wie ein synthetisches Harz gemacht ist und die mit vier Kupferverdrahtungsschichten 133 versehen ist. Das heißt, die Leiterplatte 131 ist ein Vierschichtsubstrat. Fig. 1 und 10 bis 12 sind Draufsichten, die die entsprechende erste bis vierte Verdrahtungsschicht 133a-133d zeigen, die von oben bis unten der Platte 131 angeordnet sind. In Fig. 1 und 10 bis 12 ist der Umriß oder die Kontur der Körperplatte 132 durch gestrichelte Linien dargestellt. Wie aus Fig. 1 und 10 bis 12 zu verstehen ist, sind die entsprechenden Verdrahtungsmuster zum Verbinden der Halbleiterelemente IC1-IC3 und ihrer zugehörigen Elemente EL so ange ordnet, daß sie im wesentlichen innerhalb entsprechender der Gebiete A1-A3 angeordnet sind, in denen die entsprechenden Elemente, die durch die Verdrahtungsmuster zu verbinden sind, angeordnet sind. Andererseits sind die Verdrahtungsmuster zum Verbinden der Halbleiterelemente IC4-IC7 und der zugehörigen Elemente EL so angeordnet, daß sie im wesentlichen in einem Gebiet A8 angeordnet sind, das vollständig die Gebiete A1-A7 bedeckt, in denen diese Elemente angeordnet sind. In dem Verdrahtungsmuster 133a sind die Verdrahtungsuntermuster:Fig. 9 is a partially cutaway view showing the sectional structure of the circuit board 131. The circuit board 131 has a body plate 132 made of an insulator such as a synthetic resin and provided with four copper wiring layers 133. That is, the circuit board 131 is a four-layer substrate. Figs. 1 and 10 to 12 are plan views showing the respective first to fourth wiring layers 133a-133d arranged from the top to the bottom of the board 131. In Figs. 1 and 10 to 12, the outline or contour of the body plate 132 is shown by dashed lines. As can be understood from Figs. 1 and 10 to 12, the respective wiring patterns for connecting the semiconductor elements IC1-IC3 and their associated elements EL are arranged as follows. arranged so as to be substantially located within corresponding ones of the regions A1-A3 in which the respective elements to be connected by the wiring patterns are arranged. On the other hand, the wiring patterns for connecting the semiconductor elements IC4-IC7 and the associated elements EL are arranged so as to be substantially located in a region A8 which completely covers the regions A1-A7 in which these elements are arranged. In the wiring pattern 133a, the wiring sub-patterns are:

P(VEE1-P(VEE4), P(VCC1)-P(VCC4) und P(IN1)-P(IN6)P(VEE1-P(VEE4), P(VCC1)-P(VCC4) and P(IN1)-P(IN6)

verbunden mit:attached to:

VEE1-VEE4, VCC1-VCC4 bzw. IN1-IN4.VEE1-VEE4, VCC1-VCC4 or IN1-IN4.

Wie in Fig. 1 gezeigt ist, weist das Verdrahtungsmuster 133a Unterverdrahtungsmuster PEa1-PEa3 auf, die die entsprechenden Untermuster in den entsprechenden Gebieten A1-A4 umgeben. Folglich werden die Potentiale der Verdrahtungsuntermuster PEa1-PEa3 auf den negativen Leistungspotentialen gehalten, die die stabilen Referenzpotentiale der Elektronikelemente in den entsprechenden Gebieten A1-A3 sind. Das Verdrahtungsmuster 133a weist weiter ein Verdrahtungsuntermuster PEa4 auf, daß das Untermuster PEa2 umgibt, das eines der Eingangssignale des zu dem Gebiet A2 gehörigen Halbleiterelementes IC2 überträgt. Das Verdrahtungsuntermuster PEa4 wird auf dem negativen Leistungspotential der elektronischen Elemente gehalten, die zu dem Gebiet A2 gehören, ähnlich zu dem Verdrahtungsuntermuster PEa2.As shown in Fig. 1, the wiring pattern 133a has sub-wiring patterns PEa1-PEa3 surrounding the corresponding sub-patterns in the corresponding regions A1-A4. As a result, the potentials of the wiring sub-patterns PEa1-PEa3 are maintained at the negative power potentials which are the stable reference potentials of the electronic elements in the corresponding regions A1-A3. The wiring pattern 133a further has a wiring sub-pattern PEa4 surrounding the sub-pattern PEa2 which transmits one of the input signals of the semiconductor element IC2 belonging to the region A2. The wiring sub-pattern PEa4 is maintained at the negative power potential of the electronic elements belonging to the region A2, similarly to the wiring sub-pattern PEa2.

Da die entsprechenden Verdrahtungsuntermuster in den Gebieten A1-A3 von den Verdrahtungsuntermustern PEa1-PEa3 mit den stabilen Referenzpotentialen umgeben sind, dringt elektrisches Rauschen, das in den Schaltungen in benachbarten Gebieten erzeugt wird, kaum in die entsprechenden Schaltungen ein, wodurch Störungen des Rauschens in den Eingangssignalen verhindert wird.Since the corresponding wiring subpatterns in the areas A1-A3 are surrounded by the wiring subpatterns PEa1-PEa3 having the stable reference potentials, electrical noise generated in the circuits in adjacent areas hardly penetrates into the corresponding circuits, thereby preventing interference of the noise in the input signals.

Wie in Fig. 10 gezeigt ist, überlappt die zweite Verdrahtungsmusterschicht 133b im wesentlichen die Untermuster des zu den Gebieten A1-A3 und A8 gehörigen Verdrahtungsmusters 133a. Das heißt, die zweite Verdrahtungsmusterschicht 133b besteht aus Verdrahtungsuntermustern PEbl-PEb3 und PEb8, die im wesentlichen die Untermuster des in den entsprechenden Gebieten A1-A3 und A8 angeordneten Verdrahtungsmusters 133a. Die Untermuster PEa1-PEa4 in Fig. 1 erstrecken sich entlang entsprechender Umrisse der Untermuster PEb1-PEb3. Die Untermuster PEbl-PEb3 und PEb8 sind mit den negativen Leistungspotentialen der zu den entsprechenden Gebieten A1-A3 und A8 gehörigen Schaltungen verbunden, wodurch die Schaltungen in den Gebieten A1-A3 und A8 von elektrischem Rauschen von der Hauptschaltung 120 und ähnlichem abgeschirmt sind.As shown in Fig. 10, the second wiring pattern layer 133b substantially overlaps the subpatterns of the Regions A1-A3 and A8. That is, the second wiring pattern layer 133b is composed of wiring sub-patterns PEbl-PEb3 and PEb8 which are substantially the sub-patterns of the wiring pattern 133a arranged in the respective regions A1-A3 and A8. The sub-patterns PEa1-PEa4 in Fig. 1 extend along corresponding outlines of the sub-patterns PEb1-PEb3. The sub-patterns PEbl-PEb3 and PEb8 are connected to the negative power potentials of the circuits associated with the respective regions A1-A3 and A8, whereby the circuits in the regions A1-A3 and A8 are shielded from electrical noise from the main circuit 120 and the like.

Entsprechende Teile in der in Fig. 11 gezeigten dritten Verdrahtungsmusterschicht 133c sind mit den Signaleingangsanschlüssen INl-IN6 und den entsprechenden Durchgangslöchern TH(S1)- TH(S6) verbunden zum dadurch Übertragen der Detektorsignale von den Durchgangslöchern TH(S1)-TH(S6) und der Eingangssignale VIN1-VIN6. All diese Signale sind Eingangssignale für die Halbleiterelemente IC1-IC6, die durch die entsprechenden Teile in der dritten Verdrahtungsmusterschicht 133c übertragen werden.Respective parts in the third wiring pattern layer 133c shown in Fig. 11 are connected to the signal input terminals IN1-IN6 and the corresponding through holes TH(S1)-TH(S6) to thereby transmit the detection signals from the through holes TH(S1)-TH(S6) and the input signals VIN1-VIN6. All of these signals are input signals for the semiconductor elements IC1-IC6, which are transmitted through the corresponding parts in the third wiring pattern layer 133c.

Die in Fig. 12 gezeigte vierte Verdrahtungsmusterschicht 133d ist ähnlich wie die zweite Verdrahtungsmusterschicht 133b angeordnet. Das heißt, die vierte Verdrahtungsmusterschicht besteht aus den Verdrahtungsuntermustern PEdl-PEd3 und PEd8, die im wesentlichen die Untermuster des Verdrahtungsmusters 133a in den entsprechenden Gebieten A1-A3 und A8 überlappen. Die Verdrahtungsuntermuster PEd1-PEd3 und PEd8 sind mit den negativen Leistungspotentialen der zu den Gebieten A1-A3 und A8 gehörigen Schaltungen verbunden. Folglich schirmt ähnlich wie die zweite Verdrahtungsmusterschicht 133b die vierte Verdrahtungsmusterschicht 133d die Schaltungen in den Gebieten A1-A3 und A8 von elektrischem Rauschen ab, das in der Hauptschaltung 120 und ähnlichem erzeugt wird, wodurch der Abschirmeffekt der zweiten Verdrahtungsmusterschicht 133b verstärkt wird. Da die Verdrahtungs muster 133d und 133b des stabilen Potentiales die obere und untere Seite der dritten Verdrahtungsmusterschicht 133c bedecken, wird die dritte Verdrahtungsmusterschicht 133c effektiv gegen das elektrische Rauschen abgeschirmt. Als Resultat erreicht elektrisches Rauschen kaum die Verdrahtungsmusterschicht 133c zum Übertragen der Eingangssignale zu den Halbleiterelementen IC1-IC6, wodurch eine Fehltätigkeit der Halbleiterelemente IC1- IC6 aufgrund elektrischen Rauschens verhindert wird.The fourth wiring pattern layer 133d shown in Fig. 12 is arranged similarly to the second wiring pattern layer 133b. That is, the fourth wiring pattern layer is composed of the wiring subpatterns PEdl-PEd3 and PEd8 which substantially overlap the subpatterns of the wiring pattern 133a in the respective regions A1-A3 and A8. The wiring subpatterns PEd1-PEd3 and PEd8 are connected to the negative power potentials of the circuits associated with the regions A1-A3 and A8. Consequently, similarly to the second wiring pattern layer 133b, the fourth wiring pattern layer 133d shields the circuits in the regions A1-A3 and A8 from electrical noise generated in the main circuit 120 and the like, thereby enhancing the shielding effect of the second wiring pattern layer 133b. Since the wiring patterns 133d and 133b of the stable potential cover the upper and lower sides of the third wiring pattern layer 133c, the third wiring pattern layer 133c is effectively shielded from the electrical noise. As a result, electrical noise hardly reaches the wiring pattern layer 133c for transmitting the input signals to the semiconductor elements IC1-IC6, thereby preventing malfunction of the semiconductor elements IC1-IC6 due to electrical noise.

Die Verdrahtungsmuster zum Übertragen der Eingangssignale zu den Halbleiterelementen IC1-IC6 neigen dazu, elektrisches Rauschen zu empfangen, da die Verdrahtungsmuster so ausgelegt sind, daß die Impedanz zwischen den Verdrahtungsmustern und den stabilen Potentialen wie ein Leistungspotential abnimmt. Wenn das elektrische Rauschen von den Verdrahtungsmustern empfangen wird, wird es mit den Eingangssignalen für die Halbleiterelemente IC1- IC6 gemischt, wodurch eine Fehltätigkeit der Halbleiterelemente IC1-IC6 verursacht wird. Auf der anderen Seite öffnet und schließt die nahe den Halbleiterelementen IC1-IC6 angeordnete Hauptschaltung 120 große Ströme mit hoher Frequenz. Somit ist die Hauptschaltung 120 eine Quelle des Erzeugens starken elektrischen Rauschens. Folglich ist es notwendig, den Verdrahtungsmustern zum Übertragen der Eingangssignale zu den Halbleiterelementen IC1-IC6 eine Rauschabschirmfunktion zu geben. Die Anordnung der Verdrahtungsmusterschichten 133a-133d in dem vorliegenden Modul sieht die Rauschabschirmfunktion der Leiterplatte 131 vor.The wiring patterns for transmitting the input signals to the semiconductor elements IC1-IC6 tend to receive electrical noise because the wiring patterns are designed so that the impedance between the wiring patterns and the stable potentials such as a power potential decreases. When the electrical noise is received by the wiring patterns, it is mixed with the input signals to the semiconductor elements IC1-IC6, causing malfunction of the semiconductor elements IC1-IC6. On the other hand, the main circuit 120 arranged near the semiconductor elements IC1-IC6 opens and closes large currents at high frequency. Thus, the main circuit 120 is a source of generating large electrical noise. Consequently, it is necessary to give the wiring patterns for transmitting the input signals to the semiconductor elements IC1-IC6 a noise shielding function. The arrangement of the wiring pattern layers 133a-133d in the present module provides the noise shielding function of the circuit board 131.

Zurückkehrend zu Fig. 1, die Verdrahtungsmuster:Returning to Fig. 1, the wiring patterns:

P(VEE1)-P(VEE3), P(VCC1)-P(VCC3) und P(IN1)-P(IN3),P(VEE1)-P(VEE3), P(VCC1)-P(VCC3) and P(IN1)-P(IN3),

die mit dem Anschluß 104 verbunden sind, sind derart angeordnet, daß das Verdrahtungsmuster P(INi) für i = 1-3 zwischen den Verdrahtungsmustern P(VEEi) und P(VCCi) liegt. Fig. 13(a) stellt den Schnitt der Leiterplatte 133 um die Verdrahtungsmuster P(IN1), P(VEE1) und P(VCC1) als Beispiel dar. Da das Verdrahtungsmuster P(IN1) zwischen den Verdrahtungsmustern P(VEE1) und P(VCC1) liegt, verlangt eine ausreichende Abschirmung des Musters P(IN1) nur das der Teil der Verdrahtungsmusterschicht 133b gerade den Boden der Muster P(IN1), P(VEE1) und P(VCC1) überlappt. Das heißt, die seitliche Breite der entsprechenden Teile der zweiten Verdrahtungsmusterschicht 133b kann im wesentlichen die gleiche wie die seitliche Breite der entsprechenden Teile der ersten Verdrahtungsmusterschicht 133a sein.connected to the terminal 104 are arranged such that the wiring pattern P(INi) for i = 1-3 is located between the wiring patterns P(VEEi) and P(VCCi). Fig. 13(a) shows the section of the circuit board 133 around the wiring patterns P(IN1), P(VEE1) and P(VCC1) as an example. Since the wiring pattern P(IN1) is located between the wiring patterns P(VEE1) and P(VCC1) , sufficient shielding of the pattern P(IN1) requires only that the part of the wiring pattern layer 133b just overlaps the bottom of the patterns P(IN1), P(VEE1) and P(VCC1). That is, the lateral width of the corresponding parts of the second wiring pattern layer 133b may be substantially the same as the lateral width of the corresponding parts of the first wiring pattern layer 133a.

Andererseits kann das Verdrahtungsmuster P(IN1) außerhalb der Muster P(VEE1) und P(VCC1) vorgesehen sein, wie in Fig. 13(b) in der Form einer Schnittansicht gezeigt ist. In diesem Fall sollte jedoch das Verdrahtungsmuster 133b zum Verhindern, daß das elektrische Rauschen in das Verdrahtungsmuster P(IN1) eindringt, so angeordnet sein, daß es nicht nur das Verdrahtungsmuster P(IN1) sondern auch den weiten Umfangsbereich X abdeckt. Somit ist die Anordnung in Fig. 13(a) der Anordnung in Fig. 13(b) insoweit überlegen, daß das Verdrahtungsmuster 133 weniger Fläche braucht und die Leiterplatte 131 kompakt wird. Die Größe des Moduls 100 wird entsprechend klein.On the other hand, the wiring pattern P(IN1) may be provided outside the patterns P(VEE1) and P(VCC1) as shown in Fig. 13(b) in the form of a sectional view. In this case, however, in order to prevent the electric noise from entering the wiring pattern P(IN1), the wiring pattern 133b should be arranged to cover not only the wiring pattern P(IN1) but also the wide peripheral area X. Thus, the arrangement in Fig. 13(a) is superior to the arrangement in Fig. 13(b) in that the wiring pattern 133 requires less area and the circuit board 131 becomes compact. The size of the module 100 becomes small accordingly.

< Verdrahtungsmuster der Leiterplatte 121c > < Wiring pattern of PCB 121c >

Fig. 14 ist eine Schnittansicht, die die Leiterplatte 121c zeigt. Die Leiterplatte 121c ist ein Dreischichtsubstrat. Fig. 15 stellt Draufsichten der dreischichtigen Leitermuster dar.Fig. 14 is a sectional view showing the circuit board 121c. The circuit board 121c is a three-layer substrate. Fig. 15 shows plan views of the three-layer conductor patterns.

Die erste Schicht weist Verdrahtungsmuster 124a-124c auf, die auf der oberen Oberfläche der Leiterplattenkörperplatte 123 gebildet sind, die mit den IGBT-Elementen T1-T3 verbunden sind. Die zweite Schicht weist Verdrahtungsmuster 125a-125c auf, die die entsprechenden der ersten Schichten 124a-124c überlappen. Die Verdrahtungsmuster 125a-125b sind mit den entsprechenden Verdrahtungsmustern P(E1)-P(E3) verbunden. Die Verdrahtungsmuster 125a-125c liegen auf den gleichen Potentialen wie die Emitter der entsprechenden IGBT-Elemente T1-T3. Folglich unterdrücken die Verdrahtungsmuster 125a-125c das Eindringen des Rauschens in die Verdrahtungsmuster P(Sl)-P(S3) und P(G1)-P(G3), die die Wiege der Signale zum Steuern der Halbleiterelemente IC1-IC3 und der IGBT-Elemente T1-T3 sind. Folglich wird eine Fehltätigkeit der Halbleiterelemente IC1-IC3 und der IGBT- Elemente T1-T3 aufgrund elektrischen Rauschens effektiv verhindert.The first layer has wiring patterns 124a-124c formed on the upper surface of the circuit board body plate 123, which are connected to the IGBT elements T1-T3. The second layer has wiring patterns 125a-125c overlapping the corresponding ones of the first layers 124a-124c. The wiring patterns 125a-125b are connected to the corresponding wiring patterns P(E1)-P(E3). The wiring patterns 125a-125c are at the same potentials as the emitters of the corresponding IGBT elements T1-T3. Consequently, the wiring patterns 125a-125c suppress the intrusion of the noise into the wiring patterns P(S1)-P(S3) and P(G1)-P(G3). which are the cradle of the signals for controlling the semiconductor elements IC1-IC3 and the IGBT elements T1-T3. Consequently, malfunction of the semiconductor elements IC1-IC3 and the IGBT elements T1-T3 due to electrical noise is effectively prevented.

Die auf dem gesamten Gebiet der Bodenoberfläche der Leiterplattenkörperplatte 123 vorgesehene dritte Verdrahtungsmusterschicht 126 ist an die obere Oberfläche der Kupferbasis 122 gelötet, wie zuvor beschrieben wurde.The third wiring pattern layer 126 provided on the entire area of the bottom surface of the circuit board body plate 123 is soldered to the upper surface of the copper base 122 as previously described.

< Verdrahtungsmuster der Leiterplatte 121d > < Wiring pattern of PCB 121d >

Die Leiterplatte 121d ist ebenfalls ein Dreischichtsubstrat wie die Leiterplatte 121c. Fig. 16 sind Draufsichten der dreischichtigen Verdrahtungsmuster, die in der Leiterplatte 121d benutzt werden. Die erste Verdrahtungsschicht 128a ist auf der oberen Oberfläche einer Körperplatte 127 gebildet. Die zweite Verdrahtungsschicht 128b ist unter der ersten Verdrahtungsschicht 128a zum vollständigen Abdecken der gesamten ersten Verdrahtungsschicht 128a vorgesehen. Das Verdrahtungsmuster 128b ist zum Beispiel mit dem Verdrahtungsmuster P(E5) verbunden, und dessen elektrisches Potential ist gleich dem niedrigeren Potential N, das das gemeinsame Emitterpotential der IGBT-Elemente T4-T6 ist. Folglich schirmt das Verdrahtungsmuster 128b das elektrische Rauschen der Verdrahtungsmuster P(S4)-P(S6) und P(G4)-P(G6) ab, die die Signalpfade zum Steuern der Halbleiterelemente IC4-IC6 und der IGBT-Elemente T4-T6 sind. Weiter enthält das Verdrahtungsmuster P(EX) den Pfad des Eingangssignales zu dem Halbleiterelement IC7 und ist von dem elektrischen Rauschen abgeschirmt. Als Resultat wird ein Fehltätigkeit der Halbleiterelemente IC4-IC7 und der IGBT-Elemente T4-T6 aufgrund elektrischen Rauschens effektiv verhindert. Die dritte Verdrahtungsmusterschicht 128c, die auf den gesamten Gebieten der Bodenoberfläche der Körperplatte 127 gebildet ist, ist auf die obere Oberfläche der Kupferbasis 122 gelötet, wie bei der Leiterplatte 121c. < < The circuit board 121d is also a three-layer substrate like the circuit board 121c. Fig. 16 are plan views of the three-layer wiring patterns used in the circuit board 121d. The first wiring layer 128a is formed on the upper surface of a body plate 127. The second wiring layer 128b is provided under the first wiring layer 128a to completely cover the entire first wiring layer 128a. The wiring pattern 128b is connected to the wiring pattern P(E5), for example, and its electric potential is equal to the lower potential N, which is the common emitter potential of the IGBT elements T4-T6. Consequently, the wiring pattern 128b shields the electrical noise of the wiring patterns P(S4)-P(S6) and P(G4)-P(G6), which are the signal paths for controlling the semiconductor elements IC4-IC6 and the IGBT elements T4-T6. Further, the wiring pattern P(EX) includes the path of the input signal to the semiconductor element IC7 and is shielded from the electrical noise. As a result, malfunction of the semiconductor elements IC4-IC7 and the IGBT elements T4-T6 due to electrical noise is effectively prevented. The third wiring pattern layer 128c, which is formed on the entire regions of the bottom surface of the body plate 127, is soldered to the upper surface of the copper base 122, as in the circuit board 121c. < <

2. Zweite bevorzugte Ausführungsform > > 2. Second preferred embodiment >>

Fig. 17 ist ein Bild, das eine Anordnung von Komponenten auf einer Leiterplatte 210 zeigt, die in einem Leistungshalbleitermodul 200 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung benutzt wird. In Fig. 17 und den folgenden Zeichnungen, die die zweite bevorzugte Ausführungsform zeigen, sind Elemente mit den gleichen Funktionen wie das Modul 100 mit den gleichen Bezugszeichen und Symbolen wie bei dem Modul 100 versehen. Das Modul 200 wird zum Steuern einer niedrigeren Leistung als bei dem Modul 100 der ersten bevorzugten Ausführungsform benutzt, und die nominelle Ausgangsspannung und der maximale Ausgangsstrom betragen 220 V beziehungsweise unter 30 A zum Beispiel. Somit sind die Hauptschaltung 120 und die Steuerschaltung 130 auf der gleichen Leiterplatte 210 angeordnet. Ein Halbleiterelement IC8 in Fig. 17 dient als der Satz der Halbleiterelemente IC4-IC8 in der ersten bevorzugten Ausführungsform. Bei der Anordnung von Fig. 17 sind die Darstellungen entsprechender passiver Elemente, die mit den Halbleiterelementen IC1-IC3 und IC8 verknüpft sind zur Erleichterung der Darstellung weggelassen.Fig. 17 is a diagram showing an arrangement of components on a circuit board 210 used in a power semiconductor module 200 according to a second preferred embodiment of the present invention. In Fig. 17 and the following drawings showing the second preferred embodiment, elements having the same functions as the module 100 are given the same reference numerals and symbols as in the module 100. The module 200 is used to control lower power than in the module 100 of the first preferred embodiment, and the nominal output voltage and the maximum output current are 220 V and under 30 A, respectively, for example. Thus, the main circuit 120 and the control circuit 130 are arranged on the same circuit board 210. A semiconductor element IC8 in Fig. 17 serves as the set of semiconductor elements IC4-IC8 in the first preferred embodiment. In the arrangement of Fig. 17, the representations of corresponding passive elements associated with the semiconductor elements IC1-IC3 and IC8 are omitted for ease of illustration.

Fig. 18 zeigt eine perspektivische Außenansicht des Moduls 200. Die Leiterplatte 210 ist in einem aus einem Isolator wie ein synthetisches Harz gemachten Gehäuse 201 enthalten. Die Oberseite des Modules 200 ist mit einer Abdeckung 202 versehen, die ebenfalls aus einem Isolator gemacht ist. Anschlüsse 203 für die Steuerschaltung und Anschlüsse 204 für die Hauptschaltung stehen aus der Abdeckung 202 offen hervor. Eine aus Aluminium hergestellte Wärmestrahlungsplatte (nicht gezeigt) ist auf dem Boden Modules 200 vorgesehen.Fig. 18 shows an external perspective view of the module 200. The circuit board 210 is contained in a case 201 made of an insulator such as a synthetic resin. The top of the module 200 is provided with a cover 202 which is also made of an insulator. Terminals 203 for the control circuit and terminals 204 for the main circuit protrude openly from the cover 202. A heat radiation plate (not shown) made of aluminum is provided on the bottom of the module 200.

Fig. 19 ist eine Draufsicht, die Verdrahtungsmuster in der Leiterplatte 210 zeigt. Die Leiterplatte 210 ist ein doppelseitiges Substrat (Zweischichtsubstrat), das Verdrahtungsmuster auf der oberen und unteren Oberfläche einer Substratkörperplatte 211 aufweist. In Fig. 19 sind die entsprechenden Verdrahtungsmuster auf beiden Schichten als überlappend dargestellt. Die durch dünne Linien gezeigte Verdrahtungsmuster entsprechen jenen auf der oberen Oberfläche der Leiterplatte 210 (d. h. die Verdrahtungsmuster der ersten Schicht), während die durch breite Linien gezeigten Verdrahtungsmuster jenen auf der unteren Oberfläche der Leiterplatte 210 entsprechen (d. h. die Leitungsmuster der zweiten Schicht). IGBT-Elemente T1-T6 und die anderen Schaltungselemente sind auf der oberen Oberfläche angebracht.Fig. 19 is a plan view showing wiring patterns in the circuit board 210. The circuit board 210 is a double-sided substrate (two-layer substrate) having wiring patterns on the upper and lower surfaces of a substrate body plate 211 In Fig. 19, the respective wiring patterns on both layers are shown as overlapping. The wiring patterns shown by thin lines correspond to those on the upper surface of the circuit board 210 (ie, the wiring patterns of the first layer), while the wiring patterns shown by thick lines correspond to those on the lower surface of the circuit board 210 (ie, the wiring patterns of the second layer). IGBT elements T1-T6 and the other circuit elements are mounted on the upper surface.

Die Halbleiterelemente IC1-IC3 und IC8, die damit verknüpften Schaltungselemente und die Verdrahtungsmuster der ersten Schicht sind in minimalen Gebieten AR1-AR3 beziehungsweise AR8 angeordnet. Die Verdrahtungsmuster der zweiten Schicht PB1-PB3 und PB8 sind so vorgesehen, daß sie die Räume gerade unter den Gebieten ARl-AR3 beziehungsweise AR8 bedecken. Die Verdrahtungsmuster der zweiten Schicht PB1-PB3 und PB8 sind mit den Verdrahtungsuntermustern P(VEE1)-P(VEE3) beziehungsweise P(VEE8) verbunden. Folglich halten die Verdrahtungsmuster PB1-PB3 das gleiche Potential wie die Emitterpotentiale der IGBT-Elemente T1-T3, während das Verdrahtungsmuster PB8 das gleiche Potential wie das gemeinsame Emitterpotential der IGBT-Elemente T4-T6 hält. Die Verdrahtungsmuster PB1-PB3 und PB8 unterdrücken das Eindringen von Rauschen in Schaltungen, die zu den Gebieten AR1-AR3 beziehungsweise AR8 gehören.The semiconductor elements IC1-IC3 and IC8, the circuit elements associated therewith and the first layer wiring patterns are arranged in minimum regions AR1-AR3 and AR8, respectively. The second layer wiring patterns PB1-PB3 and PB8 are provided so as to cover the spaces just below the regions AR1-AR3 and AR8, respectively. The second layer wiring patterns PB1-PB3 and PB8 are connected to the sub-wiring patterns P(VEE1)-P(VEE3) and P(VEE8), respectively. Consequently, the wiring patterns PB1-PB3 hold the same potential as the emitter potentials of the IGBT elements T1-T3, while the wiring pattern PB8 holds the same potential as the common emitter potential of the IGBT elements T4-T6. The wiring patterns PB1-PB3 and PB8 suppress the intrusion of noise into circuits belonging to the areas AR1-AR3 and AR8, respectively.

Die Verdrahtungsuntermuster P(VEE1)-P(VEE3), P(VCC1)-P(VCC3) und P(IN1)-P(IN3) sind derart angeordnet, daß sich das Untermuster P(INi) zwischen den Untermustern P(VEEi) und P(VCCi) für i = 1, 2 und 3 befinden. In Fig. 19 sind diese Verdrahtungsuntermuster durch Schraffur mit dünnen Linien gezeigt.The wiring subpatterns P(VEE1)-P(VEE3), P(VCC1)-P(VCC3) and P(IN1)-P(IN3) are arranged such that the subpattern P(INi) is located between the subpatterns P(VEEi) and P(VCCi) for i = 1, 2 and 3. In Fig. 19, these wiring subpatterns are shown by hatching with thin lines.

Fig. 20 stellt einen Schnitt der Leiterplatte 210 um die Position der Untermuster P(IN1), P(VEE1) und P(VCC1) zum Beispiel dar. Da sich das Untermuster P(IN1) zwischen den Untermustern P(VEE1) und P(VCC1) befindet, benötigt eine ausreichende Verhin derung des Eindringens elektrischen Rauschens in das Verdrahtungsuntermuster P(IN1) nur, daß das Muster PB1 den Raum gerade unter den Untermustern P(VEE1), P(VCCl) und P(IN1) bedeckt. Anderseits kann das Untermuster P(IN1) außerhalb der Untermuster P(VEE1) und P(VCC1) vorgesehen sein, wie in Fig. 20(b) gezeigt ist. In dem Fall von Fig. 20(b) jedoch sollte das Untermuster PB1 nicht nur den Raum gerade unter dem Untermuster P(IN1) sondern auf die Umfangsgebiete bedecken, die das Untermuster P(IN1) umgeben.Fig. 20 shows a section of the circuit board 210 around the position of the subpatterns P(IN1), P(VEE1) and P(VCC1) for example. Since the subpattern P(IN1) is located between the subpatterns P(VEE1) and P(VCC1), sufficient prevention To prevent the intrusion of electrical noise into the wiring subpattern P(IN1), only the pattern PB1 should cover the space just below the subpatterns P(VEE1), P(VCCl) and P(IN1). On the other hand, the subpattern P(IN1) may be provided outside the subpatterns P(VEE1) and P(VCC1) as shown in Fig. 20(b). In the case of Fig. 20(b), however, the subpattern PB1 should cover not only the space just below the subpattern P(IN1) but also the peripheral areas surrounding the subpattern P(IN1).

Somit benötigt im Vergleich mit dem Fall von Fig. 20(b) die Anordnung in dem Fall von Fig. 20(a) eine kleine Fläche, auf der die Verdrahtungsuntermuster vorzusehen sind, und die Größe der Leiterplatte 210 kann verringert werden, so daß das Modul 200 kompakter hergestellt werden kann.Thus, compared with the case of Fig. 20(b), the arrangement in the case of Fig. 20(a) requires a small area on which the wiring subpatterns are to be provided, and the size of the circuit board 210 can be reduced, so that the module 200 can be made more compact.

Das Modul 200 ist insoweit vorteilhaft, daß die Hauptschaltung 120 und die Steuerschaltung 130 auf einer einzelnen Platte 210 angeordnet sind, und die Größe des Modules 200 wird klein, wenn die Flächengröße der Steuerschaltung 130 abnimmt, im Vergleich mit dem Modul 100, das entsprechende Leiterplatten aufweist, auf denen die Hauptschaltung 120 und die Steuerschaltung 130 angeordnet sind. Der Aufbau des Modules 200, bei dem das Untermuster P(INi) zwischen den Untermustern P(VEEi) und P(VCCi) angeordnet ist, ist effektiver zum Herstellen des Modules kompakt als das Modul 100.The module 200 is advantageous in that the main circuit 120 and the control circuit 130 are arranged on a single board 210, and the size of the module 200 becomes small as the area of the control circuit 130 decreases, as compared with the module 100 having respective circuit boards on which the main circuit 120 and the control circuit 130 are arranged. The structure of the module 200 in which the subpattern P(INi) is arranged between the subpatterns P(VEEi) and P(VCCi) is more effective for making the module compact than the module 100.

Claims (10)

1. Leistungshalbleitermodul mit:1. Power semiconductor module with: (a) einer Hauptschaltung (120) mit einem Leistungssteuerhalbleiterelement (T1-T6), das zum Steuern elektrischer Leistung betreibbar ist,(a) a main circuit (120) having a power control semiconductor element (T1-T6) operable to control electrical power, (a-1) wobei die Hauptschaltung (120) eine erste Leiterplatte (121) aufweist; und(a-1) wherein the main circuit (120) comprises a first circuit board (121); and (b) einer Steuerschaltung (130) zum Steuern der Hauptschaltung (120),(b) a control circuit (130) for controlling the main circuit (120), (b-1) wobei die Steuerschaltung (130) eine zweite Leiterplatte (131) aufweist;(b-1) wherein the control circuit (130) comprises a second circuit board (131); dadurch gekennzeichnet,characterized, daß die zweite Leiterplatte eine erste und eine zweite Verdrahtungsschicht (133a, b) aufweist, die in einer ersten und einer zweiten Ebenen vorgesehen sind, die auf verschiedenen Niveaus parallel zu einer Hauptoberfläche der zweiten Leiterplatte definiert sind;that the second circuit board has first and second wiring layers (133a, b) provided in first and second planes defined at different levels parallel to a main surface of the second circuit board; wobei die erste Verdrahtungsschicht (133a) aufweist:wherein the first wiring layer (133a) comprises: (b-1-1) ein erstes Verdrahtungsuntermuster (P(IN1-3)), das ein Eingangssignal (VIN1-3) von der Außenseite des Moduls (100) zu der Steuerschaltung (130) überträgt; und(b-1-1) a first wiring subpattern (P(IN1-3)) that transmits an input signal (VIN1-3) from the outside of the module (100) to the control circuit (130); and (b-1-2) ein zweites (P(VCC1-3)) und ein drittes (P(VEE1-3)) Verdrahtungsuntermuster, die beide auf einer Seite des ersten Verdrahtungsuntermusters (P(IN1-3)) mit Lücken dazwischen vorgesehen sind, oder wobei das erste Verdrahtungsuntermuster (P(IN1- 3)) zwischen dem zweiten (P(VCC1-3)) und dem dritten (P(VEE1-3)) Verdrahtungsuntermuster mit Lücken dazwischen vorgesehen ist, wobei das zweite und dritte Verdrahtungsuntermuster ein erstes (VCC1-3) beziehungsweise ein zweites (VEE1-3) Leistungspotential der Steuerschaltung (30) halten und das zweite Leistungspotenti al (VEE1-3) niedriger als das erste Leistungspotential (VCC1-3) ist; und(b-1-2) a second (P(VCC1-3)) and a third (P(VEE1-3)) wiring subpattern, both provided on one side of the first wiring subpattern (P(IN1-3)) with gaps therebetween, or wherein the first wiring subpattern (P(IN1-3)) is provided between the second (P(VCC1-3)) and the third (P(VEE1-3)) wiring subpattern with gaps therebetween, wherein the second and third wiring subpatterns hold a first (VCC1-3) and a second (VEE1-3) power potential of the control circuit (30), respectively, and the second power potential al (VEE1-3) is lower than the first power potential (VCC1-3); and wobei die zweite Verdrahtungsschicht (133b) mit einen des zweiten und dritten Verdrahtungsuntermusters (P(VCC1-3), P(VEE1-3)) verbunden ist und im wesentlichen einem Bereich zugewandt ist, der das erste bis dritte Verdrahtungsuntermuster und die Lücken in der ersten Ebenen bedeckt, wenn sich das erste Verdrahtungsuntermuster zwischen dem zweiten und dritten Verdrahtungsuntermuster befindet, oder im wesentlichen einem Bereich zugewandt ist, der nicht nur das erste bis dritte Verdrahtungsuntermuster und die Lücken bedeckt, sondern Umfangsgebiete, die das erste Verdrahtungsuntermuster umgeben, wenn das zweite und dritte Verdrahtungsuntermuster auf einer Seite des ersten Verdrahtungsuntermusters vorgesehen sind.wherein the second wiring layer (133b) is connected to one of the second and third wiring subpatterns (P(VCC1-3), P(VEE1-3)) and substantially faces an area covering the first to third wiring subpatterns and the gaps in the first level when the first wiring subpattern is located between the second and third wiring subpatterns, or substantially faces an area covering not only the first to third wiring subpatterns and the gaps but peripheral areas surrounding the first wiring subpattern when the second and third wiring subpatterns are provided on one side of the first wiring subpattern. 2. Leistungshalbleitermodul nach Anspruch 1, bei dem die erste Leiterplatte ein erstes und ein zweites Verdrahtungsmuster (124, 125) aufweist, die in einer dritten und einer vierten Ebenen vorgesehen sind, die auf verschiedenen Niveau parallel zu einer Hauptoberfläche der ersten Leiterplatte definiert sind;2. The power semiconductor module according to claim 1, wherein the first circuit board has first and second wiring patterns (124, 125) provided in third and fourth planes defined at different levels parallel to a main surface of the first circuit board; wobei das fünfte Verdrahtungsmuster (124) aufweist:wherein the fifth wiring pattern (124) comprises: (a-1-1) ein viertes Verdrahtungsuntermuster (P(S1-6)), daß ein erstes Signal von der Hauptschaltung (120) zu der Steuerschaltung (130) überträgt;(a-1-1) a fourth wiring sub-pattern (P(S1-6)) that transmits a first signal from the main circuit (120) to the control circuit (130); (a-1-2) ein fünftes Verdrahtungsuntermuster (P(G1-6)), daß ein zweites Signal (VG1-6) von der Steuerschaltung zu der Hauptschaltung (120) überträgt; und(a-1-2) a fifth wiring sub-pattern (P(G1-6)) that transmits a second signal (VG1-6) from the control circuit to the main circuit (120); and (a-1-3) ein sechstes Verdrahtungsuntermuster (P(E1-6)), daß ein elektrisches Potential (VEE) hält, das eines der Leistungspotentiale für die Steuerschaltung (130) ist und ebenfalls zu der Hauptschaltung (120) geliefert wird; und(a-1-3) a sixth wiring sub-pattern (P(E1-6)) that holds an electric potential (VEE) that is one of the power potentials for the control circuit (130) and is also supplied to the main circuit (120); and bei dem das zweite Verdrahtungsmuster (125) in der vierten Ebenen mit dem sechsten Verdrahtungsuntermuster (P(E1-6)) verbunden ist und im wesentlichen einem Bereich zugewandt ist, der das vierte bis sechste Verdrahtungsuntermuster in der dritten Ebenen bedeckt.wherein the second wiring pattern (125) in the fourth level is connected to the sixth wiring sub-pattern (P(E1-6)) and substantially faces an area which fourth to sixth wiring subpatterns in the third level are covered. 3. Leistungshalbleitermodul nach Anspruch 1 oder 2, bei dem das zweite und dritte Verdrahtungsuntermuster beide die Leistungspotentiale für die Steuerschaltung (130) halten und mindestens teilweise die Anordnung des ersten Verdrahtungsuntermusters umgeben.3. The power semiconductor module according to claim 1 or 2, wherein the second and third wiring subpatterns both hold the power potentials for the control circuit (130) and at least partially surround the arrangement of the first wiring subpattern. 4. Leistungshalbleitermodul nach einem der Ansprüche 1 bis 3, bei dem4. Power semiconductor module according to one of claims 1 to 3, in which die zweite Leiterplatte (131) der Steuerschaltung (130) aufweist:the second circuit board (131) of the control circuit (130) has: ein Halbleiterelement (IC1-6), das mit den Leitungsmustern verbunden ist, ein Steuersignal (VG1-6) für das Leistungshalbleiterelement (T1-6) als Reaktion auf ein Eingangssignal (IN1-6) erzeugt und überträgt.a semiconductor element (IC1-6) connected to the line patterns generates and transmits a control signal (VG1-6) for the power semiconductor element (T1-6) in response to an input signal (IN1-6). 5. Leistungshalbleitermodul nach Anspruch 4, mit:5. Power semiconductor module according to claim 4, comprising: einem siebten Verdrahtungsuntermuster (PEa4), das eines der Leistungspotentiale für die Steuerschaltung (130) und mindestens teilweise ein Untermuster (PEa2) umgibt, das eines der Eingangssignale des Halbleiterelementes (12) überträgt.a seventh wiring subpattern (PEa4) that surrounds one of the power potentials for the control circuit (130) and at least partially a subpattern (PEa2) that transmits one of the input signals of the semiconductor element (12). 6. Leistungshalbleitermodul nach Anspruch 4 oder 5, bei dem die Steuerschaltung (130) über der Hauptschaltung (120) zum Steuern der Hauptschaltung (120) vorgesehen ist, die zweite Leiterplatte (131) der ersten Leiterplatte (121) zugewandt ist; und6. Power semiconductor module according to claim 4 or 5, in which the control circuit (130) is provided above the main circuit (120) for controlling the main circuit (120), the second circuit board (131) faces the first circuit board (121); and bei dem die zweite Verdrahtungsschicht (133b) unter der ersten Verdrahtungsschicht (133a) zum im wesentlichen Abdecken der ersten Verdrahtungsschicht (133a) und Halten eines der Leistungspotentiale der Steuerschaltung (130) vorgesehen ist; undwherein the second wiring layer (133b) is provided under the first wiring layer (133a) for substantially covering the first wiring layer (133a) and holding one of the power potentials of the control circuit (130); and bei dem die zweite Leiterplatte (131) aufweist:wherein the second circuit board (131) comprises: eine dritte Verdrahtungsschicht (133c), die unter der zweiten Verdrahtungsschicht (133b) vorgesehen ist und das Eingangssignal an das Halbleiterelement (IC1-6) überträgt; unda third wiring layer (133c) provided under the second wiring layer (133b) and transmitting the input signal to the semiconductor element (IC1-6); and eine vierte Verdrahtungsschicht (133d), die unter der dritten Verdrahtungsschicht (133c) vorgesehen ist, zum im wesentlichen Abdecken der ersten und dritten Verdrahtungsschicht (133a, c) und Halten eines der Leistungspotentiale der Steuerschaltung (130).a fourth wiring layer (133d) provided under the third wiring layer (133c) for substantially covering the first and third wiring layers (133a, c) and holding one of the power potentials of the control circuit (130). 7. Leistungshalbleitermodul nach einem der Ansprüche 1 bis 6, bei dem eine Mehrzahl von Leistungssteuerhalbleiterelementen (T1-6) für jede einer Mehrzahl von Phasen (U, V, W) der elektrischen Leistung gepaart sind und auf der ersten Leiterplatte (121) angebracht sind;7. A power semiconductor module according to any one of claims 1 to 6, wherein a plurality of power control semiconductor elements (T1-6) for each of a plurality of phases (U, V, W) of the electric power are paired and mounted on the first circuit board (121); bei dem die Halbleiterelemente (IC1-6) in eine Mehrzahl von Gruppen entsprechend ihrer Leistungspotentiale klassifiziert sind; undin which the semiconductor elements (IC1-6) are classified into a plurality of groups according to their performance potentials and die Gruppen der Halbleiterelemente (IC1-6) in Gebieten (A1-3, 8) angeordnet sind, die auf der zweiten Leiterplatte (131) definiert sind, im wesentlichen den entsprechenden Leistungshalbleiterelementen (T1-6) mit den gleichen Leistungspotentialen wie die Gruppe der entsprechenden Halbleiterelemente (IC1-6) zugewandt sind.the groups of semiconductor elements (IC1-6) are arranged in areas (A1-3, 8) defined on the second circuit board (131), essentially facing the corresponding power semiconductor elements (T1-6) with the same power potentials as the group of corresponding semiconductor elements (IC1-6). 8. Leistungshalbleitermodul nach einem der Ansprüche 1 bis 7, mit:8. Power semiconductor module according to one of claims 1 to 7, with: einem Gehäuse zum Aufnehmen der Hauptschaltung (120) und der Steuerschaltung (130), mit:a housing for accommodating the main circuit (120) and the control circuit (130), with: einem Gehäusekörper (101), der die Hauptschaltung (120) und die Steuerschaltung (130) aufnimmt; unda housing body (101) which accommodates the main circuit (120) and the control circuit (130); and ein Abdeckteil (102), das an einer Oberseite des Gehäusekörpers (101) vorgesehen ist und aufweist:a cover part (102) provided on an upper side of the housing body (101) and comprising: eine isolierende Platte undan insulating plate and eine elektrisch leitende Platte (105), die an einer Bodenoberfläche der isolierenden Platte befestigt ist und eines der Leistungspotentiale (N) der Hauptschaltung (120) hält.an electrically conductive plate (105) fixed to a bottom surface of the insulating plate and holding one of the power potentials (N) of the main circuit (120). 9. Leistungshalbleitermodul nach Anspruch 8, bei dem das Abdeckteil (102) aufweist:9. Power semiconductor module according to claim 8, wherein the cover part (102) comprises: elektrisch leitende Platten (106a-d), die an einer Bodenoberfläche der isolierenden Platte befestigt sind und von einander isoliert sind;electrically conductive plates (106a-d) attached to a bottom surface of the insulating plate and insulated from each other; bei dem die Halbleiterelemente (IC1-6) in eine Mehrzahl von Gruppen entsprechend ihrer Leistungspotentiale klassifiziert sind undin which the semiconductor elements (IC1-6) are classified into a plurality of groups according to their performance potentials and die elektrisch leitenden Platten (106a-d) in den Gebieten (A1-3, 8) angeordnet sind, die in der Bodenoberfläche der isolierenden Platte definiert sind, im wesentlichen den Gruppen der Halbleiterelemente (IC1-6) zugewandt sind und elektrisch jeweils mit einem der Leistungspotentiale der Gruppen der Halbleiterelemente (IC1-6) verbunden sind.the electrically conductive plates (106a-d) are arranged in the regions (A1-3, 8) defined in the bottom surface of the insulating plate, substantially facing the groups of semiconductor elements (IC1-6) and electrically connected to one of the power potentials of the groups of semiconductor elements (IC1-6) respectively. 10. Leistungshalbleitermodul (200) mit:10. Power semiconductor module (200) with: (a) einer Hauptschaltung (120) mit einem Leistungssteuerhalbleiterelement (T1-6), daß zum Steuern elektrischer Leistung betreibbar ist,(a) a main circuit (120) with a power control semiconductor element (T1-6) operable to control electrical power, (a-1) wobei die Hauptschaltung (120) auf einer Leiterplatte (210) angeordnet ist; und(a-1) wherein the main circuit (120) is arranged on a circuit board (210); and (b) einer Steuerschaltung (130) zum Steuern der Hauptschaltung (120),(b) a control circuit (130) for controlling the main circuit (120), (b-1) wobei die Steuerschaltung (130) auf der Leiterplatte (210) angeordnet ist;(b-1) wherein the control circuit (130) is arranged on the circuit board (210); dadurch gekennzeichnet,characterized, daß die Leiterplatte eine erste und eine zweite Verdrahtungsschicht aufweist, die in einer ersten und einer zweiten Ebenen vorgesehen sind, die auf verschiedenen Niveaus parallel zu einer Hauptoberfläche der Leiterplatte (210) definiert sind;that the circuit board has a first and a second wiring layer provided in a first and a second plane defined at different levels parallel to a main surface of the circuit board (210); wobei die erste Verdrahtungsschicht aufweist:wherein the first wiring layer comprises: (b-1-1) ein erstes Verdrahtungsuntermuster (P(IN1-3)), das ein Eingangssignal (VIN1-3) von der Außenseite des Moduls (200) zu der Steuerschaltung (130) überträgt; und(b-1-1) a first wiring sub-pattern (P(IN1-3)) that transmits an input signal (VIN1-3) from the outside of the module (200) to the control circuit (130); and (b-1-2) ein zweites (P(VCC1-3)) und ein drittes (P(VEE1-3)) Verdrahtungsuntermuster, die beide auf einer Seite des ersten Verdrahtungsuntermusters (P(IN1-3)) mit Lücken dazwischen vorgesehen sind, oder wobei das erste Verdrahtungsuntermuster (P(IN1- 3)) zwischen dem zweiten (P(VCC1-3)) und dem dritten (P(VEE1-3)) Verdrahtungsuntermuster mit Lücken dazwischen vorgesehen ist, wobei das zweite und dritte Verdrahtungsuntermuster ein erstes (VCC1-3) beziehungsweise ein zweites (VEE1-3) Leistungspotential der Steuerschaltung (130) halten und das zweite Leistungspotential (VEE1-3) niedriger als das erste Leistungspotential (VCC1- 3) ist; und(b-1-2) a second (P(VCC1-3)) and a third (P(VEE1-3)) wiring subpattern, both provided on one side of the first wiring subpattern (P(IN1-3)) with gaps therebetween, or the first wiring subpattern (P(IN1-3)) is provided between the second (P(VCC1-3)) and the third (P(VEE1-3)) wiring subpattern with gaps therebetween, the second and third wiring subpatterns holding a first (VCC1-3) and a second (VEE1-3) power potential of the control circuit (130), respectively, and the second power potential (VEE1-3) is lower than the first power potential (VCC1-3); and die zweite Verdrahtungsschicht (PB1-PB3) mit den dritten Verdrahtungsuntermustern (P(VEE1-3)) verbunden ist und im wesentlichen einen Bereich zugewandt ist, der das erste bis dritte Verdrahtungsuntermuster und die Lücken in der ersten Ebenen abdeckt, wenn sich das erste Verdrahtungsuntermuster zwischen dem zweiten und dritten Verdrahtungsuntermuster befindet, oder im wesentlichen einem Bereich zugewandt ist, der nicht nur das erste bis dritte Verdrahtungsuntermuster und die Lücken bedeckt, sondern Umfangsgebiete, die das erste Verdrahtungsuntermuster umgeben, wenn das zweite und dritte Verdrahtungsuntermuster auf einer Seite des ersten Verdrahtungsuntermusters vorgesehen sind.the second wiring layer (PB1-PB3) is connected to the third wiring subpatterns (P(VEE1-3)) and substantially faces an area covering the first to third wiring subpatterns and the gaps in the first layer when the first wiring subpattern is located between the second and third wiring subpatterns, or substantially faces an area covering not only the first to third wiring subpatterns and the gaps but peripheral areas surrounding the first wiring subpattern when the second and third wiring subpatterns are provided on one side of the first wiring subpattern.
DE69325953T 1992-06-17 1993-06-17 Power semiconductor module Expired - Lifetime DE69325953T2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4157988A JP2854757B2 (en) 1992-06-17 1992-06-17 Semiconductor power module

Publications (2)

Publication Number Publication Date
DE69325953D1 DE69325953D1 (en) 1999-09-16
DE69325953T2 true DE69325953T2 (en) 2000-01-13

Family

ID=15661792

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69325953T Expired - Lifetime DE69325953T2 (en) 1992-06-17 1993-06-17 Power semiconductor module

Country Status (4)

Country Link
US (1) US5444297A (en)
EP (1) EP0575892B1 (en)
JP (1) JP2854757B2 (en)
DE (1) DE69325953T2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10204200A1 (en) * 2002-02-01 2003-08-21 Conti Temic Microelectronic power module
DE19939933B4 (en) * 1998-08-24 2004-05-13 International Rectifier Corp., El Segundo Electronic power module unit
DE10056832B4 (en) * 1999-11-17 2009-11-26 Siliconix Technology C.V. The semiconductor device module unit
DE112014006657B4 (en) 2014-05-14 2023-08-17 Mitsubishi Electric Corporation Grounding structure to reduce negative influences of noise in a control unit

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3316714B2 (en) * 1994-05-31 2002-08-19 三菱電機株式会社 Semiconductor device
JPH09148523A (en) * 1995-11-21 1997-06-06 Toshiba Corp Semiconductor device
DE19601650A1 (en) * 1996-01-18 1997-07-24 Telefunken Microelectron Arrangement for protecting electrical and electronic components against electrostatic discharge
US5917230A (en) * 1997-04-09 1999-06-29 United Memories, Inc. Filter capacitor construction
US6060772A (en) * 1997-06-30 2000-05-09 Kabushiki Kaisha Toshiba Power semiconductor module with a plurality of semiconductor chips
US6252159B1 (en) 1999-01-21 2001-06-26 Sony Corporation EMI/RFI and vibration resistant electronics enclosure
EP1169736B1 (en) 1999-03-17 2006-07-12 EUPEC Europäische Gesellschaft für Leistungshalbleiter mbH &amp; Co. KG Power semiconductor module
DE19912441A1 (en) * 1999-03-19 2000-09-21 Elfo Ag Sachseln Sachseln Multi-chip module
US7138708B2 (en) * 1999-09-24 2006-11-21 Robert Bosch Gmbh Electronic system for fixing power and signal semiconductor chips
DE19950026B4 (en) * 1999-10-09 2010-11-11 Robert Bosch Gmbh The power semiconductor module
JP3351410B2 (en) 1999-12-20 2002-11-25 株式会社村田製作所 Inverter capacitor module, inverter and capacitor module
JP2001189416A (en) * 1999-12-28 2001-07-10 Mitsubishi Electric Corp Power module
US6421262B1 (en) * 2000-02-08 2002-07-16 Vlt Corporation Active rectifier
DE10022968A1 (en) * 2000-05-11 2001-11-15 Bosch Gmbh Robert Electronic unit comprises contact elements provided with elastically deformable sections to produce a shock and vibration absorbent mounting
JP4475757B2 (en) * 2000-07-19 2010-06-09 京セラ株式会社 Inverter control module
JP4218193B2 (en) * 2000-08-24 2009-02-04 三菱電機株式会社 Power module
JP3923258B2 (en) * 2001-01-17 2007-05-30 松下電器産業株式会社 Power control system electronic circuit device and manufacturing method thereof
EP1289014B1 (en) * 2001-04-02 2013-06-19 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
US6629306B2 (en) 2001-11-30 2003-09-30 Sun Microsystems, Inc. Signal routing based approach for increasing decoupling capacitance using preferential shielding
US6721936B2 (en) 2001-11-30 2004-04-13 Sun Microsystems, Inc. Shield assignment using preferential shields
US6687886B2 (en) 2001-11-30 2004-02-03 Sun Microsystems, Inc. Logic optimization for preferential shields
GB2399914B (en) * 2001-11-30 2005-03-02 Sun Microsystems Inc Signal routing and shield assignment using preferential shielding
US6628138B2 (en) 2001-11-30 2003-09-30 Sun Microsystems, Inc. Increasing decoupling capacitance using preferential shields
JP2005039118A (en) * 2003-07-17 2005-02-10 Mitsubishi Electric Corp Semiconductor device
JP4423462B2 (en) * 2003-12-22 2010-03-03 富士電機システムズ株式会社 Semiconductor power module
DE102005016830A1 (en) * 2004-04-14 2005-11-03 Denso Corp., Kariya Semiconductor device and method for its production
JP4492454B2 (en) * 2005-06-20 2010-06-30 富士電機システムズ株式会社 Power semiconductor module
JP2007082359A (en) * 2005-09-16 2007-03-29 Hitachi Ltd Inverter device and control device
JP4866143B2 (en) * 2006-05-15 2012-02-01 三菱電機株式会社 Power semiconductor device
JP4365388B2 (en) * 2006-06-16 2009-11-18 株式会社日立製作所 Semiconductor power module and manufacturing method thereof
DE602007012391D1 (en) * 2006-08-29 2011-03-24 Keihin Corp PCB housing arrangement
JP4746497B2 (en) * 2006-08-29 2011-08-10 株式会社ケーヒン Wiring board storage structure
JP4793225B2 (en) * 2006-11-07 2011-10-12 株式会社デンソー Inverter device
JP4537370B2 (en) * 2006-12-04 2010-09-01 日立オートモティブシステムズ株式会社 Electronic equipment
JP5125269B2 (en) * 2007-07-11 2013-01-23 三菱電機株式会社 Power semiconductor module
JP5241177B2 (en) * 2007-09-05 2013-07-17 株式会社オクテック Semiconductor device and manufacturing method of semiconductor device
JP4933388B2 (en) * 2007-09-05 2012-05-16 株式会社ケーヒン Collective substrate having a plurality of mounting substrates
JP4934559B2 (en) * 2007-09-27 2012-05-16 オンセミコンダクター・トレーディング・リミテッド Circuit device and manufacturing method thereof
TW200915970A (en) * 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
JP2009081325A (en) * 2007-09-27 2009-04-16 Sanyo Electric Co Ltd Circuit equipment
JP4969388B2 (en) * 2007-09-27 2012-07-04 オンセミコンダクター・トレーディング・リミテッド Circuit module
TWI402952B (en) * 2007-09-27 2013-07-21 Sanyo Electric Co Circuit device and manufacturing method thereof
US7800222B2 (en) * 2007-11-29 2010-09-21 Infineon Technologies Ag Semiconductor module with switching components and driver electronics
JP4523632B2 (en) * 2007-12-11 2010-08-11 三菱電機株式会社 Semiconductor device
JP5444619B2 (en) * 2008-02-07 2014-03-19 株式会社ジェイテクト Multi-layer circuit board and motor drive circuit board
JP5486820B2 (en) * 2009-02-09 2014-05-07 矢崎総業株式会社 Hybrid circuit board mounting structure
JP5097797B2 (en) * 2010-05-31 2012-12-12 日立オートモティブシステムズ株式会社 Power conversion apparatus and moving body equipped with the same
US9888558B2 (en) * 2010-06-03 2018-02-06 Yazaki Corporation Wiring substrate and manufacturing method thereof
KR101343140B1 (en) * 2010-12-24 2013-12-19 삼성전기주식회사 3D power module package
DE102011085629A1 (en) * 2011-11-02 2013-05-02 Robert Bosch Gmbh Electronic module for operation in the gearbox
FR2995495B1 (en) * 2012-09-10 2015-09-04 Valeo Sys Controle Moteur Sas ELECTRIC DEVICE AND ELECTRIC COMPRESSOR
DE102013219780A1 (en) * 2013-09-30 2015-04-02 Infineon Technologies Ag Power semiconductor module and method for producing a power semiconductor module
DE102014101238A1 (en) * 2014-01-31 2015-08-06 Hs Elektronik Systeme Gmbh Printed circuit board embedded power module
US9497570B2 (en) 2014-02-06 2016-11-15 Nimbelink Corp. Embedded wireless modem
USD731491S1 (en) * 2014-02-07 2015-06-09 NimbeLink L.L.C. Embedded cellular modem
CN107155389B (en) * 2014-12-03 2019-12-13 日产自动车株式会社 Power conversion device
AU2014415156B2 (en) * 2014-12-22 2018-01-04 Mitsubishi Electric Corporation Printed wiring board, circuit board, and control unit
CN108496249B (en) * 2016-01-29 2021-08-13 三菱电机株式会社 Semiconductor device with a plurality of semiconductor chips
JP6770456B2 (en) * 2017-02-17 2020-10-14 ルネサスエレクトロニクス株式会社 Electronic device
JP6549200B2 (en) * 2017-10-03 2019-07-24 三菱電機株式会社 Power conversion circuit
EP4068612A4 (en) * 2019-11-25 2023-01-18 Aisin Corporation Control substrate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7502579A (en) * 1975-03-05 1976-09-07 Philips Nv PROCEDURE FOR THE MANUFACTURE OF HF CIRCUITS, ESPECIALLY UHF TELEVISION TUNERS.
JPS548976A (en) * 1977-06-22 1979-01-23 Nec Corp Lsi package
JPS5718340A (en) * 1980-07-09 1982-01-30 Fujitsu Ltd Semiconductor device
US4514749A (en) * 1983-01-18 1985-04-30 At&T Bell Laboratories VLSI Chip with ground shielding
JPS6286841A (en) * 1985-10-14 1987-04-21 Mitsubishi Electric Corp High frequency hybrid integrated circuit
US5043526A (en) * 1986-03-13 1991-08-27 Nintendo Company Ltd. Printed circuit board capable of preventing electromagnetic interference
JPS6369258A (en) * 1986-09-10 1988-03-29 Nec Corp Multilayer interconnection substrate
JPH0265240A (en) * 1988-08-31 1990-03-05 Seiko Epson Corp semiconductor integrated device
FR2652982B1 (en) * 1989-10-11 1993-04-30 Alsthom Gec ASSEMBLY OF ELECTRONIC POWER COMPONENTS.
US4965710A (en) * 1989-11-16 1990-10-23 International Rectifier Corporation Insulated gate bipolar transistor power module
JP2735920B2 (en) * 1990-01-23 1998-04-02 三洋電機株式会社 Inverter device
US5077595A (en) * 1990-01-25 1991-12-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0432258A (en) * 1990-05-29 1992-02-04 Seiko Epson Corp Mounting method of semiconductor integrated circuit
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19939933B4 (en) * 1998-08-24 2004-05-13 International Rectifier Corp., El Segundo Electronic power module unit
DE10056832B4 (en) * 1999-11-17 2009-11-26 Siliconix Technology C.V. The semiconductor device module unit
DE10204200A1 (en) * 2002-02-01 2003-08-21 Conti Temic Microelectronic power module
DE112014006657B4 (en) 2014-05-14 2023-08-17 Mitsubishi Electric Corporation Grounding structure to reduce negative influences of noise in a control unit

Also Published As

Publication number Publication date
DE69325953D1 (en) 1999-09-16
US5444297A (en) 1995-08-22
EP0575892A1 (en) 1993-12-29
JPH065847A (en) 1994-01-14
EP0575892B1 (en) 1999-08-11
JP2854757B2 (en) 1999-02-03

Similar Documents

Publication Publication Date Title
DE69325953T2 (en) Power semiconductor module
DE69401193T2 (en) MULTI-LAYER PCB
DE10056832B4 (en) The semiconductor device module unit
DE19911731C2 (en) Printed circuit board
DE19854180B4 (en) Module housing for semiconductor components
DE3785899T2 (en) SEMICONDUCTOR ARRANGEMENT WITH POWER SUPPLY TRACKS.
DE69119793T2 (en) Housing for high-frequency switching
DE102005001148B3 (en) Electronic unit, has metal housing coupled to MOSFET operated with high frequency, where housing is arranged to metal plate over electrically-isolated isolation layer, and heat sink electrically connected with metal plate or housing
EP3361836B1 (en) Low inductance half-bridge configuration
DE102017111396B4 (en) Arrangement for the active suppression of interference signals
DE4124757C2 (en) Semiconductor power module
EP0801884B1 (en) Module mounting rack for an electronic control unit with signal-processing components and rapid-operation digital components
DE102022105834A1 (en) SEMICONDUCTOR DEVICE HAVING ELECTRICAL COMPONENT BUILT INTO A CIRCUIT BOARD
EP0738008B1 (en) Semiconductor power module
EP0756447B1 (en) Control circuit for vehicle
DE69728648T2 (en) SEMICONDUCTOR DEVICE WITH HIGH FREQUENCY BIPOLAR TRANSISTOR ON AN INSULATING SUBSTRATE
DE10103337B4 (en) Power semiconductor element with diode devices for temperature detection and for absorbing static electricity and power semiconductor device with such a power semiconductor element
DE102020107131B4 (en) Power electronics unit and motor vehicle
EP2466998A1 (en) Circuit board with shielding
DE102011053680A1 (en) Circuit arrangement for reducing oscillation tendency
DE60130717T2 (en) Circuit board with contact surfaces for connection to an electronic component mounted thereon
DE102017106515B4 (en) 3 level power module
DE102021214906A1 (en) electronic assembly
DE112018001014B4 (en) ELECTRONIC CONTROL DEVICE
DE102019201242A1 (en) Power semiconductor device and power module

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)