DE69223508T2

DE69223508T2 - Dezimationsfilter für einen Sigma-Delta-Wandler und A/D-Wandler mit einem solchen Filter

Info

Publication number: DE69223508T2
Application number: DE69223508T
Authority: DE
Inventors: Jean-Claude Abbiate; Alain Blanc; Patrick Jeanniot; Gerard Richter
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-07-10
Filing date: 1992-07-10
Publication date: 1998-06-25
Anticipated expiration: 2012-07-11
Also published as: US5461641A; JP2687842B2; EP0577902A1; EP0577902B1; DE69223508D1; JPH06132829A

Description

Technisches Gebiet der Erfindung

Diese Erfindung bezieht sich auf Einrichtungen zur digitalen Dezimation und Filterung und spezieller auf ein Dezimationsfilter zur Umsetzung einer Folge von Sigma-Delta-Impulsen in eine entsprechende Folge von pulscodemodulierten Abtastwerten.

Stand der Technik

Die Sigma-Delta-Technik ist zur Realisierung linearer, genauer und einfacher Analog-Digital-Umsetzer von großem Interesse. Sigma-Delta-Codierer und -Decodierer erfordern im allgemeinen die Verwendung von Dezimationsschaltungen, die eine große Anzahl von elektronischen Komponenten benötigen. Deshalb werden Dezimationsschaltungen mittels Bauelementen in höchstintegrierter Technik (VLSI) ausgeführt.
Figur 1 zeigt die herkömmliche Grundstruktur eines Analog- Digital-Umsetzers, der einen Sigma-Delta-Umsetzer (130) zur Umsetzung eines an einem Anschluß 110 ahliegenden analogen Eingangssignals in eine Folge von Sigma-Delta-Impulsen an einem Anschluß 120 verwendet. Die Folge von Sigma-Delta-Impulsen, die einen hohen Grad von Quantisierungsrauschen im Außenband enthält, wird dann in ein Dezimationsfilter 170 eingespeist, um die Sigma-Delta-Impulse in eine Folge von pulscodemodulierten (PCM) Abtastwerten an einem Anschluß 140 umzusetzen. Hierzu enthält die Dezimationsschaltung 170 ein digitales Tiefpaßfilter 150, um die oben angegebene Außenbandquantisierung zu unterdrücken und um im Band enthaltene Faltungsstörungen während des Dezimationsverfahrens zu vermeiden. Die Dezimationsschaltung 170 enthält auch das spezielle Dezimationslement, welches das Ausgangssignal des Tiefpaßfilters unterabtastet. Dies wird einfach dadurch erreicht, daß jeder N-te PCM-Abtastwert abgegriffen wird. N wird als der Dezimationsfaktor des Verfahrens bezeichnet.
Figur 2 stellt einen herkömmlichen einschleifigen Sigma-Delta- Umsetzer dar, der auf einem Operationsverstärker 214 und einem D-Flip-Flop 215 basiert. Das zu codierende Signal wird nach einer geeigneten Unterdrückung des im Analogsignal vorliegenden Gleichanteils mittels eines Kondensators 210 in einen Integrierer eingespeist, der auf dem Operationsverstärker 214, einem Widerstand 211 und einem Kondensator 213 basiert. Das Ausgangssignal des Operationsverstärkers 214 wird an das D-Flip-Flop 215 übertragen, dessen nicht invertiertes Ausgangssignal zurück an den Operationsverstärker 214 übertragen wird. Somit erzeugt das D-Flip-Flop 215 bei der Frequenz eines an seinem Takteingangsanschluß anliegenden Sigma-Delta-Taktes eine Folge von Sigma-Delta-Impulsen, deren durchschnittlicher Spannungswert dem umzusetzenden Analogsignal entspricht. Der nicht invertierende Eingang des Operationsverstärkers 214 ist im allgemeinen an eine Referenzspannung Vref angeschlossen, die bei einem Wert gleich (+V + 0 V) / 2 festgelegt ist, wobei +V und 0 V die Versorgungsspannungen des D-Flip-Flops 215 sind. Es zeigt sich jedoch, daß es praktisch unmöglich ist, einen Wert von Vref zu erhalten, der genau gleich dem idealen Wert (+V + -V) / 2 ist, und es besteht weiterhin ein Unterschied von wenigstens einigen Millivolt. Dieser Unterschied führt zu einem Gleichanteil, der bei der Codierung am Ausgang des Flip-Flops 215 auftritt und die weiteren Signalverarbeitungsvorgänge, die an dem Signal ausgeführt werden, stört. Tatsächlich tritt die Wirkung eines Gleichanteils im Sigma-Delta-Codierungsverfahren als eine nichtlineare Störung auf, welche die weiteren linearen digitalen Signalverarbeitungseinrichtungen stört, die in Telekommunikationsgeräten wie Datenendgeräten (DCE), Entzerrungs- oder Taktrückgewinnungsverarbeitungssystemen verwendet werden.
Bekannte Lösungen zur Unterdrückung der oben genannten Gleichanteile basieren auf einer zusätzlichen Analogschaltung, die mit dem positiven Eingang des Operationsverstärkers 214 verbunden ist und einen Rückkopplungswert der Sigma-Delta-Impulse zuführt, um den darin enthaltenen Gleichanteil zu kompensieren. Es zeigt sich, daß diese Lösung nur begrenzt anwendbar ist, da sie nur Unterdrückungsraten von ungefähr 40 dB erreicht.
Eine andere Lösung zur Kompensation des Gleichanteils, der während der Sigma-Delta-Impulscodierung eingeführt wird, besteht darin, während der durch den DSP-Prozessor ausgeführten weiteren digitalen Signalverarbeitungsvorgänge einen speziellen nichtlinearen Algorithmus zu verwenden, der entworfen ist, diesen Gleichanteil zu verarbeiten. Es zeigt sich, daß diese Lösung wesentlich genauer ist, sie hat unglücklicherweise aber einen wesentlichen Nachteil zur Folge, da dieser Algorithmus nicht vernachlässigbare digitale Signalverarbeitungskapazität vom DSP-Prozessor benötigen wurde. Wenn die Überabtastfrequenz ansteigt, führt dies tatsächlich dazu, daß die für einen solchen Algorithmus erforderliche digitale Verarbeitungskapazität ansteigt. Beispielsweise im Fall eines Basisband- oder Digitalmodems, das bei einer Bitfrequenz von 72 kbit/s betrieben wird, und auch unter der Annahme einer Überabtastfrequenz von 144 kHz bei einem bei einer Frequenz von 15 MHz betriebenen DSP zeigt sich, daß nur ungefähr 100 Grundzyklen des Digitalprozessors verfügbar sind, um einen vorgegebenen Abtastwert zu verarbeiten. Deshalb würde ein zusätzlicher Algorithmus zur Unterdrükkung des Gleichanteils trotzdem wenige Prozent der gesamten digitalen Verarbeitungskapazität verwenden, obwohl er nur wenige Grundzyklen vom DSP-Prozessor benötigt.
Die US-Patentschrift US-A-4 943 807 offenbart einen digital kalibrierten Delta-Sigma-Analog-Digital-Umsetzer, der eine Unterdrückung des Gleichanteils vorsieht.
Die Veröffentlichung IEEE International Solid State Circuits Conference, 34 (1991), Februar, Seiten 238 bis 239 und 320 (LERCH) offenbart einen monolithischen Sigma-Delta-A/D- und -D/A-Umsetzer mit einem Filter Breitbandsprachcodierung.

Zusammenfassung der Erfindung

Das durch die Aufgabe der vorliegenden Erfindung zu lösende Problem besteht darin, den in der Sigma-Delta-Impulsfolge vor ihrer weiteren Verarbeitung durch einen digitalen Signalprozessor vorliegenden Gleichanteil genau zu unterdrücken, so daß keine zusätzliche Verarbeitungskapazität von letzterem benötigt wird, und darin, einen Sättigungszustand zu verarbeiten.
Dieses Problem wird durch eine Gleichanteilunterdrückungseinrichtung, wie sie in Anspruch 1 festgelegt ist, gelöst. Grundsätzlich ist die Einrichtung innerhalb der Dezimationsschaltung angeordnet, die ein Register enthält, das während eines Initialisierungsabschnitts mit einem Digitalwert geladen wird, der dem Durchschnittswert des Gleichanteils entspricht, der durch den DSP-Prozessor berechnet wird, und eine Subtraktionsschaltung, um den im Register gespeicherten Wert von den PCM-Worten direkt zu subtrahieren, bevor letztere in den Digitalprozessor eingespeist werden. Deshalb ergeben sich die berechneten PCM- Abtastwerte frei von jeglichem Gleichanteil, der während der Sigma-Delta-Codierung hätte eingeführt werden können. Diese Gleichanteilskompensation ist genau und erfordert keine zusätzliche digitale Signalverarbeitungskapazität vom DSP-Prozessor während der dem Initialisierungsabschnitt folgenden Verarbeitungsphase. Vorzugsweise umfaßt das Dezimationsfilter Mittel (406) zum Feststellen eines bei der Berechnung der PCM- Abtastwerte auftretenden Sättigungszustands und zum Obertragen eines vorbestimmten PCM-Abtastwerts, der dem minimalen oder maximalen Wert desjenigen PCM-Abtastwertes entspricht, den das Dezimationsfilter berechnen kann, an den DSP-Prozessor in Antwort auf die Feststellung des Sättigungszustands.

Beschreibung der Zeichnungen

Figur 1 zeigt die Grundstruktur eines A/D-Umsetzers unter Verwendung eines Sigma-Delta-Codierers, der die Schaltung gemäß der Erfindung enthalten könnte.
Figur 2 stellt einen bekannten einschleifigen Sigma-Delta- Umsetzer dar.
Figur 3 stellt die Struktur einer Dezimationsschaltung dar, welche die Folge von Sigma-Delta-Impulsen in pulscodemodulierte (PCM) Abtastwerte umsetzt.
Figur 4 zeigt eine Schaltung, um die Taktsignale, die im Sigma- Delta/PCM-Umsetzungsverfahren erforderlich sind, zu erzeugen.
Figur 5 stellt die Gleichanteilunterdrückungseinrichtung gemäß der bevorzugten Ausführung der Erfindung zum Unterdrücken des Gleichanteils in den PCM-Abtastwerten dar.
Figur 6 zeigt die spezielle Sättigungsschaltung 406 im Detail.
Figur 7 stellt einen zweischleifigen Sigma-Delta-Umsetzer dar, der in der bevorzugten Ausführung der Erfindung verwendet wird.
Figur 8 zeigt die Schaltung zur Erzeugung des Takts fs an Anschluß 708.

Beschreibung der bevorzugten Ausführung der Erfindung

Unter Bezugnahme auf Figur 3 ist unten die Dezimationsschaltung beschrieben, die in der bevorzugten Ausführung der Erfindung verwendet wird. Diese Dezimationsschaltung ist im einzelnen in der oben angegebenen Patentanmeldung Nr. 91480114.7 beschrieben, die hierin durch einfache Bezugnahme aufgenommen wird. Kurz gesagt enthält diese Dezimationsschaltung Zählmittel (321, 331, 341), die vom Sigma-Delta-Takt angesteuert werden und aufeinander fortlaufend während N folgenden Sigma-Delta- Taktimpulsen um zwei inkrementiert und dann während N aufeinander folgenden Sigma-Delta-Taktimpulsen nochmals um eins inkrementiert werden, um eine Folge des Inkrementparameters DELTA(n) bereitzustellen. Außerdem sind Speichermittel (320, 330, 340) zum Speichern des Werts eines Koeffizienten C(n) entsprechend der Übertragungsfunktion des Dezimationsfilters enthalten und durch den Sigma-Delta-Takt gesteuerte Mittel zum Inkrementieren der Speichermittel mit dem Inkrementparameter DELTA(n). Schließlich enthalten die Berechnungsmittel Mittel zur Bildung eines pulscodemodulierten (PCM) Abtastwerts nach jeweils 3 x N Sigma-Delta-Eingangsabtastwerten aus dem in den Speichermitteln geladenen Inhalt C(n) und aus der fortlaufenden Folge von codierten Sigma-Delta-Abtastwerten S(i + n). Wie in der oben angegebenen Patentanmeldung erläutert, wird ein Dezimationsverfahren mit einem variablen Dezimationsfaktor in einfacher Weise bereitgestellt, ohne die Verwendung von weiterer digitaler Signalverarbeitungskapazität zu erfordern, da die für die Berechnung der PCM-Abtastwerte erforderlichen Koeffizienten C(n) direkt und online mit dem Empfang der Sigma-Delta-Impulse berechnet werden. Im einzelnen empfängt das Dezimationsfilter an einem Anschluß EINGABE SPL 301 eine Folge von Sigma-Delta- Impulsen und setzt sie in PCM-Worte auf einem PCM-Datenbus 303 um. Um dies zu erreichen, empfängt die Einrichtung außerdem an einem Anschluß 300 den Überabtastfrequenztakt fs(C) und an einem Anschluß 302 den PCM-Takt. Die Berechnung eines PCM- Abtastwerts wird mittels drei getrennter Berechnungen erreicht, die jeweils durch drei entsprechende Berechnungsblöcke 350, 360 bzw. 370 ausgeführt werden, wobei jeder Berechnungsblock einen PCM-Abtastwert aus einer Anzahl von 3 x N am Anschluß 301 empfangenen Eingangsabtastwerten berechnet. Da die drei Berechnungsblöcke 350, 360 und 370 auf einer ähnlichen Struktur basieren, die in der oben angegebenen europäischen Patentanmeldung vollständig beschrieben ist, wird nur die Struktur des ersten mit allen Details wiederholt. Die Berechnungblöcke 350, 360 und 370 werden jeweils von einer Anzahl von drei phasenverschobenen Taktsignalen R0, R1 bzw. R2 gesteuert, die durch eine Decodierschaltung 310, die den PCM-Takt am Anschluß 302 wie in Figur 4 gezeigt empfängt, erzeugt werden. Die Decodierschaltung 310 erzeugt jeweils den Satz der drei phasenverschobenen Taktsignale R0, R1, R2 an einem Satz von drei Anschlüssen 304, 305 bzw. 306 bei einer Frequenz, die ein Drittel des Frequenzwerts des PCM-Takts ist, wie dies in den der oben angegebenen Patentanmeldung beigefügten Figuren 7c, 7d, 7e und 7f gezeigt ist. Es ist jedoch zu bemerken, daß die Decodierschaltung 310 durch diejenige Schaltung ersetzt werden könnte, welche in der europäischen Patentanmeldung Nr. 91480115.4 beschrieben ist, die hierin durch Bezugnahme aufgenommen ist, und welche eine Phasensteuerung der Erzeugung der PCM-Abtastwerte bereitstellt. Die Verwendung der drei Berechnungsblöcke 350, 360 und 370 ermöglicht die vollständige Erzeugung eines PCM-Abtastwerts nach jeweils N Eingangsabtastwerten S(i), was schließlich ein vollständiges Unterabtastverfahren mit dem gewünschten Dezimationsfaktor N bereitstellt.
Der erste Berechnungsblock 350 enthält ein Register COEFFO 320 zum Speichern des Werts der Koeffizienten C(n), die im Filter- und Dezimationsverfahren verwendet werden, wobei letzteres Register einen Eingangsbus aufweist, der mit einem entsprechenden Ausgangsbus einer Addierschaltung ADDER0 327 verbunden ist. Der Block 350 enthält darüber hinaus einen Akkumulator ACCU0 322 mit einem Eingangsbus, der mit dem Ausgangsbus der Addierschaltung ADDER0 327 verbunden ist. Die Schaltung ADDER0 327 wird alternativ verwendet, um die neu berechneten Koeffizienten und außerdem das PCM-Teilergebnis: C0 x Si + C1 x S(i + 1) + C2 x S(i + 2) + ..., welches aus der Folge Si von Sigma-Delta- Impulsen gebildet wird, zu berechnen. Ein Zähler 311 empfängt an seinem Takteingang den PCM-Takt am Anschluß 302 und außerdem an seinem Rücksetzeingang den am Anschluß 304 anliegenden Takt R0. Der Zähler 311 erzeugt ein Steuersignal für einen Zähler INCCTR0 321, der verwendet wird, um die für die Berechnung der Folge von Koeffizienten C(n) erforderlichen Werte von DELTA(i) fortlaufend zu erzeugen. Die Aktualisierung des Inhalts des Zählers 321 wird entweder durch eine Inkrementation um eins oder eine Dekrementation um zwei gemäß dem Zustand des Ausgangs des Zählers 311 bewirkt. Der Ausgangsbus des Zählers INCCTR0 321 ist mit einem ersten Eingangsbus einer Multiplexschaltung MPX0 324 verbunden, die einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus des Akkumulators 322 verbunden ist. Der Multiplexer MPX0 324 wird vom Überabtasttakt fs(C) am Anschluß 300 gesteuert. Die Multiplexschaltung MPX0 324 weist einen Ausgangsbus auf, der mit einem ersten Eingangsbus einer Addierschaltung ADDER0 327 verbunden ist, die einen zweiten Eingangsbus aufweist, der mit dem Ausgangsbus eines Schaltungsblocks XOR 323 verbunden ist. Der Schaltungsblock XOR 323 ist eine Anzahl von Schaltungen XOR mit jeweils einem ersten Eingang, der mit dem Ausgang eines UND-Gatters 326 verbunden ist, und einem zweiten Eingang, der mit dem entsprechenden Anschluß des Ausgangsbusses des Registers 320 verbunden ist. Das UND-Gatter 326 weist einen ersten Eingang auf, der den Überabtasttakt fs(C) am Anschluß 300 empfängt, und einen zweiten Eingang, der den Eingangsabtastwert der Folge von Sigma-Delta-Impulsen empfängt. Der Ausgang des UND-Gatters 326 ist außerdem mit dem "Überlaufeingabe"-Eingang der Schaltung ADDER0 verbunden. Der Ausgang des Akkumulators ACCU0 322 ist mit dem Eingang des Gatter 325 verbunden, das den berechneten PCM-Abtastwert nach jeweils 3 x N Sigma-Delta-Taktimpulsen an einen ersten Eingang einer Anzahl von ODER-Gattern überträgt. Die Schaltung COEFF0 320, der Zähler INCCTR0 321, der Akkumulator ACCUO 322 und die Gatter 325 empfangen den ersten Takt R0, der durch die in Figur 4 gezeigte Decodierschaltung 310 erzeugt wird. Die Schaltung COEFF0 320, der Zähler INCCTR0 321 und der Akkumulator ACCU0 empfangen außerdem den am Anschluß 300 anliegenden Überabtasttakt C.
Wie in der oben angegebenen Patentanmeldung erläutert, stellt sich der Betrieb der Filter-/Dezimationsschaltung wie folgt dar: Es wird der erste Berechnungsblock 350 betrachtet: bei jeder Taktperiode des am Anschluß 300 anliegenden Überabtasttakts fs(C) erzeugt der Zähler 321 das folgende Element der Folge DELTA(i) mittels entweder einer Inkrementation um eins oder einer Dekrementation um zwei gemäß dem Zustand des Ausgangs des Zählers 311. Dann wird die Aktualisierung des Koeffizienten C(n) im Register 320 ausgeführt. Um dies zu erreichen, überträgt während der ersten Hälfte der Überabtasttaktperiode fs(C) d.h., wenn der Takt fs am Anschluß 300 auf dem LOW-Pegel liegt - die Multiplexschaltung MPX0 324 den am Ausgangsbus des Zählers INCCTR0 321 geführten Wert DELTA(i) an den ersten Eingangsbus der Schaltung ADDER0 327. Der zweite Eingangsbus der Schaltung ADDER0 327 empfängt den Inhalt des Registers COEFF0 320 über das Gatter XOR 323, da der Ausgang des UND-Gatters 326 auf einen LOW-Pegel gesetzt wird, da der Überabtasttakt fs(C) am Anschluß 300 ebenfalls auf einem LOW-Pegel liegt. In ähnlicher Weise liegt der Überlaufeingabeeingang der Schaltung ADDER0 auf einem LOW-Pegel. Die Schaltung ADDER0 327 führt daher die Berechnung: C(n) = C(n - 1) + DELTA(n - 1) aus und das Ergebnis C(n) wird bei der ansteigenden Flanke der Sigma-Delta- Taktperiode, d.h.. am Ende der ersten Hälfte der Sigma-Delta- Taktperiode, in das Register COEFF0 320 gespeichert. Während der zweiten Hälfte der Überabtasttaktperiode - d.h., wenn das letztere Taktsignal auf einem HIGH-Pegel liegt - überträgt. die Multiplexschaltung MPX0 324 den Inhalt des Akkumulators ACCU0 322 an den ersten Eingangsbus der Addierschaltung ADDER0 327, während ihr zweiter Eingangsbus das Ausgangssignal der Gatter XOR 323 empfängt. Das Gatter XOR 323 überträgt den Inhalt des Registers COEFF0 320 oder sein Inverses entsprechend dem Wert des Eingangsabtastwerts SPL, der während der zweiten Hälfte der Überabtasttaktperiode am Anschluß 301 anliegt, an die Addierschaltung ADDER0 327. Gleichzeitig wird der Wert des Eingangsabtastwerts SPL über das UND-Gatter 326 an den Überlaufeingabeanschluß der Schaltung ADDER0 abgegeben.
Während dieser zweiten Hälfte der Sigma-Delta-Taktperiode wird der Eingangs-Sigma-Delta-Abtastwert S(i + n) am Anschluß 301 mit dem im Register 320 gespeicherten Wert des Koeffizienten C(n) multipliziert, und das Ergebnis C(n) x S(i + n) wird durch die Addierschaltüng ADDER0 327 zum Inhalt des Akkumulators ACCU0 322 addiert. Das Ergebnis der letzteren Addition, d.h. die Teilberechnung des PCM-Abtastwerts C(0) x S(i) + C(1) x S(i + 1) + C(2) x S(i + 2) + ... wird bei der fallenden Flanke des Überabtasttakts fs, d.h. am Ende der zweiten Hälfte der Taktperiode des Sigma-Delta-Takts fs, in den Akkumulator ACCU0 322 geladen. Der Zähler INCCTR0 321 wird verwendet, um fortlaufend die Folge DELTA(i) zu erzeugen, die wie in der oben angegebenen Bezugspatentanmeldung erläutert bei der Berechnung des PCM- Abtastwerts durch den Steuerblock 350 benötigt wird, und wird durch den Zähler 311 wie folgt gesteuert: Wenn das Ausgangssignal des Zählers 311 auf einen LOW-Pegel gesetzt ist, wird der Zähler INCCTR0 321 um eins inkrementiert, wenn der Überabtasttakt fs(C) am Anschluß 300 auf einen HIGH-Pegel schaltet. Wenn umgekehrt das Ausgangssignal des Zählers 311 auf einen HIGH-Pegel gesetzt wird, wird der Zähler INCCTR0 321 bei der ansteigenden Flanke der Überabtasttaktperiode am Anschluß 300 um zwei dekrementiert. Der Zähler INCCTR0 321 speichert deshalb bei jeder Taktperiode und genauer bei jeder Hälfte der Überabtasttaktperiode, wenn letztere auf einen HIGH-Pegel schaltet, den Wert von DELTA, der verwendet wird, um den zur Berechnung des PCM-Abtastwerts benötigten Wert des Koeffizienten gemäß der Beziehung C(n) = C(n - 1) + DELTA(n - 1) zu aktualisieren. Die letztere Aktualisierung des Werts des Koeffizienten C(n) erfolgt während der ersten Hälfte der nächsten Taktperiode. Der durch die Decodierschaltung 310 von Figur 4 erzeugte Takt R0 wird verwendet, um die verschiedenen Register und Zähler zurückzusetzen: das Register COEFF0 320, der Zähler INCCTR0 321 und der Zähler 311 werden zurückgesetzt, wenn der Takt R0 am Anschluß 304 auf einen HIGH-Pegel schaltet. Umgekehrt wird der Akkumulator ACCU0 322 zurückgesetzt, wenn der letztere Takt R0 auf einen LOW-Pegel schaltet. Darüber hinaus schaltet der Zähler 311 bei jeder ansteigenden Flanke des PCM-Takts am Anschluß 302. Wenn daher der Takt R0 am Anschluß 304 auf einen HIGH- Pegel schaltet, wird der Zähler 311 zurückgesetzt und sein Ausgangssignal wird auf einen LOW-Pegel gesetzt: der Zähler INCCTR0 321 wird dann während einer Anzahl von N Überabtasttaktperioden um eins inkrementiert. Beim nächsten PCM- Impuls am Anschluß 302 schaltet das Ausgangssignal des Zählers 311 auf einen HIGH-Pegel, und der Zähler INCCTR0 321 wird während einer Anzahl von N Übe rabtasttaktperioden um zwei dekrementiert. In ähnlicher Weise schaltet beim nächsten Impuls des PCM-Takts am Anschluß 302 das Ausgangssignal des Zählers 311 wieder auf einen LOW-Pegel, und der Zähler INCCTR0 321 wird wiederum während einer Anzahl von N Überabtasttaktperioden um eins inkrementiert. Am Ende der 3 x N aufeinander folgenden Überabtasttaktperioden wird der Akkumulator ACCU0 322 mit dem Wert eines PCM-Abtastwerts geladen, der aus den Sigma-Delta- Impulsen abgeleitet wird gemäß der Formel:
Der PCM-Abtastwert wird bei jedem Impuls des Takts R0 an den Ausgang der Gatter übertragen und am ersten Eingang des ODER- Gatters 314 empfangen. Da eine Anzahl von 3 x N Eingangsabtastwerten erforderlich war, um den PCM-Ausgangsabtastwert zu erzeugen, der durch Block 350 berechnet wurde, ergeben sich die durch Block 350 erzeugten PCM-Abtastwerte bei einer Frequenz von fs/3. Die Berechnungsblöcke 360 und 370 arbeiten auf ähnliche Weise, sind jedoch in bezug auf den Betrieb des Berechnungsblocks 350 phasenverschoben. Tatsächlich wird Block 360 (bzw. Block 370) durch den phasenverschobenen Takt R1 (bzw. R2) gesteuert, der durch die in Figur 4 gezeigte Decodierschaltung 310 am Anschluß 305 (bzw. 306) erzeugt wird. Die vollständigen Arbeitsvorgänge dieser zusätzlichen Berechnungsblöcke sind in der oben angegebenen Anmeldung deutlich beschrieben. Folglich erzeugt die Anzahl von drei Berechnungblöcken 350, 360 und 370, von denen jeder einen PCM-Abtastwert nach jeweils 3 x N Eingangsabtastwerten erzeugt und an einen Eingang des ODER-Gatters 314 überträgt, eine Folge von PCM-Abtastwerten bei einer Frequenz von fs/N. Der Ausgang des ODER-Gatters 314 ist mit dem Eingang eines Registers 315 verbunden, das die Folge der PCM- Worte an einem PCM-Datenbus 303 bei der gewünschten Frequenz fs/N bereitstellt.
Wie oben angegeben, liegt in der Folge der am Ausgang des Registers 315 erzeugten Folge von PCM-Worten ein Gleichanteil vor, der die linearen digitalen Signalverarbeitungsvorgänge stören könnte, die durch den (in den Figuren nicht gezeigten) DSP ausgeführt werden, durch den beispielsweise weitere Entzerrungsalgorithmen oder Taktrückgewinnungsverfahren im Fall eines Modem ausgeführt werden. Der Gleichanteil wird mittels der in Figur 5 dargestellten zusätzlichen Schaltung unterdrückt, die nun beschrieben wird. Das Register 315 speichert den PCM-Abtastwert, der in der bevorzugten Ausführung der Erfindung 26 Bits (mit einem Vorzeichenbit) umfaßt und am PCM-Datenbus 303 erscheint. Eine Auswahleinrichtung 400 wird verwendet, um die Länge des PCM-Wortes, das zu verarbeiten ist, zu begrenzen, so daß derzeit verfügbare 16-Bit-Register für die weiteren Verarbeitungsvorgänge verwendet werden können. Der Ausgang des Registers 400 ist ein Bus 401, der mit einem ersten Eingangsbus einer Addierschaltung 402 verbunden ist, deren zweiter Eingangsbus 403 mit dem Ausgang eines Registers 404 verbunden ist. Der Ausgang der Addierschaltung 402 ist mit dem Eingang einer Dreifachauswahleinrichtung 405 verbunden, die von einem Sättigungsdetektor 406 durch einen Steuerungsanschluß SAT+ 412, einen Anschluß SAT- 413 und einen Anschluß No-SAT 414 gesteuert wird. Entsprechend dem von den letztgenannten Steuerungsleitungen geführten Werten überträgt die Auswahleinrichtung 405 dasjenige Wort, das entweder an ihrem ersten Eingang anliegt (d.h. das Wort 7FFF, welches bedeutet, daß ein einem maximalen Analogwert entsprechender PCM-Abtastwert decodiert worden ist), oder an ihrem zweiten Eingang (d.h. das Wort 8000, das einem minimalen Analogwert entspricht, der decodiert worden ist) oder das an einem Bus 411 am Ausgang der Addierschaltung 402 anliegende Wort. Die Sättigungsschaltung 406 stellt außerdem für den (in der Figur nicht gezeigten) digitalen Signalprozessor ein Signal WARNUNG bereit, welches das Auftreten einer Sättigung im Umsetzungsverfahren angibt. Der Ausgang der Auswahleinrichtung 495 erzeugt eine dem Analogsignal entsprechende Folge von PCM-Abtastwerten, aus welcher der ursprüngliche Gleichanteil wie nachfolgend beschrieben entfernt worden ist. Das Register 315 weist eine Länge auf, die derart bestimmt ist, daß sie dem maximalen Wert des erforderlichen Dezimationsfaktors entspricht. In der bevorzugten Ausführung der Erfindung weist der Bus 303 26 Bits B1 bis B25 und BS1 auf, wobei B1 das niedrigstwertige Bit (LSB) ist, B25 das höchstwertige Bit (MSB) und BS1 das Vorzeichenbit. Verallgemeinert sollte die Größe des Registers PCM SPL 315 so gewählt sein, daß es die Speicherung von N hoch 3 ermöglicht. Der Gleichanteil wird im PCM-Abtastwert wie folgt unterdrückt: während eines Initialisierungsabschnitts steuert der (in der Figur nicht gezeigte) digitale Signalprozessor die Auswahleinrichtung 400 mittels eines Steuerungsbusses 410, um die vom 26-Bit-Bus 303 geführten höchstwertigen Bits auszuwählen. Dies ergibt einen 15-Bit-Restbus, dem das Vorzeichenbit BS1 des Busses 303 hinzugefügt wird, um einen 16-Bit-Bus 401 zu bilden. Die Auswahl der geeigneten 15 Bits unter den 25 Bits des Busses 303 wird wie folgt erreicht: wenn der Dezimationsfaktor N zwischen 1 und 32 liegt, steuert der digitale Signalprpzessor die Auswahleinrichtung 400, um die Bits B1 bis B15 auszuwählen, d.h. die Bits B1 bis B15 werden an den Ausgang der Auswahleinrichtung 400 auf dem Bus 401 übertragen. Wenn jedoch der Dezimationsfaktor N einen Wert aufweist, der zwischen 33 und 50 liegt, wird die Auswahleinrichtung 400 gesteuert, um die Bits B3 bis B17 auszuwählen. Wenn der Dezimationsfaktor N zwischen 51 und 80 liegt, wählt die Auswahleinrichtung 400 die Bits B5 bis B19 aus. Wenn der Dezimationsfaktor N zwischen 81 und 128 liegt, dann wählt die Auswahleinrichtung die Bits B7 bis B21 aus. Wenn der Dezimationsfaktor N zwischen 129 und 160 liegt, dann wählt die Auswahleinrichtung 400 die Bits B8 bis B22 aus. Wenn der Dezimationsfaktor zwischen 161 und 202 liegt, wählt die Auswahleinrichtung 400 die Bits B9 bis B23 aus. Für einen Dezimationsfaktor, der zwischen 203 und 256 liegt, wählt die Auswahleinrichtung 400 die Bits B10 bis B24 aus. Schließlich für einen Dezimationsfaktor, der zwischen 257 und 322 liegt, wählt die Auswahleinrichtung 400 die Bits B11 bis B25 aus. Es ergibt sich, daß die Auswahl der 15 Bits aus den 25 Bits für die niedrigen Werte des Dezimationsfaktors (d.h. wenn N kleiner als 128 ist) um 2 fortschreitet und für die höheren Werte. des Dezimationsfaktors N (wenn N größer als 128 ist) um 1.
Es werden daher die 16 höchstwertigen Bits unter den 26 Bits des Akkumulators ausgewählt. Da der Sigma-Delta-Codierer eine maximale Genauigkeit von 15 oder 16 Bits vorsieht, gefährdet letztere Auswahl von 16 MSB nicht die Gesamtgenauigkeit der Schaltung.
Die Auswahl von 15 Bits aus dem am Bus 303 anliegenden 25-Bit- Bus, zu denen das auch vom PCM-Datenbus 303 abgegriffene Vorzeichenbit hinzugefügt wird, ermöglicht die Verwendung eines standardmäßigen 16-Bit-Busses 401. Dies ermöglicht die Verwendung einer einfachen Schaltungstechnik, die auf einer 16-Bit- Struktur basiert (insbesondere Register 404, Addierschaltung 402, Auswahleinrichtung 405), während eine genaue Unterdrükkungswirkung für den Gleichanteil im Dezimationsvorgang bewirkt wird.
Während des Initialisierungsabschnitts führt der digitale Signalprozessor zuerst eine Berechnung aus, um einen Durchschnittswert des Gleichanteils zu bestimmen, der in die Folge der PCM-Abtastwerte eingeführt ist. Dies wird wie folgt erreicht:
Der Mittelwert des Signals x wird mittels der folgenden Beziehung berechnet: Mittelwert
Es ergibt sich, daß eine hohe Genauigkeit erreicht wird, wenn der Wert N hoch ist. Um eine fortlaufende Schätzung des Mittelwerts zu erhalten, wird vorzugsweise die folgende Beziehung verwendet:
Mk+1 = N - 1 / N Mk + 1 / N xk für jeden neuen Abtastwert xk
Nach einem Konvergenzabschnitt gibt Mk einen geeigneten Schätzwert an.
Dann lädt der DSP-Prozessor das Inverse dieses berechneten Digitalwerts, der mit 16 Bits codiert ist, unter denen sich ein Vorzeichenbit BS3 befindet, das an den Sättigungsdetektor 406 übertragen wird, in das Register 404, so daß das Ergebnis des durch die Addierschaltung 402 ausgeführten Additionsvorgangs eine Unterdrückung des geschätzten Gleichanteilwerts darstellt. Dann endet der Initialisierungsabschnitt, und der DSP geht in eine zweite Betriebsphase über, während der die tatsächliche Datenübertragung ermöglicht ist. Während dieser zweiten Phase wird die Folge von Sigma-Delta-Impulsen, die am Ausgang des nachfolgend unter Bezugnahme auf Figur 7 beschriebenen Sigma- Delta-Umsetzers erzeugt wird, durch die drei parallelen Berechnungsblöcke 350, 360 und 370 von Figur 3 umgesetzt, üm eine einzige Folge von 26-Bit-PCM-Abtastwerten am Bus 303 bei der Frequenz von fs/N zu erzeugen. Ergänzenderweise erzeugt die Auswahleinrichtung 400, die sich unter der Steuerung des digitalen Signalprozessors befindet, eine Folge von begrenzten 16- Bit-Abtastwerten (das am Bus 303 vorliegende Vorzeichenbit BS1 umfassend), die mittels des Busses 401 an die Addierschaltung 402 übertragen wird. Die Addierschaltung erzeugt das Ergebnis der Kompensation des Gleichanteils, das mit 15 Bits zuzüglich eines Vorzeichenbits BS3, das an den Sättigungsdetektor 406 übertragen wird, codiert ist.
Der Sättigungsdetektor 406 ist speziell in Figur 6 dargestellt. Wie in der Figur gezeigt ist, empfängt diese Schaltung die Werte von BS1, BS2 und BS3 und leitet die vier folgenden Steuersignale ab: SAT+ am Anschluß 412, SAT- am Anschluß 413, No-SAT am Anschluß 414, die an die Auswahleinrichtung 405 von Figur 5 übertragen werden, und schließlich ein Wamsteuersignal an einem Anschluß 407, das an den digitalen Signalprozessor übertragen wird, um letzterem mitzuteilen, daß eine Sättigung festgestellt worden ist. Unter Bezugnahme auf Figur 6 umfaßt der Sättigungsdetektor 406 ein UND-Gatter 501 mit einem ersten und einem zweiten Eingangsanschluß, welche die Signale BS1 bzw. BS2 empfangen, und einem dritten invertierenden Eingangsanschluß, der das Bit BS3 empfängt. Der Ausgang des UND-Gatters 501 erzeugt das Signal SAT- an einem Anschluß 413 und ist mit einem ersten invertierenden Eingangsanschluß eines UND-Gatters 503 verbunden. Der Sättigungsdetektor 406 enthält darüber hinaus ein zweites UND-Gatter 502 mit einem ersten und einem zweiten invertierenden Eingangsanschluß, welche die Signale BS1 bzw. BS2 empfangen, und einem dritten nicht invertierenden Eingangsanschluß, der das Signal BS3 empfängt. Der Ausgang des UND- Gatter 502 erzeugt das Signal SAT+ an der Leitung 412 und ist außerdem mit einem zweiten invertierenden Eingangsanschluß des UND-Gatters 503 verbunden. Der Ausgang des letzteren Gatters erzeugt schließlich das Signal No-SAT am Anschluß 414, das mittels Inversion durch Inverter 504 das Signal WARNUNG am Anschluß 407 erzeugt, das an den DSP-Prozessor übertragen wird.
Unter Bezugnahme äuf Figur 5 wiederum werden die drei Steuersignale SAT-, SAT+ und No-SAT von der Auswahleinrichtung 405 empfangen, die wie folgt arbeitet: wenn das Signal No-SAT auf einem HIGH-Pegel liegt, dann wird der Inhalt des Busses 411 direkt an den Ausgangsbus 408 der Auswahleinrichtung 405 übertragen. Wenn jedoch das Signal SAT+ auf einem HIGH-Pegel liegt, überträgt die Auswahleinrichtung 405 den an ihrem. ersten Eingangsbus anliegenden Digitalwert "7FFF" an Bus 408. Wenn schließlich das Signal SAT- auf einem HIGH-Pegel liegt, überträgt die Auswahleinrichtung 405 den an ihrem zweiten Eingangsbus anliegenden Digitalwert "8000" an den Ausgangsbus 408. Der Bus 408 führt daher eine Folge von PCM-Abtastwerten, die durch das Vorliegen irgendeines Gleichanteils nicht beeinflußt ist und die direkt durch den Prozessor während der zweiten Betriebsphase verarbeitet werden kann. Da der DSP-Prozessor nur während des ersten Initialisierungsabschnitts einbezogen ist, um einen Schätzwert für den Gleichanteil, der während des Codierungsvorgangs in die PCM-Abtastwerte eingeführt worden ist, zu berechnen, ergibt sich, daß keine digitale Verarbeitungskapazität des letzteren während der zweiten Betriebsphase erforderlich ist, und letzterer kann vollständig anderen Verarbeitungsabläufen wie Echounterdrückungs-, Taktrückgewinnungs- oder Entzerrungsverfahren zugeteilt werden.
Es wird nun auf Figur 7 Bezug genommen, in der die bevorzugte Ausführung des im A/D-Umsetzer der Erfindung verwendeten Sigma- Delta-Umsetzers gezeigt ist, der auf einer zweischleifigen Struktur basiert. Dieser Sigma-Delta-Umsetzer ist insbesondere in der europäischen Patentanmeldung 91480009.0 mit dem Titel "Sigma-Delta-Umsetzer, eingereicht am 17. Januar 1990, mit gleichem Inhaber wie die vorliegende Anmeldung, beschrieben und wird hier durch einfache Bezugnahme aufgenommen. Unter Bezugnahme auf die Figur wird der Gleichanteil, der im umzusetzenden Analogsignal am Anschluß 609 anliegt, mittels eines Kondensators 610 entfernt. Das sich ergebende Signal wird an einen ersten Anschluß eines Widerstands 611 übertragen, der einen zweiten Anschluß aufweist, der jeweils mit dem invertierenden Eingang eines ersten Operationsverstärkers (OA) 614, mit einem ersten Anschluß eines Widerstands 612 und mit einem ersten Anschluß eines Kondensators 613 verbunden ist. Der Ausgang des letzteren Operationsverstärkers ist mit dem zweiten Anschluß des Kondensators 613 verbunden und mit einem ersten Anschluß eines Widerstands 617, der einen zweiten Anschluß aufweist, der jeweils mit dem invertierenden Eingang eines zweiten Operationsverstärkers 620, einem ersten Anschluß eines Widerstands 618 und einem ersten Anschluß eines Kondensators 619 verbunden ist. Der Operationsverstärker 620 weist einen Ausgangsanschluß auf, der mit einem zweiten Anschluß des Kondensators 619 verbunden ist. Der Ausgangsanschluß des Operationsverstärkers 620 ist mit einem zweiten Anschluß des Kondensators 619 und mit dem D- Eingangsanschluß eines als Schwellwertelement verwendeten D- Flip-Flops 622 verbunden. Das Flip-Flop 622 stellt an den Ausgangsanschlüssen im Rhythmus eines an seinem Eingangsanschluß CK anliegenden Takts fs eine Folge von Spannungen bereit, die entweder gleich 5 Volt (oder allgemeiner Vcc) oder 0 Volt sind. Ein Beispiel für eine Schaltung zur Erzeugung des letzteren Takts fs ist in der oben angegebenen europäischen Patentanmeldung im Detail dargestellt. Ein Referenzpotential Vref gleich der Hälfte des Werts der positiven Versorgungsspannung des Flip-Flops 622 wird an die nicht invertierenden Eingänge der Operationsverstärker 614 und 620 übertragen. Der nicht invertierende Ausgangsanschluß Q 623 des D-Flip-Flops 622 ist mit einem ersten Eingang eines NOR-Gatters 615 des dem Fachmann gut bekannten Typs 7402 verbunden, wobei dessen zweiter Eingangsanschluß den Sigma-Delta-Takt fs empfängt und dessen Ausgangsanschluß mit einem zweiten Anschluß des Widerstands 612 verbunden ist. Der invertierende Ausgangsanschluß des Flip-Flops 622 ist mit einem ersten Eingang eines NOR-Gatters 621 verbunden, dessen zweiter Eingang auch den Sigma-Delta-Takt fs empfängt und dessen Ausgangsanschluß mit einem zweiten Anschluß des Widerstands 618 verbunden ist. Es ergibt sich, daß das am Ausgang des NOR-Gatters 615 vorliegende Rückkopplungssignal zur umzusetzenden analogen Eingangswechselspannung addiert wird und dann mittels der durch den Operationsverstärker 614, die Widerstände 611 und 612 und den Kondensator 613 gebildeten Schaltung integriert wird. In ähnlicher Weise wird das am Ausgang des NOR-Gatters 621 vorliegende Rückkopplungssignal zum Signal am Ausgang des Operationsverstärkers 614 addiert und mittels der auf dem Operationsverstärker 620, den Widerständen 617 und 618 und dem Kondensator 619 basierenden Schaltung integriert. Es liegt somit ein Sigma-Delta-Codierer mit zweischleifiger Struktur vor, der einen sehr hohen Wert für das Signal-zu-Rausch- Verhältnis ermöglicht. Der Ausgang Q des Flip-Flops 622 stellt eine Folge von Sigma-Delta-Impulsen SPL bereit, die dann an die Dezimationsschaltung übertragen werden, die oben unter Bezugnahme auf Figur 3 beschrieben worden ist.
Es wird nun auf Figur 8 Bezug genommen, in der gezeigt ist, wie der Sigma-Delta-Takt fs erzeugt wird. Ein als Inverter geschaltetes NOR-Gatter 702 empfängt an den beiden Eingangsanschlüssen das Sigma-Delta-Taktsignal (C) am Anschluß 300 mit dem gewünschten Sigma-Delta-Frequenzwert. Der Ausgang des NOR-Gatters 702 ist mit einem ersten Anschluß eines Widerstands 704 verbunden, mit einem ersten Anschluß eines Widerstands 703, dessen zweiter Anschluß mit der Versorgungsspannung (in der bevorzugten Ausführung 5 Volt) verbunden ist, und mit einem ersten Eingang eines NOR-Gatters 707. Der Widerstand 704 weist einen zweiten Eingangsanschluß auf, der mit einem ersten Eingang eines Kondensators 706 verbunden ist, dessen zweiter Anschlüß mit Masse verbunden ist, und mit den zwei Eingangsanschlüssen eines NOR-Gatters 705, dessen Ausgang mit einem zweiten Eingang des NOR-Gatters 707 verbunden ist. Der Ausgang des NOR-Gatters 707 schließlich stellt an einem Anschluß 708 den gewünschten Takt fs bereit. Wie in der oben angegebenen Patentanmeldung erläutert, bewirkt die Verwendung der NOR-Gatter 615 und 621, die von der Frequenz des Sigma-Delta-Takts fs angesteuert werden, eine Rückkehr zu Null des am Ausgang des D-Flip-Flops 622 bei jeder Periode des Sigma-Delta-Takts erzeugten Sigma-Delta- Codes, wobei der Sigma-Delta-Umsetzer unempfindlich gegenüber der Asymmetrie der Anstiegs- und Abfallzeit des Schwellwertelements wird. Dies führt zu einem wesentlichen Anstieg des Signal-zu-Rausch-Verhältnisses

Claims

1. Dezimationsfilter zur Umsetzung einer mit einem Sigma- Delta-Takt (fs) synchronen Folge von Sigma-Delta-Impulsen S(i) in eine Folge von pulscodemodulierten (PCM) Abtastwerten gemäß der Formel:

wobei C(n) die Folge der Koeffizienten des Dezimationsfilters ist, die einem vorbestimmten Dezimationsfaktor entspricht, n das momentane Element der durch die Formel gebildeten Folge darstellt, i die momentane Stelle des Elements S(i) des Sigma-Delta-Impulses darstellt und N den Dezimationsfaktor darstellt und wobei die PCM-Abtastwerte durch einen digitalen Signalprozessor DSP verarbeitet werden;

wobei das Filter darüber hinaus umfaßt:

erste Mittel (404) zum Speichern eines Digitalwerts, der den während des Sigma-Delta-Codierungsvorgangs eingeführten Gleichanteil darstellt, wobei der Digitalwert während einer Initialisierungsphase durch den DSP-Prozessor berechnet wird;

zweite Mittel (404)1 die nach der Initialisierungsperiode wirksam sind, zum Subtrahieren des digitalen Werts von jedem der PCM-Abtastwerte, um eine Ausgangsfolge von PCM- Abtastwerten zu erzeugen, in welcher der Gleichanteil unterdrückt ist;

dadurch gekennzeichnet, daß es darüber hinaus umfaßt:

dritte Mittel zum Feststellen eines in den unterdrückten PCM-Abtastwerten auftretenden Sättigungszustands, wobei der Sättigungszustand einem erreichten maximalen Analogwert entspricht, und zum Übertragen eines vorbestimmten PCM-Abtastwerts an den digitalen Signalprozessor DSP in Antwort auf die Feststellung des Sättigungszustands.

2. Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, daß es darüber hinaus umfaßt:

- Zählmittel (321, 331, 341), die durch den Sigma- Delta-Takt (fs) gesteuert werden und die während N Sigma-Delta-Taktimpulsen fortlaufend um eins inkrementiert werden und dann während N folgenden Sigma- Delta-Taktimpulsen um eins dekrementiert werden, um einen Inkrementparameter (DELTA(n)) zu erzeugen,

- Speichermittel (320, 330, 340) zum Speichern des mit dem nächsten zu verarbeitenden Eingangsabtastwert S(i + n) zu multiplizierenden Werts des Koeffizienten C(n) des Dezimationsfilters,

- Mittel (327, 337, 347), die während jeder Sigma- Delta-Taktperiode aktiv sind, zum Inkrementieren der Speichermittel (320, 330, 340) mit dem Inkrementparameter (DELTA(n)),

- Mittel (323, 333, 343) zur Bildung eines PCN-Abtastwerts nach jeweils 3 x N Sigma-Delta-Eingangsabtastwerten aus dem Inhalt C(n) der Speichermittel (320, 330, 340) und aus der Folge von Sigma-Delta- Abtastwerten S(i + n).

3. Dezimationsfilter nach Anspruch 2, dadurch gekennzeichnet, daß es drei Berechnungsmittel (350, 360, 370) enthält, die jeweils durch eine Gruppe von drei phasenverschobenen, vom Sigma-Delta-Takt (fs) abgeleiteten Taktsignalen gesteuert werden, wobei jedes der Berechnungsmittel (350, 360, 370) aus einer Folge von 3 x N aufeinanderfolgenden Sigma- Delta-Eingangsimpulsen einen PCM-Abtastwert berechnet.

4. Dezimationsfilternach Anspruch 3, dadurch gekennzeichnet,

- die Zählmittel (321, 331, 341) eine Steuerklemme aufweisen und eine Inkrementierung um eins ausführen, wenn die Steuerklemme auf einem ersten logischen Pegel liegt, und umgekehrt eine Dekrementierung um zwei ausführen, wenn die Steuerklemme auf einem zweiten logischen Pegel liegt, und daß jedes der drei Berechnungsmittel (350, 360, 370) enthält:

- ein erstes Register (320, 330, 340) zum Speichern des Werts C(n) des mit dem nächsten Sigma-Delta- Eingangsabtastwert S(i + n) zu multiplizierenden Koeffizienten,

- Addiermittel (327, 337, 347), die während jeder Sigma-Delta-Taktperiode aktiv sind, zum Addieren des Inhalts der Zählmittel zum Inhalt des ersten Registers (320, 330, 340), um die folgenden, in das erste Register (320, 330, 340) zu ladenden Koeffizienten C(n + 1) zu berechnen.

5. Dezimationsfilter nach Anspruch 4, dadurch gekennzeichnet, daß jedes der drei Berechnungsmittel (350, 360, 370) darüber hinaus enthält:

- Multipliziermittel (323, 333, 343), die mit dem ersten Register (320, 330, 340) verbunden sind und die Folge von Sigma-Delta-Impulsen empfangen, um in jeder Periode des Sigma-Delta-Takts (fs) das Produkt C(n) x S(i + n) zu berechnen,

- ein zweites Register (322, 332, 342), das fortlaufend mit dem Ausgangswert der Multipliziermittel inkrementiert wird.

6. Dezimationsfilter nach Anspruch 1, dadurch gekennzeichnet, daß es darüber hinaus enthält:

- Mittel (321, 327, 331, 337, 341, 347) zum Erzeugen der einem vorbestimmten Dezimationsfaktor entsprechenden Folge C(n),

- Multipliziermittel (323, 333, 343) zum Multiplizieren jedes Koeffizienten C(n) der Folge mit einem Sigma- Delta-Eingangsabtastwert S(i + n),

- Mittel zum Feststellen des Auftretens des Koeffizienten C(3 x N - 1), der gleich Null ist,

- Mittel (311, 312, 313), die auf die Feststellung des Koeffizienten C(3 x N - 1) ansprechen, zum Verschieben des Beginns des Berechnungsvorgangs des nächsten PCM-Impulses um einen Sigma-Delta-Taktimpuls, um eine Phasensteuerung für die Erzeugung der PCM-Abtastwerte bereitzustellen.

7. Dezimationsfilter nach Anspruch 6, dadurch gekennzeichnet, daß es darüber hinaus drei Berechnungsmittel (350, 360, 370) enthält, die den Sigma-Delta-Takt (fs) empfangen, wobei jedes der Berechnungsmittel (350, 360, 370) einen PCM- Abtastwert aus einer Folge von 3 x N aufeinanderfolgenden Sigma-Delta-Eingangsimpulsen berechnet, wobei jedes der Berechnungsmittel enthält:

- Zählmittel (321, 331, 341) mit einer Rücksetzklemme und einer Steuerklemme (391, 393, 395) zum Ausführen entweder einer Inkrementierung um eins oder einer Dekrementierung um zwei gemäß dem Zustand der Steuerklemme,

- ein erstes Register (320, 330, 340) zum Speichern des Werts C(n) des mit einem entsprechenden Sigma-Delta- Abtastwert S(i + n) zu multiplizierenden Koeffizienten,

- Addiermittel (327, 337, 347), die während jeder Sigma-Delta-Taktperiode aktiv sind, zum Addieren des Inhalts der Zählmittel zum Inhalt des ersten Registers (320, 330, 340), um den folgenden, in das erste Register zu ladenden Koeffizienten zu berechnen,

- Mittel jeweils zum Erzeugen von Steuer- und Rücksetzsignalen für die Zählmittel (321, 331, 341), um in den Berechnungsmitteln für die Erzeugung der Folge von dem vorbestimmten Dezimationsfaktor entsprechenden Koeffizienten C(n) zu sorgen.

8. Dezimationsfilter nach Anspruch 7, dadurch gekennzeichnet, daß es darüber hinaus enthält:

Mittel, die auf die Feststellung ansprechen, zum Verschieben der Erzeugung eines PCM-Impulses um einen Sigma-Delta-Taktimpuls, um dadurch die Phasenkorrektur des PCM-Taktes zu übertragen,

- Mittel zum Rücksetzen der Zählmittel (321, 331, 341), die in demjenigen Berechnungsmittel (350, 360, 370) enthalten sind, das die Berechnung eines PCM- Abtastwerts beim Auftreten der Phasenkorrektur beendet hat,

- Mittel zum Verzögern der Synchronisation des Steuersignals derjenigen beiden Berechnungsmittel (360, 370), die noch weiter arbeiten, bis zum vollständigen Beenden der entsprechenden Berechnung des PCM- Abtastwerts.

9. A/D-Umsetzer unter Verwendung des Dezimationsfilters nach irgendeinem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß es einen Zwei kreis-Sigma-Delta-Codierer enthält.

10. A/D-Umsetzer nach Anspruch 9, dadurch gekennzeichnet, daß der Sigma-Delta-Codierer ein Schwellwertelement (622) zum Erzeugen eines Ausgangs- und Rückkopplungssignals enthält, ein Filter (614, 620), welches das analoge Eingangssignal und das Ausgangs- und Rückkopplungssignal mittels wenigstens eines Rückkopplungskreises empfängt,

Mittel (615, 621), die in wenigstens einen Rückkopplungskreis angeordnet sind, zum Bewirken einer Rückkehr zu einem bestimmten logischen Zustand des durch das Schwellwertelement erzeugten Sigma-Delta-Codes bei jeder Periode des Sigma-Delta-Taktes, wobei der Umsetzer unempfindlich gegen die Asymetrie der Anstiegs- und Abfallzeit des Schwellwertelements ist.

11. A/D-Umsetzer nach Anspruch 10, dadurch gekennzeichnet, daß er darüber hinaus enthält:

- einen ersten Integrierer (614, 613, 611), der das von der Telefonleitung kommende analoge Eingangssignal und ein von einem ersten Rückkopplungskreis kommendes erstes Rückkopplungssignal empfängt,

- einen zweiten Integrierer (620, 617, 618, 619), der das analoge Ausgangssignal des ersten Integrierers und ein von einem zweiten Rückkopplungskreis kommendes zweites Rückkopplungssignal empfängt und der eine mit dem Schwellwertelement verbundene Ausgangsklemme aufweist,

- erste Mittel (615, 608) zum Bewirken einer Rückkehr zu Null des durch den ersten Rückkopplungskreis an den ersten Integrierer übertragenen Rückkopplungssignals,

- zweite Mittel (621, 608) zum Bewirken einer Rückkehr zu Null des durch den zweiten Rückkopplungskreis an den zweiten Integrierer übertragenen Rückkopplungssignals.

12. A/D-Umsetzer nach Anspruch 11, dadurch gekennzeichnet, daß die ersten und zweiten Mittel zum Bewirken einer Rückkehr zu Null der über die beiden Rückkopplungskreise übertragenen Rückkopplungssignale NOR-Gatter (615, 621) umfassen, die mit dem Schwellwertelement (622) verbunden sind und die den Sigma-Delta-Takt empfangen.

13. A/D-Umsetzer nach Anspruch 12, dadurch gekennzeichnet, daß der Sigma-Delta-Umsetzer darüber hinaus enthält:

- ein Speicherelement (622), das durch einen Sigma- Delta-Takt (fs) taktgesteuert wird, zum Erzeugen eines Sigma-Delta-Codes an einer ersten Ausgangsklemme und eines invertierten Sigma-Delta-Codes an einer zweiten Ausgangsklemme,

- einen ersten Integrierer (614, 611, 612, 613), der das umzusetzende Analogsignal von einer Telefonleitung und ein von einem ersten NOR-Gatter (615) kommendes erstes Rückkopplungssignal empfängt, wobei das erste NOR-Gatter einen mit dem Takt verbundenen ersten Eingang und einen mit dem ersten Ausgang des Speicherelements (622) verbundenen zweiten Eingang aufweist,

- einen zweiten Integrierer (620, 617, 618, 619), der das Ausgangssignal des ersten Integrierers und ein von einem zweiten NOR-Gatter (621) kommendes zweites Rückkopplungssignal empfängt, wobei das zweite NOR- Gatter einen den Takt empfangenden ersten Ausgang und einen mit dem zweiten Ausgang des Speicherelements (622) verbundenen zweiten Eingang aufweist.

14. Datenendgerät (DCE) unter Verwendung des A/D-Umsetzers nach Anspruch 9.