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DE69221818T2 - Verfahren und Einrichtung zum Steuern der Wirkungsweise eines digitalen Phasenregelkreises - Google Patents

Verfahren und Einrichtung zum Steuern der Wirkungsweise eines digitalen Phasenregelkreises

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DE69221818T2
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signal
loop
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input signal
phase
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Jean-Luc Lafon
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Alcatel Lucent SAS
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Alcatel Alsthom Compagnie Generale dElectricite
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • Die vorliegende Erfindung liegt auf dem Gebiet der Verarbeitung digitaler Signale. Sie betrifft insbesondere digitale Phasenverriegelungsschleifen.
  • Solche Vorrichtungen sind bekannt, beispielsweise aus dem Aufsatz von Wim Rosink "All-digital phase-locked loops using the 74HC/HCT297", der in der Zeitschrift Electronic Components And Applications, Vol. 9, Nº 2, Seiten 66 bis 89 veröffentlicht wurde. Es sei lediglich erwähnt, daß sie verwendet werden, um die Phase eines Ausgangssignals, das von dieser Schleife geliefert wird, an die eines Eingangssignais anzupassen, das von der Schleife empfangen wird. Solche Vorrichtungen verändern die Frequenz eines von einem inneren Oszillator dieser Schleife gelieferten Taktsignals im wesentlichen durch Inkrementierung oder Dekrementierung abhängig vom Phasenabstand zwischen dem Eingangs- und dem Ausgangssignal.
  • Das Steuersignal für die Inkrementierung oder die Dekrementierung der Frequenz des Taktsignals, das vom Oszillator geliefert wird, kommt vom überlaufausgang eines Zählers, der von einem für den Phasenunterschied repräsentativen Signal gestartet wird und im Rhythmus eines ebenfalls vom internen Oszillator gelieferten Taktsignals zählt. Die Phasennachführung in der Schleife ist also mit einer Tiefpaßfilterung oder Integration verknüpft, die je nach der Zählkapazität dieses Zählers mehr oder minder stark ist. Die Zählkapazität ist im allgemeinen durch Einwirkung auf einen oder mehrere Steuerkoeffizienten dieses Zählers regelbar, je nachdem, ob es sich um eine Schleife erster oder höhere Ordnung handelt. Der Zählbereich dieses Zählers beeinflußt die Zeit, die für das Einrasten der Schleife auf das Eingangssignal benötigt wird. Ein kleiner Zählbereich ergibt eine kurze Einrastdauer und ein großer Zählbereich eine lange.
  • Je nach den für eine solche Schleife vorgesehenen Anwendungen kann man aus einer solchen Filterung Vorteile ziehen, wobei man natürlich weiß, daß die Einrastdauer einer solchen Schleife umso länger wird, je stärker die Filterwirkung ist. Die oben erwähnte Druckschrift (Seite 85) beschreibt eine Phasenverriegelungsschleife, in der ein Mikroprozessor den Zählbereich des Zählers verringert, wenn er ein Signal empfängt, das ihm anzeigt, daß kein Einrasten stattgefunden hat, während der Zählbereich erhöht wird, wenn der Mikroprozessor ein Signal empfängt, das das Einrasten meldet, bis der Phasenfehler minimal wird. Die Vorrichtung zur Erfassung des Einrastens wird nicht beschrieben. Diese Druckschrift (Figur 24) sagt lediglich, daß diese Erfassung abhängig vom Eingangssignal und vom Ausgangssignal der Schleife erfolgt.
  • Die bekannte Vorrichtung hat den Nachteil, daß sie bei sehr hohen Frequenzen nicht verwendet werden kann, z.B. 150 MHz, da eine Steuervorrichtung mit einem Mikroprozessor dann viel zu langsam ist und da andererseits diese Druckschrift keine Erfassungsvorrichtung für die Einrastung beschreibt, die in einer Schleife mit einem Taktsignal arbeiten kann, dessen Frequenz sehr hoch ist.
  • Die Erfindung betrifft insbesondere eine Anwendung, bei der die beiden Ziele einer kurzen Einrastdauer und einer starken Filterung gleichzeitig erreicht werden sollen und bei der die Taktfrequenz sehr hoch ist. Die Erfindung ist insbesondere auf die Synchronisierung eines Fernmelde-Endgeräts anwendbar, das an ein Fernmeldenetz mit einem asynchronen Transfermodus über eine Anpassungsvorrichtung angeschlossen ist, die gegenüber diesem Endgerät eine synchrone Schnittstelle bilden kann. Eine solche Anpassungsvorrichtung verwendet nämlich eine digitale Phasenverriegelungsschleife zur Erzeugung eines Taktsignals, dessen mittlere Frequenz der Basisfrequenz der synchronen Schnittstelle gleicht und dessen Phase der eines Eingangstaktsignals nachgeregelt ist, dessen Takt dem Takt der über diese Anpassungsvorrichtung von dem Netz empfangenen Daten gleicht.
  • Eine solche Anwendung erfordert nämlich gleichzeitig beim Aufbau einer für dieses Endgerät bestimmten Nachrichtenverbindung eine relativ kurze Einrastdauer der Schleife und eine relativ starke Filterung, um die im allgemeinen strengen von den für eine solche Schnittstelle geltenden Normen gesetzten Bedingungen hinsichtlich der maximal zulässigen Frequenzschwebung für das Taktsignal mit einer mittleren Frequenz gleich der Basisfrequenz der synchronen Schnittstelle zu genügen.
  • Gegenstand der Erfindung ist ein Verfahren zur Steuerung des Betriebs einer digitalen Phasenverriegelungsschleife, die einen Zähler zur Steuerung der Frequenz eines internen digitalen Taktsignals dieser Schleife durch Inkrementierung oder Dekrementierung enthält, wobei das Eingangssignal der Schleife intermittierend mit einer beliebigen Phasenlage zwischen einem und dem nächsten Auftreten vorliegt und wobei die Phasenverriegelungsschleife einen Detektor für den Phasenabstand zwischen dem ankommenden und dem ausgehenden Signal besitzt, dessen Ausgangssignal Übergänge eines ersten Typs in Koinzidenz mit den Übergängen eines bestimmten Typs des Ausgangssignals und Übergänge eines zweiten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Eingangssignals aufweist,
  • wobei das Steuerverfahren in dieser Reihenfolge folgende Verfahrens schritte aufweist:
  • - Erfassung eines Beginns des Vorliegens des Eingangssignals,
  • - Auswahl eines Zählbereichs des Zählers mit relativ kleinem Wert, um ein relativ schnelles Einrasten der Schleife zu erlauben,
  • - Erfassung des Einrastens der Schleife,
  • - Auswahl eines Zählbereichs des Zählers mit einem relativ großen Wert, um relativ stark die möglichen Veränderungen der Phase des Eingangssignals zu filtern, die während des Vorliegens dieses Signals auftreten, wobei diese letztgenannte Einstellung bis zur nächsten Erfassung des Beginns des Vorliegens des Eingangssignals beibehalten bleibt,
  • dadurch gekennzeichnet, daß zur Erfassung des Einrastens das Verfahren darin besteht:
  • - das Signal am Ausgang des Phasendetektors durch diejenigen Übergänge des Ausgangssignals zu tasten, die entgegengesetzt zu dem gegebenen Typ sind,
  • - Gruppen von mindestens drei aufeinanderfolgenden Tastproben zu speichern,
  • - und den Zeitpunkt zu erfassen, an dem zum ersten Mal mindestens zwei Tastproben den gleichen logischen Wert haben.
  • Die Erfindung betrifft auch eine Vorrichtung zur Steuerung des Betriebs einer digitalen Phasenverriegelungsschleife, deren Eingangssignal intermittierend mit beliebiger Phasenlage zwischen einem und dem nächsten Auftreten vorliegt, wobei die Schleife enthält:
  • - einen Zähler zur Steuerung der Frequenz eines internen Taktsignals dieser Schleife durch Inkrementierung oder Dekrementierung,
  • - einen Detektor für den Phasenabstand zwischen dem Eingangs- und Ausgangssignal, dessen Ausgangssignal Übergänge eines ersten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Ausgangssignals und Übergänge eines zweiten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Eingangssignals aufweist,
  • - Mittel zur Erfassung eines Beginns des Vorliegens des Eingangssignals,
  • - Mittel zur Erfassung des Einrastens der Schleife,
  • - Mittel zur Auswahl eines Zählbereichs des Zählers, um bei der Erfassung eines Beginns des Vorliegens des Eingangssignals einen Zählbereich mit relativ kleinem Wert auszuwählen, der ein relativ rasches Einrasten der Schleife erlaubt, und dann einen Zählbereich mit relativ großem Wert auszuwählen, wenn das Einrasten der Schleife erfaßt wurde, um die eventuellen Veränderungen der Phase des Eingangssignals, die sich während des Vorliegens dieses Signals zeigen, relativ stark zu filtern, wobei diese Einstellung bis zur nächsten Erfassung eines Beginns des Vorliegens des Eingangssignals beibehalten bleibt,
  • dadurch gekennzeichnet, daß die Mittel zur Erfassung des Einrastens aufweisen:
  • - Mittel, um das Ausgangssignal des Phasendetektors mit denjenigen Übergängen des Ausgangssignals zu tasten, die dem gegebenen Typ entgegengesetzt sind, und um Gruppen von mindestens drei aufeinanderfolgenden Tastproben zu speichern,
  • - und Mittel zur Erfassung des Zeitpunkts, an dem zum ersten Mal mindestens zwei der Tastproben nicht den gleichen logischen Wert haben.
  • Die Erfindung wird nun anhand eines Ausführungsbeispiels und der beiliegenden Zeichnungen näher erläutert.
  • Figur 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Steuervorrichtung zusammen mit der digitalen Phasenverriegelungsschleife, für die sie bestimmt ist.
  • Figur 2 zeigt das Schaltbild einer möglichen Ausführungsform der Mittel zur Erfassung des Einrastens der Phasenverriegelungsschleife und zur Steuerung der Auswahl des Zählbereichs, die in der Steuervorrichtung verwendet werden.
  • Figur 3 zeigt das Schaltbild einer möglichen Ausführungsform der Mittel zur Erfassung des Beginns des Vorliegens eines Eingangssignals, die in der Steuervorrichtung eingesetzt werden.
  • Figur 4 zeigt ein Zeitdiagramm zur Steuerung der Auswahl des Zählbereichs.
  • In Figur 1 isteine digitale Phasenverriegelungsschleife 1 gezeigt, die beispielsweise von erster Ordnung ist. Diese Phasenverriegelungsschleife, deren innerer Aufbau in dieser Figur nicht zu sehen ist, empfängt ein Eingangssignal FIN und liefert ein Ausgangssignal FOUT. Die Schleife empfängt weiter über ein Koeffizientenauswahlmittel 2 einen Koeffizienten K zur Steuerung des Zählbereichs eines Zählers zur Steuerung der Inkrementierung oder Dekrementierung und liefert außerdem ein Phasendetektor-Ausgangssignal ECPD.
  • Dieser Phasendetektor ist hier ein Detektor, der durch die Übergänge der an ihn angelegten Signale gesteuert wird, wobei beispielsweise nachfolgend angenommen wird, daß eine abfallende Flanke des Signals FOUT einen Übergang des Signals ECPD auf hohen Pegel und eine nachfolgende abfallende Flanke des Signals FIN einen Übergang des Signals ECPD auf niedrigen Pegel hervorruft.
  • In Figur 1 ist außerdem ein Mittel 3 zur Erfassung des Beginns des Vorliegens des Eingangssignals zu sehen. Im Fall der oben erwähnten Anwendung auf die Synchronisation eines Fernmelde-Endgeräts, das an ein Fernmeldenetz mit asynchronem Transfermodus angeschlossen ist, wird das Eingangssignal, wenn es vorliegt, von einer Folge von Zellen oder Paketen fester Länge gebildet, wobei die Zellen einer Folge zu einer gemeinsamen Nachrichtenverbindung gehören, die über dieses Netz aufgebaut ist. Die so erhaltenen Zellenfolgen liegen also intermittierend vor, nach Maßgabe des Auftretens oder Nichtauftretens von das betreffende Endgerät interessierenden Nachrichten.
  • Das Detektormittel 3 empfängt ein digitales Signal SYCE, dessen Takt vom Eingangstakt der Zellen gebildet wird und das für die Phasenverriegelungsschleife das Eingangssignal FIN dieser Schleife bildet.
  • In Figur 1 ist weiter ein Mittel 5 zur Erfassung des Einrastens der Phasenverriegelungsschleife 1 dargestellt, das von den Signalen ECPD und FOUT so gesteuert wird, wie dies weiter unten anhand der Figur 2 erläutert wird, sowie ein Mittel 6 zur Steuerung des Mittels 2 zur Auswahl des Koeffizienten, das von dem vom Mittel 5 gelieferten Signal RES und von den Signalen PPSCE und FOUT so gesteuert wird, wie dies weiter unten anhand der Figur 2 erläutert wird, um ein Signal SYB1B2 zur Steuerung des Mittels 2 zur Auswahl des Koeffizienten zu liefern.
  • Das Mittel 5 zur Erfassung des Einrastens enthält, wie Figur 2 zeigt, Mittel 50 zum Tasten des Signals ECPD durch das Signal FOUT und zur Speicherung einer gewissen Anzahl von so erhaltenen, aufeinanderfolgenden Tastproben, wobei diese Zahl hier 3 ist, aber auch größer sein könnte.
  • Diese Mittel 50 enthalten hier drei D-Kippstufen 51, 52 und 53, deren Takteingang C das Signal FOUT empfängt. Der Eingang D der Kippstufe 51 empfängt das Signal ECPD, der Eingang D der Kippstufe 52 das Signal D0 vom Ausgang Q der Kippstufe 51 und der Eingang D der Kippstufe 53 das Signal D1 vom Ausgang Q der Kippstufe 52. Das Signal am Ausgang Q der Kippstufe 53 hat das Bezugszeichen D2.
  • Das Mittel 5 zur Erfassung des Einrastens enthält außerdem eine Schaltung 54 zur Erfassung von nicht-identischen Werten von zwei in den Mitteln 50 gespeicherten Tastproben.
  • Diese Schaltung 54 enthält hier ein ODER-Tor 55, dessen erster Eingang das Ausgangssignal eines UND-Tors 56 empfängt, dessen Eingang die invertierten Signale , , empfängt, während der zweite Eingang des ODER-Tors das Ausgangssignal eines UND-Tors 57 empfängt, an den die Signale D0, D1 und D2 anliegen.
  • Das Ausgangssignal des ODER-Tors 55 bildet das Ausgangssignal RES der Mittel zur Erfassung des Einrastens.
  • Die Erfindung verwendet nämlich die Eigenschaft des Ausgangssignals ECPD eines Phasendetektors, der. durch die Übergänge der an ihn angelegten Signale gesteuert wird, daß sich zwei solche Tastproben entgegengesetzter Pegel ergeben, die einen idealen Einrastzeitpunkt umrahmen, der in der Praxis nicht zugänglich ist, da die Schleife durch Inkrementierung oder Dekrementierung der Frequenz vorgeht, d.h. durch diskontinuierliche und nicht kontinuierliche Veränderung dieser Frequenz.
  • Der so von dem Mittel 5 erfaßte Einrastzeitpunkt wird also erhalten, wenn unter den drei so gespeicherten Tastproben zwei sind, die zum ersten Mal entgegengesetzte Pegel aufweisen.
  • Da in der Praxis das Signal ECPD eine solche Eigenschaft relativ oft nach erfolgter Einrastung und relativ selten vor der Einrastung feststellt, wird das Signal RES nicht unverändert durch das Mittel 2 zur Auswahl des Koeffizienten in Figur 1, sondern erst nach Bearbeitung in einer Schaltung 6 ausgewertet, die nun beschrieben wird.
  • Ein Signal INHSY wird zuerst mit Hilfe einer D- Kippstufe 61 erzeugt, die an ihrem Eingang D einen logischen Pegel 1 und an ihrem Taktsignaleingang ein Signal empfängt, das durch Umkehrung des Signals RES in einem Inverter 58 erhalten wird.
  • Die Kippstufe 61 empfängt weiter an ihrem Nullsetzungseingang RD ein Signal CPSCE, das folgendermaßen gebildet wird:
  • Das Signal CPSCE ergibt sich am Ausgang eines ODER- Tors 62 mit drei Eingängen, die an den Ausgang Q je einer von drei in Kaskade geschalteten Kippstufen 63, 64, 65 angeschlossen sind. Der Ausgang Q der ersten Kippstufe 63 ist an den Eingang D der zweiten Kippstufe 64 und der Ausgang Q dieser Kippstufe an den Eingang D der dritten Kippstufe 65 angeschlossen.
  • Der Eingang D der ersten Kippstufe 63 empfängt außerdem das invertierte Signal
  • und der Takteingang dieser drei Kippstufen empfängt ein Signal QFOUT einer Frequenz, die einem Viertel der Frequenz des Signals FOUT entspricht.
  • Das Signal INHSY ermöglicht es, daß als erster Kippvorgang des Signals RES entsprechend einer Einrastung nur das Kippen dieses Signals in Betracht gezogen wird, das zum ersten Mal nach einer bestimmten Dauer nach einer Erfassung des Beginns des Vorliegens des Eingangssignals auftritt, wobei diese Dauer hier vier Perioden des Signals FOUT entspricht.
  • Das Signal SYB1B2 zur Steuerung der Auswahl des Koeffizienten ergibt sich am Ausgang eines ODER-Tors 66 mit zwei Eingängen, die das Signal CPSCE bzw. das vom Ausgang Q einer D-Kippstufe 67 gelieferte Signal empfangen, deren Eingang D einen logischen Pegel 1 und deren Takteingang das Signal INHSY empfängt, während der Nullsetzungseingang das Signal CPSCE zugeführt erhält.
  • Befindet man sich also zwischen einer Erfassung des Beginns des Vorliegens des Eingangssignals und einer Erfassung der Einrastung, dann hat das Signal SYB1B2 einen ersten logischen Pegel, der zur Auswahl eines ersten Koeffizienten entsprechend einem relativ kleinen Zählbereich führt, um die Dauer des Einrastens zu verringern. Befindet man sich dagegen nach einer Erfassung einer Einrastung oder liegt kein Eingangssignal FIN vor, dann hat das Signal SYB1B2 einen zweiten logischen Pegel, der zur Auswahl eines zweiten Koeffizienten entsprechend einem relativ großen Zählbereich führt, um wirksam die Phasenveränderungen des Eingangssignals FIN zu filtern.
  • Figur 4 zeigt ein Zeitdiagramm zur Erläuterung dieser Auswahl des Zählbereichs. In der ersten Zeile ist das Signal PPSCE aufgetragen, dessen Übergang vom logischen Pegel 0 auf den logischen Pegel 1 eine Erfassung des Beginns des Vorliegens des Eingangssignals anzeigt.
  • In der zweiten Zeile ist das Signal FOUT aufgezeichnet.
  • In der dritten Zeile ist das Signal CPSCE aufgetragen, das einen logischen Pegel 1 beim ersten Übergang des Signals FOUT nach dem Übergang des Signals PPSCE annimmt und in diesem Beispiel diesen logischen Pegel 1 während vier aufeinanderfolgenden Perioden des Signals FOUT beibehält.
  • In der vierten Zeile dieses Diagramms ist das Signals RES aufgetragen, das einen abfallenden Übergang entsprechend einer Einrastung der Phasenverriegelungsschleife aufweist. Auf diese abfallende Flanke folgt in der Praxis eine ansteigende Flanke, wie in dem Zeitdiagramm zu sehen ist.
  • In der fünften Zeile ist das Signal INHSY aufgetragen, das vom logischen Pegel 0 auf den logischen Pegel 1 bei dieser abfallenden Flanke des Signals RES übergeht und dann diesen logischen Pegel 1 beibehält, solange das Signal CPSCE den logischen Pegel 0 angibt.
  • In der letzten Zeile dieses Diagramms ist das Signal SYB1B2 zur Steuerung der Koeffizientenauswahl dargestellt. Wenn das Signal CPSCE den logischen Pegel 1 annimmt, setzt es die Ausgänge Q der Kippstufen 61 und 67 auf den logischen Pegel 0. Das Signal SYB1B2 geht auf den logischen Pegel über, wenn das Signal CPSCE auf den logischen Pegel 0 absinkt. Dann geht das Signal SYB1B2 auf den logischen Pegel 1 über, während das Signal CPSCE sich auf dem logischen Pegel befindet.
  • Das Mittel 3 zur Erfassung des Beginns des Vorliegens des Eingangssignals, das in Figur 3 gezeigt ist, bewirkt im wesentlichen eine Teilung des ankommenden Taktsignals SYCE durch n, so daß n aufeinanderfolgende ankommende Zellen gezählt werden, und berücksichtigt das Ergebnis dieser Zählung in einem Rhythmus, der hier vom Ausgangssignal FOUT abgeleitet ist und durch Teilen des Takts dieses Signals FOUT durch denselben Wert n erhalten wird.
  • In dem in Figur 3 gezeigten Beispiel wird n = 4 gewählt. Dieses Erfassungsmittel enthält auch einen Zähler 30 modulo n bestehend aus zwei in Kaskade geschalteten Kippstufen 31 und 32. Der Ausgang Q der ersten Kippstufe 31 ist an den Takteingang der zweiten Kippstufe 32 angeschlossen und der Takteingang der Kippstufe 31 empfängt außerdem das ankommende Taktsignal SYCE. Der Ausgang der Kippstufe 32 heißt QFEN. Diese beiden Kippstufen 31 und 32 werden durch ein Signal RTDFN bzw. ein Signal RTQFN auf Null gesetzt, die von einem Generator 33 für vom Signal FOUT abgeleitete Taktsignale erzeugt werden.
  • Das Signal QFEN aus dem Zähler 30 gelangt an den Takteingang einer D-Kippstufe 34, deren Eingang D den logischen Pegel 1 empfängt.
  • Der Ausgang Q der Kippstufe 34 ist an den Eingang D einer Kippstufe 35 angeschlossen, deren Takteingang ein Signal REQFN empfängt, das vom Generator 33 geliefert wird. Der Ausgang Q der Kippstufe 35 liefert das Signal PPSCE, das den Beginn des Vorliegens des Eingangssignals anzeigt.
  • Die Kippstufe 34 empfängt auch an ihrem Nullsetzungseingang das vom Generator 33 gelieferte Signal RTQFN.
  • Der Generator 33 enthält in diesem Beispiel einen Frequenzteiler mit dem Teilerfaktor 4, bestehend aus zwei ähnlich den Kippstufen 31 und 32 in Kaskade geschalteten Kippstufen 36 und 37. Die Kippstufe 36 empfängt außerdem an ihrem Takteingang das Signal FOUT und liefert an ihrem Ausgang Q ein Signal DFOUT, während die Kippstufe 37 an ihrem Ausgang Q ein Signal QFOUT liefert.
  • Der Generator 33 enthält weiter ein UND-Tor 38, das das Signal DFOUT und das invertierte Signal empfängt und das Signal RTDFN liefert.
  • Der Generator 33 enthält auch ein UND-Tor 39, das das Signal QFOUT und das invertierte Signal empfängt und das Signal RTQFN liefert.

Claims (3)

1. Verfahren zur Steuerung des Betriebs einer digitalen Phasenverriegelungsschleife (1), die einen Zähler zur Steuerung der Frequenz eines internen digitalen Taktsignals dieser Schleife durch Inkrementierung oder Dekrementierung enthält, wobei das Eingangssignal (FIN) der Schleife intermittierend mit einer beliebigen Phasenlage zwischen einem und dem nächsten Auftreten vorliegt und wobei die Phasenverriegelungsschleife (1) einen Detektor für den Phasenabstand zwischen dem ankommenden und dem ausgehenden Signal besitzt, dessen Ausgangssignal Übergänge eines ersten Typs in Koinzidenz mit den Übergängen eines bestimmten Typs des Ausgangssignals und Übergänge eines zweiten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Eingangssignals aufweist,
wobei das Steuerverfahren in dieser Reihenfolge folgende Verfahrensschritte aufweist:
- Erfassung eines Beginns des Vorliegens des Eingangssignals,
- Auswahl eines Zählbereichs des Zählers mit relativ kleinem Wert, um ein relativ schnelles Einrasten der Schleife zu erlauben,
- Erfassung des Einrastens der Schleife,
- Auswahl eines Zählbereichs des Zählers mit einem relativ großen Wert, um relativ stark die möglichen Veränderungen der Phase des Eingangssignals zu filtern, die während des Vorliegens dieses Signals auftreten, wobei diese letztgenannte Einstellung bis zur nächsten Erfassung des Beginns des Vorliegens des Eingangssignals beibehalten bleibt,
dadurch gekennzeichnet, daß zur Erfassung des Einrastens das Verfahren darin besteht:
- das Signal (ECPD) am Ausgang des Phasendetektors durch diejenigen Übergänge des Ausgangssignals (FOUT) zu tasten, die entgegengesetzt zu dem gegebenen Typ sind,
- Gruppen von mindestens drei aufeinanderfolgenden Tastproben zu speichern,
- und den Zeitpunkt zu erfassen, an dem zum ersten Mal mindestens zwei Tastproben den gleichen logischen Wert haben.
2. Vorrichtung zur Steuerung des Betriebs einer digitalen Phasenverriegelungsschleife (1), deren Eingangssignal (FIN) intermittierend mit beliebiger Phasenlage zwischen einem und dem nächsten Auftreten vorliegt, wobei die Schleife (1) enthält:
- einen Zähler zur Steuerung der Frequenz eines internen Taktsignals dieser Schleife durch Inkrementierung oder Dekrementierung,
- einen Detektor für den Phasenabstand zwischen dem Eingangs- und Ausgangssignal, dessen Ausgangssignal Übergänge eines ersten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Ausgangssignals und Übergänge eines zweiten Typs in Koinzidenz mit den Übergängen eines gegebenen Typs des Eingangssignals aufweist,
- Mittel (3) zur Erfassung eines Beginns des Vorliegens des Eingangssignals,
- Mittel (5) zur Erfassung des Einrastens der Schleife,
- Mittel (2) zur Auswahl eines Zählbereichs des Zählers, um bei der Erfassung eines Beginns des Vorliegens des Eingangssignals einen Zählbereich mit relativ kleinem Wert auszuwählen, der ein relativ rasches Einrasten der Schleife erlaubt, und dann einen Zählbereich mit relativ großem Wert auszuwählen, wenn das Einrasten der Schleife erfaßt wurde, um die eventuellen Veränderungen der Phase des Eingangssignals, die sich während des Vorliegens dieses Signals zeigen, relativ stark zu filtern, wobei diese Einstellung bis zur nächsten Erfassung eines Beginns des Vorliegens des Eingangssignals beibehalten bleibt, dadurch gekennzeichnet, daß die Mittel (5) zur Erfassung des Einrastens aufweisen:
- Mittel (51, 52, 53), um das Ausgangssignal des Phasendetektors mit denjenigen Übergängen des Ausgangssignals zu tasten, die dem gegebenen Typ entgegengesetzt sind, und um Gruppen von mindestens drei aufeinanderfolgenden Tastproben zu speichern,
- und Mittel (54) zur Erfassung des Zeitpunkts, an dem zum ersten Mal mindestens zwei der Tastproben nicht den gleichen logischen Wert haben.
3. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß es für die Auswahl des Zählbereichs einen Binärsignalgenerator (SYB1B2) enthält, der aufweist:
- eine D-Kippstufe (67), deren Eingang D den logischen Pegel 1 empfängt, deren Takteingang ein Signal von Mitteln (5) zur Erfassung des Einrastens empfängt und deren Nullsetzungseingang ein Signal empfängt, das über Zeitverzögerungsmittel (61 bis 65) von Mitteln (3) zur Erfassung des Beginns des Vorliegens des Eingangssignals geliefert wird,
- ein logisches ODER-Tor (66), das einerseits das vom Ausgang Q der Kippstufe gelieferte Signal und andererseits das Signal empfängt, das auch an den Nullsetzungseingang der Kippstufe angelegt wird, wobei der Ausgang des ODER-Tors das Binärsignal (SYB1B2) liefert.
DE69221818T 1991-10-04 1992-09-28 Verfahren und Einrichtung zum Steuern der Wirkungsweise eines digitalen Phasenregelkreises Expired - Fee Related DE69221818T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9112265A FR2682236B1 (fr) 1991-10-04 1991-10-04 Procede et dispositif de commande de mode de fonctionnement d'une boucle a verrouillage de phase numerique

Publications (2)

Publication Number Publication Date
DE69221818D1 DE69221818D1 (de) 1997-10-02
DE69221818T2 true DE69221818T2 (de) 1998-01-02

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ID=9417617

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