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DE69032234T2 - Halbleiteranordnung mit einem durch Verfliessen gefüllten Graben - Google Patents

Halbleiteranordnung mit einem durch Verfliessen gefüllten Graben

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DE69032234T2
DE69032234T2 DE69032234T DE69032234T DE69032234T2 DE 69032234 T2 DE69032234 T2 DE 69032234T2 DE 69032234 T DE69032234 T DE 69032234T DE 69032234 T DE69032234 T DE 69032234T DE 69032234 T2 DE69032234 T2 DE 69032234T2
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layer
trench
silicon
filler material
depositing
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Kuo-Hua Lee
Chih-Yuan Lu
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Original Assignee
AT&T Corp
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Description

    Hintergrund der Erfindung Erfindungsgebiet
  • Die vorliegende Erfindung betrifft integrierte Halbleiterschaltungen und insbesondere integrierte Schaltungen mit Graben zur Isolation zwischen Bauelementen.
  • Stand der Technik
  • Mit kleiner werdenden integrierten Schaltungen wird die Notwendigkeit einer wirksamen Isolation zwischen einzelnen Bauelementen wichtiger. Strukturen für die Isolation zwischen Bauelementen sollten wünschenswerterweise eine wirksame elektrische Isolation bereitstellen und dabei wenig Platz einnehmen und eine gute Oberflächenplanarität ermöglichen.
  • Ein Verfahren der Isolation zwischen Bauelementen ist die Verwendung eines Feldoxids zwischen Bauelementen. Feldoxide stellen eine annehmbare Isolation zwischen Bauelementen mit flachen aktiven Bereichen bereit. Durch herkömmliche Prozesse aufgezüchtete Feldoxide weisen jedoch häufig Vogelköpfe und andere Formationen auf, die nicht nur unerwünschtes Eindringen in Bauelementebereiche verursachen, sondern auch die Oberflächenplanarität beeinträchtigen.
  • Die Grabenisolation ist eine weitere Möglichkeit der Bereitstellung der Isolation zwischen Bauelementen. Grabenisolation ist sowohl auf bipolare als auch auf Feldeffekttransistortechnologien anwendbar. Graben verbrauchen im allgemeinen weniger Platz als Feldoxide. Üblicherweise wird bei der Grabenisolation ein schmaler tiefer Graben bzw. eine schmale tiefe Rille in ein Siliziumsubstrat geätzt und dieser dann mit einem Füllmaterial wie zum Beispiel einem Siliziumoxid oder mit Polysilizium gefüllt. Gräben werden auch häufig beim Speicherentwurf verwendet, um Informationsspeicherkapazität bereitzustellen, was eine gute elektrische Verbindung mit ausgewählten Transistoren erfordert. Die hier beschriebenen Isolationsgräben sind jedoch so ausgelegt, daß sie eine minimale Ladungsspeicherung und keine elektrische Verbindung mit Transistoren aufweisen.
  • Wie bereits erwähnt, werden Gräben oft mit "harten" Materialien, wie zum Beispiel Siliziumoxid oder Polysilizium, gefüllt. Bestehende Verfahren ermöglichen jedoch keine großen Schwankungen der Abmessungen des Grabens. Wenn zum Beispiel ein Wafer sowohl große als auch kleine Gräben enthält und Polysilizium so abgelagert wird, daß es die kleinen Gräben füllt, dann werden die großen Gräben nicht ganz gefüllt. Weiterhin können sich in dem Polysilizium insbesondere in schmalen Gräben Leerstellen oder zumindest Nahtstellen bilden, da die Polysilizium ablagerung nicht immer völlig konform ist. Die Leerstellen können vielfältige Verunreinigungen einfangen, die später zu Problemen bei der Zuverlässigkeit führen können.
  • Ein weiteres Problem der Verwendung "harter" Materialien ist, daß sie während der nachfolgenden Hochtemperaturverarbeitung des Wafers aufgrund der Unterschiede der Raten der thermischen Ausdehnung zwischen dem "harten" Füllmaterial und dem Siliziumsubstrat Versetzungen und andere Defekte in dem Siliziumsubstrat verursachen können. Darüber hinaus weisen durch übliche Verfahren ausgebildete Gräben obere Oberflächen auf, die schwer zu planarisieren sind. Als Folge verwenden die meisten Entwickler, die Gräben einsetzen, diese in schmalen Bereichen zwischen Bauelementen und verwenden in breiteren Bereichen zwischen Bauelementen thermisch aufgezüchtete Feldoxide.
  • Entwickler fortschrittlicher integrierter Ralbleiterschaltungstechnologien sind mit der fortwährenden Suche nach verbesserten Verfahren der Isolation zwischen Bauelementen und insbesondere mit der Suche nach verbesserten Verfahren der Ausbildung von Gräben verschiedener Größe zwischen Bauelementen beschäftigt.
  • Ein Ansatz der Grabenkonstruktion wird in Becker et al., "Low Pressure Deposition of Doped SiO&sub2; by Pyrolysis of Tetraethylorthosilicate (TESO)" (Niederdruck-Ablagerung von dotiertem SiO&sub2; durch Pyrolyse von Tetraethylorthosilikat (TESO)), J. Electrochem. Soc., Band 134, Nr. 11, Seiten 2923-2931 (1987), illustriert. Diese Veröffentlichung bespricht Gräben, die in der Mitte des Grabens Siliziumdioxid- Abstandsschichten und einen Siliziumdioxidblock enthalten. Der Siliziumdioxidblock verringert effektiv die Größe des Grabenhohlraums, wodurch ein breiter Graben in zwei oder mehr schmale Gräben verwandelt wird, die natürlich leichter gefüllt werden können.
  • Ein Verfahren, das durch die Formulierung des ersten Teils von Anspruch 1 definiert ist, wird in Patent Abstracts of Japan, Band 9, Nr. 169 (E-328) (1982) vom 13.7.1985, betreffend die JP-A-60-043843 offenbart.
  • In IBM-Technical Disclosure Bulletin, Band 29, Nr. 3, August 1986, Seiten 1215 und 1216, wird bezüglich Anspruch 13 ein Verfahren zur Halbleiterherstellung offenbart, das folgendes umfaßt: Ablagern einer ersten Siliziumdioxidschicht auf einer Oberfläche eines Siliziumsubstrats; Ablagern einer Siliziumnitridschicht auf der besagten ersten Siliziumdioxidschicht; selektives Ätzen durch die besagte Siliziumdioxidschicht und die besagte Siliziumnitridschicht hindurch in das besagte Siliziumsubstrat zur Ausbildung mindestens eines Grabens, wobei der besagte Graben Seitenwände und einen Grund aufweist, wobei ein Teil der besagten ersten Dioxidschicht und die besagte Siliziumnitridschicht auf der besagten Siliziumoberfläche verbleiben; Ablagern von Füllmaterial in den besagten Hohlraum, wobei das besagte Füllmaterial dick genug ist, um den besagten Hohlraum im wesentlichen zu füllen und eine Dicke über der besagten Oberfläche des besagten Siliziumsubstrats aufzuweisen; Zurückätzen des besagten Füllmaterials zusammen mit dem besagten Teil der besagten ersten Siliziumdioxidschicht, der auf der besagten Siliziumoberfläche verbleibt, und zusammen mit dem besagten Teil der besagten Siliziumnitridschicht, der auf der besagten Siliziumoberfläche verbleibt, um die besagte Siliziumoberfläche freizulegen und so eine obere Oberfläche auf dem besagten Füllmaterial zu erzeugen, die über die besagte Siliziumoberfläche hinausragt.
  • Zusammenfassung der Erfindung
  • Die Anmelder haben ein Verfahren nach Anspruch 1 oder Anspruch 13 zur Herstellung von Gräben mit vielfältigen Größen erfunden, das viele Probleme des Stands der Technik vermeidet, wie zum Beispiel thermisch bedingte Spannungen in dem Substrat und Lücken in dem Grabenfüllmaterial. In einer typischen Ausführungsform dieser Erfindung wird um den zu isolierenden Bauelementebereich herum ein Graben in ein Substrat geätzt, das typischerweise aus Silizium besteht. Das Innere des Grabens wird dann mit einer primären Diffusionssperrschicht (zum Beispiel mit einem thermisch aufgezüchteten Oxid) bedeckt. Die primäre Diffusionssperrschicht dient dazu, die Diffusion von in den möglicherweise nachfolgend zum Füllen des Grabens verwendeten Materialien enthaltenen Dotierungssubstanzen zu verhindern. Als nächstes wird eine Temperaturentlastungsschicht (d.h. eine Schicht, die von Erhitzungsarbeit herrührende Spannungen absorbiert), wie zum Beispiel ein konformes Dielektrikum, in dem Graben über der primären Diffusionssperrschicht abgelagert. Die Temperaturentlastungsschicht dient außerdem als eine sekundäre Diffusionssperrschicht. Als nächstes wird eine dritte Schicht Füllmaterial, wie zum Beispiel ein fließfähiges Dielektrikum, über der Temperaturentlastungsschicht in dem Graben abgelagert. Das Füllmaterial weist eine Fließtemperatur auf, die niedriger als die Fließtemperatur der Temperaturentlastungsschicht ist. Das Füllmaterial wird mit einer zum vollständigen Füllen des Rests des Grabens und zum Bedecken der oberen Oberfläche des Siliziumwafers ausreichenden Dicke abgelagert. Danach läßt man das Füllmaterial durch Erhitzen bis auf seine Fließtemperatur verfließen. Während des Erhitzungsvorgangs wird die Entlastungsschicht weich, ohne zu fließen. Die relativ weiche Entlastungsschicht absorbiert die während des Erhitzungsvorgangs erzeugten Spannungen und verhindert Risse oder Versetzungen in der Diffusionssperrschicht oder in dem Siliziumsubstrat. In der Zwischenzeit wird die resultierende Oberflächentopographie des Füllmaterials nach dem Fließen vergleichsweise flach. Als letztes wird ein Zurückätzungs- Planarisierungsschritt verwendet, um das verflossene Füllmaterial zu der Substratoberfläche zurückzuätzen. Nachdem der Graben gefüllt ist, können die Bauelement- Verarbeitungsschritte begonnen werden.
  • Kurze Beschreibung der Zeichnungen
  • FIG. 1-8 sind Querschnittsansichten von Strukturen einer illustrativen Ausführungsform, die durch eine beispielhafte Folge von verarbeitungsschritten ausgebildet wird; und
  • FIG. 9 ist eine Querschnittsansicht einer zusätzlichen illustrativen Ausführungsform der vorliegenden Erfindung.
  • Ausführliche Beschreibung
  • FIG. 1-9 wurden nicht maßstabsgetreu gezeichnet, damit sie besser verständlich sind. Darüber hinaus wurden die Einzelheiten der Strukturen der einzelnen Transistoren eliminiert, um die Figuren klarer werden zu lassen. Es sind lediglich Querschnitte von Gräben gezeigt. Die Figuren zeigen schematisch sowohl einen schmalen als auch einen breiten Graben. Als Alternative kann das Paar der abgebildeten Strukturen als Querschnittsansichten von verschiedenen Punkten durch denselben Graben angesehen werden.
  • In FIG. 1 kennzeichnet die Bezugsnummer 11 ein Substrat, das typischerweise aus Silizium bestehen kann. Das Substrat 11 kann gegebenenfalls eine obere Epitaxialschicht enthalten. Die Bezugsnummer 13 kennzeichnet eine aufgezüchtete oder abgelagerte dielektrische Insel, die typischerweise aus Siliziumdioxid bestehen kann. Die Bezugsnummer 15 kennzeichnet eine Maskierungsschicht, die typischerweise aus Siliziumnitrid bestehen kann. Die Bezugsnummer 17 kennzeichnet ein strukturiertes Material wie zum Beispiel ein Fotoresist. Fachleute werden einsehen, daß die Insel 13 und die Maskierungsschicht 15 durch herkömmliche Verfahren während der typischen anfänglichen Phasen der Halbleiterverarbeitung ausgebildet werden kann. Typische Dicken der Schichten 15 und 13 sind 1000-3000Å bzw. 100-400Å.
  • Als Alternative kann die Maskierungsschicht 15 gegebenenfalls aus Polysilizium mit einer Dicke von 1000-4000Å bestehen. Als Maskierungsschicht kann anstatt Siliziumnitrid Polysilizium wünschenswert sein, weil ein (später zu besprechender) Zurückätz- Planarisierungsschritt typischerweise bei Polysilizium im Vergleich zu Siliziumnitrid eine größere Selektivität aufweist. Außerdem können andere Materialien verwendet werden.
  • Das Fotoresist 17 kann durch herkömmliche Verfahren strukturiert werden. Danach wird die gesamte Struktur durch Fachleuten gut bekannte Verfahren geätzt, um die (in FIG. 2 dargestellten) Gräben 51 und 53 "auszugraben". (Wenn die Deckschicht 15 eine Nitridschicht ist, dann kann das Fotoresist 17 falls erwünscht entfernt werden, bevor die Gräben 51 und 53 erzeugt werden. Die Nitridschicht 15 kann dann als eine Ätzmaske dienen. Wenn die Deckschicht 15 jedoch aus Polysilizium besteht, dann bleibt das Fotoresist 17 typischerweise während der Erzeugung der Gräben 51 und 53 an seinem Platz, weil Polysilizium bei den üblichen beim Ätzen des zugrundeliegenden Siliziumsubstrats verwendeten Ätzmitteln nicht als eine wirksame Maske dient.)
  • Ein Rezept für das "Ausgraben" eines geeigneten Grabens ist ein von Fachleuten praktizierter zweischrittiger reaktiver Ionenätzprozeß. Der erste Schritt verwendet 1-7 Minuten lang 150 sccm O&sub2; zusammen mit 15 sccm SF&sub6; bei einer Leistung von 500 Watt und 400 mtorr. Der zweite Schritt verwendet 2,5 sccm Freon-13B1 bei 500 Watt und 600 mTorr, bis eine zufriedenstellende Grabentiefe und ein zufriedenstellendes Grabenprofil erzielt werden. Typische Grabentiefen sind 1-5 um. Fachleuten werden zahlreiche andere Ätzrezepte einfallen.
  • Der Graben 51 wurde in FIG. 2 schmaler als der Graben 53 dargestellt. Die hier beschriebene Erfindung ist auf Gräben mit vielfältigen Breiten anwendbar. Mit dem vorliegenden Verfahren wurden sogar 0,6 um schmale und 30 um breite Gräben erzeugt.
  • Nachdem die Gräben 51 und 53 erzeugt wurden, so wie es in FIG. 2 dargestellt ist, wird das Fotoresist 17 entfernt, falls es an seinem Platz geblieben ist (z.B. wenn die Maskierungsschicht 15 aus Polysilizium besteht). Als nächstes wird auf den Seitenwänden und auf dem Grund der Gräben 51 und 53 eine primäre Diffusionssperrschicht 21 ausgebildet. Die Diffusionssperrschicht 21 sollte aus einem Material bestehen, das relativ wenige Grenzschicht- Ladungsfangstellen an dem Substrat 11 aufweist. Grenzschicht-Ladungsfangstellen sind unerwünscht, da eingefangene Ladungen entgegengesetzte Ladungen in dem Substrat anziehen und somit auf der Grabenwand einen Kanal erzeugen, der zusammen mit angrenzenden Source/Drain-Bereichen einen parasitären Transistor darstellt.
  • Ein beispielhafter Kandidat für die Schicht 21 ist eine dünne, qualitativ hochwertige undotierte Siliziumdioxidschicht. FIG. 3 illustriert die Oxidschicht 21. Ein aufgedampftes thermisches Oxid, das bei ungefähr 850ºC ausgebildet wird, ist aufgrund seiner niedrigen Spannung und der niedrigen Silizium-Grenzschicht-Fangstellendichte ein guter Kandidat für die Oxidschicht 21. Die Dicke der Schicht 21 beträgt typischerweise 100-400Å. Für die Schicht 21 ist eine gleichförmige Dicke wünschenswert und durch das obige Verfahren erzielbar.
  • Als nächstes wird wie in FIG. 4 dargestellt eine Temperaturentlastungsschicht 23 auf der Diffusionssperrschicht 21 ausgebildet. Wie aus FIG. 4 zu sehen ist, bedeckt die Temperaturentlastungsschicht 23 die Oxidschicht 21 auf dem Grund und auf den Seitenwänden der Gräben 51 und 53 völlig. Für die Schicht 23 ist eine vergleichsweise gleichförmige Dicke wünschenswert. Die Dicke der Schicht 23 beträgt typischerweise 1000-3000Å.
  • Die Entlastungsschicht 23 kann zum Beispiel aus Borphosphorsilikatglas (BPSG) oder aus einer durch Pyrolyse und Zersetzung von Tetraethoxysilan [(Si(OC&sub2;H&sub5;)&sub4;] (mit der Abkürzung TEOS) abgeschiedenen Oxidschicht bestehen. Verfahren zur Ablagerung von BPSG oder zum Pyrolysieren von TEOS sind Fachleuten gut bekannt. Folglich wird von Fachleuten unter dem Ausdruck "Ablagern einer Schicht aus TEOS" allgemein die Ablagerung einer dielektrischen Schicht durch Zersetzung und Pyrolyse von TEOS in einem Reaktionsbehälter verstanden. Das resultierende Silizium-Oxid weist eine ausgezeichnete Stufenüberdeckung auf. Falls erwünscht, können andere Oxid- Vorläufergase, wie zum Beispiel Silan, eingesetzt werden. TEOS ist aber vergleichsweise sicherer zu handhaben als z.B. Silan.
  • Außerdem können für die Schicht 23 andere Materialien verwendet werden. Das für die Schicht 23 eingesetzte Material sollte jedoch in jedem Fall eine niedrige Ladungsfangstellendichte und eine vergleichsweise hohe Fließtemperatur aufweisen. Die Bedeutung der vergleichsweise hohen Fließtemperatur der Schicht 23 wird im folgenden erläutert.
  • Nachdem die Schicht 23 abgelagert wurde, wird eine Füllschicht 25 (siehe FIG. 5) abgelagert. Die Füllschicht 25 besteht aus einem Material, das bei einer niedrigeren Temperatur fließt als die Entlastung 23. Ferner wird die Füllschicht 25 in einer zum Füllen des Grabens ausreichenden Menge abgelagert.
  • Ein beispielhafter Kandidat für die Füllschicht 25 ist ein Oxid, das durch die Pyrolyse und Zersetzung von TEOS bei Hinzufügung von ungefähr 3 Gew.-Prozent Bor und 3 Gew.-Prozent Phosphor ausgebildet wird. Dem resultierenden dielektrischen Material wird oft das Akronym BPTEOS zugewiesen, das von den bei seiner Ablagerung verwendeten chemischen Vorläufern abgeleitet ist. Somit wird von Fachleuten unter dem Ausdruck "Ablagern einer Schicht aus BPTEOS" allgemein die Ablagerung einer dielektrischen Schicht durch Zersetzung von TEOS bei Anwesenheit von Phosphor- und Bor-Dotierungssubstanzen in einem Reaktionsbehälter verstanden. Die Phosphor- und Bor-Dotierungssubstanzen können zum Beispiel aus Trimethylphosphit, Phosphin, Trimethylborat, Trimethylphosphat, Triethylphosphit oder Triethylphosphat gewonnen werden.
  • Zur Erzeugung der Schichten 23 und 25 können vielfältige andere Materialien ausgewählt werden. Für die Schicht 23 können die chemischen Vorläufer Diacetoxyditertiärbutoxysilan (C&sub1;&sub0;H&sub2;&sub6;O&sub4;Si, als "DADBS" bekannt) oder Tetramethylcyclotetrasiloxan (C&sub4;H&sub1;&sub6;Si&sub4;O&sub4;, als "TMCTS" bekannt), die von J.C. Schumacher, einem Zweig der Air Products and Chemicals Inc., unter dem Warenzeichen "TOMCATS" erhältlich sind, verwendet werden. Die Ablagerungsverfahren für diese Materialien sind Fachleuten bekannt.
  • Für die Schicht 25 können beliebige der obigen chemischen Vorläufer mit Dotierungssubstanzen kombiniert werden, um ein geeignetes fließfähiges Füllmaterial bereitzustellen. Weiterhin kann die Schicht 23 auch zusammen mit Dotierungssubstanzen aus einem beliebigen der obigen Vorläufer ausgebildet werden, vorausgesetzt, daß die Dotierungsstärke in der Schicht 23 niedriger als in der Schicht 25 ist, so daß die Schicht 25 eine niedrigere Fließtemperatur als die Schicht 23 aufweist.
  • Zum Beispiel werden die Fließeigenschaften von Dielektrika, die aus BPTEOS abgelagert werden, durch die Bemessung der Bor- und Phosphoranteile wesentlich beeinflußt. Folglich könnte man BPTEOS verwenden, um die Temperaturentlastungsschicht 23 auszubilden, wenn die Schicht 23 weniger Dotierungssubstanzen als Füllmaterial 25 enthält, so daß die Fließtemperatur der Schicht 25 unter der Fließtemperatur der Schicht 23 bleibt. Als Alternative kann eine aus TEOS mit einer geringen Menge Phosphor und einer unbedeutenden Menge von Bor (als PTEOS bekannt) ausgebildete Temperaturentlastungsschicht 23 verwendet werden, wobei jedoch der Phosphorgehalt so eingestellt werden muß, daß die Fließtemperatur der Schicht 25 unter der Fließtemperatur der Schicht 23 bleibt. Außerdem ist zu beachten, daß die Fließtemperatur des Füllmaterials 25 vorzugsweise höher als die Temperaturen aller nachfolgenden Ofen-Wärmebehandlungen sein sollte, denen der Wafer ausgesetzt wird.
  • Nachdem das Füllmaterial 25 abgelagert Wurde, läßt man es durch entweder in einem Ofen oder durch einen Prozeß der schnellen thermischen Ausheilung (RTA- Prozeß, RTA - Rapid Thermal Anneal) erfolgendes Erhitzen verfließen. Die resultierende Struktur nach dem Fließen ist in FIG. 6 dargestellt. Wenn für die Schicht 25 BPTEOS mit den angegebenen Mengen von Bor und Phosphor verwendet wird, dann kann man es bei einer Temperatur von 850ºC bis 950ºC entweder in einer Stickstoff- oder in einer Sauerstoffatmosphäre eine halbe bis zwei Stunden lang fließen lassen. Als Alternative kann das BPTEOS schnell thermisch bei 1000ºC 30-60 Sekunden lang ausgeheilt werden.
  • Die Struktur von FIG. 6 wird dann einem Planarisierungsverfahren durch Zurückätzen unterworfen, um die Oberfläche des Wafers zu planarisieren. Fachleuten sind verschiedene Planarisierungsverfahren durch Zurückätzen bekannt. Typischerweise wird auf der Schicht 25 ein Fotoresist 81 abgelagert. Das Fotoresist 81 wird verschleudert, um eine planare obere Oberfläche zu erzeugen. Danach wird die Kombination von Fotoresist und der Schicht 25 mit einem Ätzmittel geätzt, das beide Materialien mit derselben Geschwindigkeit angreift. Das US-Patent Nr. 4 481 070 von Thomas et al. illustriert ein Planarisierungsverfahren durch Zurückätzen.
  • Wenn der Graben 51 sehr schmal ist (d.h. ein großes Seitenverhältnis aufweist), dann können sich in der Schicht 25 nach deren Ablagerung Lücken bilden. Zur Verhinderung von Lücken kann ein Verfahren des wiederholten Verfließens und Zurückätzens durchgeführt werden. Das Verfahren des wiederholten Verfließens und Zurückätzens kann von Fachleuten in separaten Reaktionsbehältern oder in einem einzigen Reaktionsbehälter erzielt werden. Während des Verfahrens des wiederholten Verfließens und Zurückätzens wird zum Beispiel durch Verschleuderung ein Fotoresistmaterial auf der Oberfläche der Schicht aufgebracht und planarisiert. Danach wird die Kombination von Fotoresist und der Schicht 25 um einige Distanz heruntergeätzt. Die Schicht 25 wird dann auf ihre Fließtemperatur erhitzt. Danach wird ein weiteres Fotoresist aufgebracht und der gesamte Prozeß wird einmal oder mehrmals wiederholt.
  • Bezug nehmend auf FIG. 5 wird die Höhe des Grabens 53 mit h&sub2; bezeichnet. Die Dicke der Schicht 25 in dem Graben 53 wird als h&sub3; bezeichnet. Vorzugsweise ist h&sub3; größer als h&sub2;, so daß der Graben vor dem Beginn des Verfließens und Zurückätzens völlig gefüllt ist. Die Dicke h&sub1; der Schicht 25 über der oberen Oberfläche des Wafers ist typischerweise gleich h&sub3;. In der oberen Oberfläche der Schicht 25 sind über den Gräben 51 und 53 kleine Vertiefungen oder Aushöhlungen 61 bzw. 63 zu bemerken. Da der Graben 53 breiter als der Graben 51 ist, ist die Vertiefung 63 aufgrund der relativ konformen Eigenschaften der Schicht 25 breiter als die Vertiefung 61. Natürlich wird der Graben unabhängig von seiner Breite praktisch gänzlich gefüllt, wenn die Dicke der abgelagerten Schicht 25 größer oder gleich der Tiefe des Grabens gewählt wird.
  • FIG. 7 illustriert den Wafer, nachdem das Fotoresist 81 und die Schicht 25 bis auf die obere Oberfläche der Schicht 15 (die typischerweise aus Siliziumnitrid oder aus Polysilizium besteht) zurückgeätzt wurden. Ein Vergleich von FIG. 6 und FIG. 7 zeigt, daß der obere Teil der Schicht 23 ebenfalls entfernt wurde. Der obere Teil der Schicht 23 kann durch dasselbe Zurückätzverfahren entfernt werden, wenn die Schicht 23 zum Beispiel aus TEOS oder BPTEOS besteht und die Schicht 25 aus BPTEOS besteht. Falls die Schicht 23 aus einem Material besteht, das nicht ohne weiteres durch das Verfahren, das die Schicht 25 und das Fotoresist zurückätzt, geätzt werden kann, dann kann sie durch ein separates Verfahren mit einem anderen Ätzmittel entfernt werden.
  • Wenn die in FIG. 7 abgebildete Konfiguration erreicht wird, dann können die Schichten 15, 13 und ein kleiner Teil der Schicht 23, der diesen Schichten benachbart ist, entfernt werden, um die in FIG. 8 gezeigte Konfiguration zu erzeugen. FIG. 8 illustriert den Wafer, wobei die Gräben 51 und 53 gefüllt sind und die obere Oberfläche 71 aus Silizium für die weitere Verarbeitung, wie zum Beispiel die gemäß in der Halbleitertechnik bekannten Verfahren erfolgende Ausbildung von Bauelementen, bereit ist.
  • FIG. 8 zeigt, daß die oberen Oberflächen 531 und 511 der Gräben 51 und 53 ein wenig über die obere Oberfläche 71 des Siliziumwafers hinausragen. Die Vorsprünge 531 und 511, die typischerweise einige hundert Ångström betragen, sind vorteilhaft, weil sie dabei helfen, die Ausbildung parasitärer Kanäle um die Seitenwände des Grabens herum zu verhindern, die bei Gräben auftreten können, die durch herkömmliche Prozesse ausgebildet wurden. Ein parasitärer Kanal kann ausgebildet werden, wenn die Gate-Ausläuferkontakte auf der Grabenseitenwand Oxid freigelegt haben. Wenn das freigelegte Oxid dünner als das Gate-Oxid eines angrenzenden MOS-Transistors ist, dann verursacht der parasitäre Kanal einen erhöhten Transistor-Leckstrom (eine Besprechung und ein Diagramm der Bildung parasitärer Kanäle ist in Kurosawa et al., "A New Birds"-Beak Free Field Isolation Technology for VLSI Devices" (Neue vogelkopffreie Feldisolationstechnologie für VLSI-Bauelemente), IEEE IEDM Technical Digest, Seiten 384-387, 1981 enthalten).
  • Die Anwesenheit der Vorsprünge 531 und 511 wird durch die Schicht 15 sichergestellt. Die Schicht 15 dient als ein Ätzstopper für das Planarisierungsverfahren durch Zurückätzen und hilft dabei, die Höhe der Vorsprünge 531 und 511 zu regeln.
  • Wie bereits erwähnt, funktioniert das gerade beschriebene Verfahren sehr gut zur Füllung verschiedengroßer Gräben auf demselben Wafer. Wiederum Bezug nehmend auf FIG. 5 ist zu beachten, daß der schmale Graben 51 wie bereits erwähnt eine relativ schmale Vertiefung 61 in der Schicht 25 aufweist. Im Gegensatz dazu weist der breite Graben 53 eine wesentlich breitere Vertiefung 63 in der Schicht 25 auf. Der durch FIG. 6 illustrierte Planarisierungsschritt ermöglicht jedoch ein angemessenes Füllen sowohl des breiten Grabens 53 als auch des schmalen Grabens 51.
  • Ein weiterer Vorteil der vorliegenden Erfindung ist, daß während der durch FIG. 3 bis 6 illustrierten Ausfüllsequenz in dem Siliziumsubstrat 11 relativ wenige Kristalldefekte erzeugt werden. Die Temperaturentlastungsschicht 23 wird während der Ablagerung und der nachfolgenden Erhitzung des Füllmaterials 25 weich. Die weiche Schicht 23 absorbiert die thermischen Spannungen, die während der Ablagerung und der nachfolgenden Erhitzung der Schicht 25 erzeugt werden, und verhindert so das Auftreten von Defekten und Verschiebungen in der Schicht 21 oder in dem Substrat 11 oder verringert diese zumindest. Weiterhin führen die nachfolgenden Wärmebehandlungen, die nach der Erzeugung und dem Füllen der Gräben 51 und 53 durchgeführt werden, wahrscheinlich nicht zu Brüchen, Defekten oder Verschiebungen in dem Substrat 11. Während nachfolgender Wärmebehandlungen werden die beiden Dielektrika 25 und 23 weich und absorbieren thermisch bedingte Spannungen.
  • Die Schicht 21 (und auch in geringerem Maß die Schicht 23) dienen als Diffusionssperrschichten. Sie verhindern, daß Dotierungssubstanzen, die eventuell in dem Füllmaterial 25 verwendet werden, in das Substrat diffundieren.
  • Das oben beschriebene Verfahren weist gegenüber Verfahren des Stands der Technik eine Reihe von Vorteilen auf. Ein bereits erwähntes Verfahren des Stands der Technik erzeugt in dem Graben selbst einen Siliziumdioxidblock. Der Block teilt einen großen Graben praktisch in zwei oder mehrere kleine Gräben auf. Die Erzeugung des Blocks erfordert jedoch eine zusätzliche Maske. Die Erfindung der Anmelder vermeidet die Verwendung einer solchen zusätzlichen Maske. Ein zusätzlicher Vorteil der Erfindung der Anmelder ist die Verhinderung der Bildung parasitärer Transistoren. Die konvexen Vorsprünge 511 und 531 sind bei der Verhinderung der Bildung parasitärer Transistoren förderlich. Die Anwesenheit der Vorsprünge 511 und 531 wird durch die Maskenschicht 15 sichergestellt (die nachfolgend weggeätzt wird). Im Gegensatz dazu weisen manche Grabenkonstruktionen des Stands der Technik konkave obere Oberflächen auf, die unter verschiedenen Umständen die Wahrscheinlichkeit der Bildung parasitärer Transistoren erhöhen. Zum Beispiel weist die in FIG. 15 des (oben erwähnten) Artikels von Becker et al. gezeigte Struktur eine konkave obere Oberfläche auf. Die Seiten des Grabens weisen Abstandsschichten auf, die durch Ablagern und nachfolgendes Ätzen von TEOS ausgebildet werden. In einer Produktionsumgebung können die Abstandsschichten jedoch nicht einheitlich mit einer oberen Oberfläche hergestellt werden, die mit der Oberseite des Siliziumsubstrats fluchtet. Auf manchen Abstandsschichten wird unausweichlich einiges Überätzen auftreten. Folglich wird der Graben auf seinen Seitenwänden (über der leicht überätzten Abstandsschicht) einen Bereich aus freigelegtem Silizium aufweisen. Die nachfolgenden normalen Bauelement-Verarbeitungsschritte können an dem oberen freigelegten Teil der Grabenwand ein parasitäres Bauelement erzeugen.
  • Einige weitere Vorteile des erfindungsgemäßen Entwurfs sind ebenfalls erwähnenswert. Gräben des Stands der Technik, die mit Polysilizium gefüllt werden, können Lücken oder Säume aufweisen, die verschiedene Verunreinigungen einfangen können. Die Verunreinigungen können später entweichen und Probleme bei der Zuverlässigkeit der Bauelemente verursachen.
  • Die Erfindung der Anmelder kann wie bereits erwähnt mit einem Verfahren des wiederholten Verfließens und Zurückätzens praktiziert werden, was bei der Eliminierung von Lücken in dem Füllmaterial sehr hilfreich ist. Weiterhin ist Polysilizium mit einem spezifischen Widerstand von etwa 10&sup6;Ω-cm kein idealer Isolator. Die bei dem Graben der Anmelder eingesetzten Oxide weisen spezifische Widerstände auf, die ungefähr um acht Größenordnungen größer sind und somit eine bessere Isolation bereitstellen.
  • Die vorliegende Erfindung ist nicht auf Gräben mit geraden Seitewänden beschränkt. FIG. 9 illustriert zwei Gräben 151 und 153 mit schrägen Seitenwänden Der Graben 151 ist V-förmig mit schrägen Seitenwänden 163 und 165 und mit einem Grund 161. Der Graben 153 besitzt einen flachen Grund und schräge Seitenwände 173 und 175. Fachleuten sind vielfältige Verfahren zur Herstellung von Gräben mit schrägen Seitenwänden bekannt. Zu diesen Verfahren gehören chemische Naßätzverfahren unter Verwendung von KOH oder Plasma- Schrägätzungen.
  • Beide Gräben werden auf die vorher beschriebene Weise gefüllt. Die in FIG. 9 gezeigten resultierenden Strukturen enthalten die Schichten 121, 123 und 125, die den Schichten 21, 23 und 25 von FIG. 8 gleichen.
  • Andere Ausführungsformen der hier offenbarten erfindungsgemäßen Prinzipien werden ebenfalls in Betracht gezogen, darunter die Verwendung mit Substraten der Gruppen III-V, wie zum Beispiel Galliumarsenid.

Claims (13)

1. Verfahren zur Herstellung von Halbleiterbauelementen mit den folgenden Schritten:
Ausbilden eines Grabens (51, 53) in einem Substrat (11);
Ausbilden einer Diffusionssperrschicht (21) in dem besagten Graben;
Ablagern einer weiteren Schicht (23) auf der besagten Diffusionssperrschicht (21);
Ablagern eines Füllmaterials (25) auf der besagten weiteren Schicht, wobei das besagte Füllmaterial eine Außenfläche aufweist und den besagten Graben füllt,
Erhitzen des besagten Füllmaterials (25) auf mindestens seine Fließtemperatur, um die besagte Außenfläche zu glätten; und Zurückätzen der besagten oberen Oberfläche des besagten Füllmaterials,
dadurch gekennzeichnet, daß
die besagte weitere Schicht eine Temperaturentlastungsschicht ist,
das besagte Füllmaterial eine Fließtemperatur aufweist, die niedriger als die Fließtemperatur der besagten Temperaturentlastungsschicht ist;
und daß während der besagten Schritte des Ablagerns und des Erhitzens des besagten Füllmaterials (25) die besagte Temperaturentlastungsschicht weich wird, ohne zu fließen.
2. Verfahren nach Anspruch 1, wobei das besagte Substrat aus Silizium besteht.
3. Verfahren nach Anspruch 1, wobei die besagte Temperaturentlastungsschicht durch Ablagerung eines Materials gebildet wird, das aus der aus Tetraethoxysilan, Diacetoxyditertiärbutoxysilan und Tetramethylcyclotetrasiloxan bestehenden Gruppe ausgewählt wird.
4. Verfahren nach Anspruch 1, wobei die besagte Temperaturentlastungsschicht aus Borphosphorsilikatglas besteht.
5. Verfahren nach Anspruch 1, wobei das besagte Füllmaterial durch Ablagerung eines Materials, das aus der aus Tetraethyoxysilan, Diacetoxyditertiärbutoxysilan und Tetramethylcyclotetrasiloxan bestehenden Gruppe ausgewählt wird, zusammen mit Dotierungssubstanzen zur Förderung der Fließfähigkeit, gebildet wird.
6. Verfahren nach Anspruch 1, wobei die besagte Diffusionssperrschicht aus Siliziumdioxid besteht.
7. Verfahren nach Anspruch 1, wobei das besagte Füllmaterial jeweils 3±1/2 Gew.-Prozent Bor und Phosphor enthält.
8. Verfahren nach Anspruch 1, wobei der besagte Schritt des Zurückätzens die folgenden Schritte enthält:
Ablagern eines Resistmaterials auf die besagte Außenfläche des besagten Füllmaterials;
Planarisieren des besagten Resists; und
Ätzen des besagten Resists und des besagten Füllmaterials, um die Außenfläche des besagten Materials freizulegen.
9. Verfahren nach Anspruch 1, wobei der besagte Erhitzungsschritt und der besagte Schritt des Zurückätzens mehrmals durchgeführt werden.
10. Verfahren nach Anspruch 1, wobei der besagte Erhitzungsschritt in einem Brennofen bei 950ºC±50ºC durchgeführt wird.
11. Verfahren nach Anspruch 1, wobei der besagte Erhitzungsschritt durch schnelles thermisches Ausheilen bei 1050ºC±50ºC ausgeführt wird.
12. Verfahren nach Anspruch 1, wobei die besagte Temperaturentlastungsschicht Dotierungssubstanzen in einer geringeren Konzentration als das besagte Füllmaterial enthält.
13. Halbleiterproduktionsverfahren mit den folgen den Schritten:
Ablagern einer ersten Siliziumdioxidschicht auf einer Oberfläche eines Siliziumsubstrats;
Ablagern einer Schicht aus Siliziumnitrid auf der besagten ersten Siliziumdioxidschicht;
selektives Ätzen durch die besagte Siliziumdioxidschicht und die besagte Siliziumnitridschicht hindurch in das besagte Siliziumsubstrat hinein, um mindestens einen Graben auszubilden, wobei der besagte Graben Seitenwände und einen Grund aufweist, wobei ein Teil der besagten ersten Siliziumdioxidschicht und die besagte Siliziumnitridschicht auf der besagten Siliziumoberfläche verbleiben;
Ausbilden einer zweiten Siliziumdioxidschicht auf den besagten Seitenwänden und dem besagten Grund des besagten Grabens;
Ablagern einer Temperaturentlastungsschicht auf der besagten zweiten Siliziumdioxidschicht, wobei die besagte Temperaturentlastungsschicht durch Zersetzung eines Oxid-Vorläufergases ausgebildet wird, wobei die besagte Temperaturentlastungsschicht einen Hohlraum in dem besagten Graben definiert;
Ablagern eines fließfähigen Füllmaterials in den besagten Graben, wobei das besagte Füllmaterial durch die Zersetzung eines Oxid-Vorläufergases mit Bor und Phosphor erzeugt wird, wobei das besagte Füllmaterial dick genug ist, um den besagten Hohlraum im wesentlichen zu füllen und eine Dicke über der besagten Oberfläche des besagten Siliziumsubstrats aufzuweisen;
Erhitzen des besagten fließfähigen Füllmaterials, um das Fließen des besagten Füllmaterials zu bewirken;
wobei die besagte Temperaturentlastungsschicht während des besagten Ablagerns und Erhitzens des besagten Füllmaterials weich wird, ohne zu fließen;
Zurückätzen des besagten Füllmaterials zusammen mit dem besagten Teil der besagten ersten Siliziumdioxidschicht, der auf der besagten Siliziumoberfläche verbleibt, und zusammen mit dem besagten Teil der besagten Siliziumnitridschicht, der auf der besagten Siliziumoberfläche verbleibt, um die besagte Siliziumoberfläche freizulegen und eine obere Oberfläche auf dem besagten Füllmaterial zu erzeugen, die leicht über die besagte Siliziumoberfläche hinausragt.
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Families Citing this family (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US6008107A (en) * 1990-06-14 1999-12-28 National Semiconductor Corporation Method of planarizing integrated circuits with fully recessed isolation dielectric
JP2822656B2 (ja) * 1990-10-17 1998-11-11 株式会社デンソー 半導体装置およびその製造方法
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
EP0516334A3 (en) * 1991-05-30 1992-12-09 American Telephone And Telegraph Company Method of etching a window in a dielectric layer on an integrated circuit and planarization thereof
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
EP0562127B1 (de) * 1991-10-14 2001-04-25 Denso Corporation Verfahren zur Herstellung einer Halbleiteranordnung
US5244827A (en) * 1991-10-31 1993-09-14 Sgs-Thomson Microelectronics, Inc. Method for planarized isolation for cmos devices
US5342808A (en) * 1992-03-12 1994-08-30 Hewlett-Packard Company Aperture size control for etched vias and metal contacts
JPH07297276A (ja) * 1992-09-22 1995-11-10 At & T Corp 半導体集積回路の形成方法
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
US5356828A (en) * 1993-07-01 1994-10-18 Digital Equipment Corporation Method of forming micro-trench isolation regions in the fabrication of semiconductor devices
US5906861A (en) * 1993-07-20 1999-05-25 Raytheon Company Apparatus and method for depositing borophosphosilicate glass on a substrate
US5395789A (en) * 1993-08-06 1995-03-07 At&T Corp. Integrated circuit with self-aligned isolation
FR2717306B1 (fr) * 1994-03-11 1996-07-19 Maryse Paoli Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant.
FR2717307B1 (fr) * 1994-03-11 1996-07-19 Maryse Paoli Procede d'isolement de zones actives d'un substrat semi-conducteur par tranchees peu profondes quasi planes, et dispositif correspondant
DE69417211T2 (de) * 1994-04-12 1999-07-08 Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US5658816A (en) * 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US5680345A (en) * 1995-06-06 1997-10-21 Advanced Micro Devices, Inc. Nonvolatile memory cell with vertical gate overlap and zero birds beaks
TW389999B (en) * 1995-11-21 2000-05-11 Toshiba Corp Substrate having shallow trench isolation and method of manufacturing the same
US6919260B1 (en) * 1995-11-21 2005-07-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate having shallow trench isolation
US6489213B1 (en) * 1996-01-05 2002-12-03 Integrated Device Technology, Inc. Method for manufacturing semiconductor device containing a silicon-rich layer
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
US5888876A (en) * 1996-04-09 1999-03-30 Kabushiki Kaisha Toshiba Deep trench filling method using silicon film deposition and silicon migration
WO1997038442A1 (en) * 1996-04-10 1997-10-16 Advanced Micro Devices, Inc. Semiconductor trench isolation with improved planarization methodology
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5899727A (en) * 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
EP0851463A1 (de) 1996-12-24 1998-07-01 STMicroelectronics S.r.l. Herstellungsverfahren von einer dielektrischen Zwischenschicht zur Verbesserung der Planarität in elektronischen Halbleiterschaltungen
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
US6069058A (en) * 1997-05-14 2000-05-30 United Semiconductor Corp. Shallow trench isolation for semiconductor devices
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US5976947A (en) * 1997-08-18 1999-11-02 Micron Technology, Inc. Method for forming dielectric within a recess
US5998253A (en) * 1997-09-29 1999-12-07 Siemens Aktiengesellschaft Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell
US6306725B1 (en) 1997-11-19 2001-10-23 Texas Instruments Incorporated In-situ liner for isolation trench side walls and method
US5970363A (en) * 1997-12-18 1999-10-19 Advanced Micro Devices, Inc. Shallow trench isolation formation with improved trench edge oxide
US6020621A (en) * 1998-01-28 2000-02-01 Texas Instruments - Acer Incorporated Stress-free shallow trench isolation
KR19990074005A (ko) * 1998-03-05 1999-10-05 윤종용 웰 영역으로부터의 불순물 확산을 방지하는 트렌치 소자분리방법
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
US5976951A (en) * 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
JP2000174113A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100280809B1 (ko) * 1998-12-30 2001-03-02 김영환 반도체 소자의 접합부 형성 방법
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR100322531B1 (ko) 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6316815B1 (en) * 1999-03-26 2001-11-13 Vanguard International Semiconductor Corporation Structure for isolating integrated circuits in semiconductor substrate and method for making it
JP2001118919A (ja) * 1999-10-15 2001-04-27 Seiko Epson Corp 半導体装置およびその製造方法
US6830988B1 (en) * 2000-01-06 2004-12-14 National Semiconductor Corporation Method of forming an isolation structure for an integrated circuit utilizing grown and deposited oxide
US6333218B1 (en) 2000-02-11 2001-12-25 Advanced Micro Devices, Inc. Method of etching contacts with reduced oxide stress
US6221735B1 (en) * 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6348394B1 (en) 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100380148B1 (ko) * 2000-12-13 2003-04-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US6514882B2 (en) * 2001-02-19 2003-02-04 Applied Materials, Inc. Aggregate dielectric layer to reduce nitride consumption
DE10130934A1 (de) * 2001-06-27 2003-01-16 Infineon Technologies Ag Grabenkondensator und entsprechendes Herstellungsverfahren
US7638161B2 (en) * 2001-07-20 2009-12-29 Applied Materials, Inc. Method and apparatus for controlling dopant concentration during BPSG film deposition to reduce nitride consumption
AU2003218144B2 (en) * 2002-03-13 2008-08-14 The Brigham And Women's Hospital, Inc. Method for overexpression of zwitterionic polysaccharides
US20040018733A1 (en) * 2002-07-23 2004-01-29 Hak Baek Jae Method of planarizing a surface of a semiconductor wafer
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
KR100505419B1 (ko) * 2003-04-23 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
JP2004342960A (ja) * 2003-05-19 2004-12-02 Sony Corp 半導体装置および半導体装置の製造方法
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7410846B2 (en) 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6887751B2 (en) * 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6869866B1 (en) 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US7119403B2 (en) 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7118999B2 (en) 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
DE102004004942A1 (de) * 2004-01-31 2005-08-18 X-Fab Semiconductor Foundries Ag Passivierung isolierender Trenngräben von integrierten Schaltungen
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之cmos元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
US7238565B2 (en) 2004-12-08 2007-07-03 International Business Machines Corporation Methodology for recovery of hot carrier induced degradation in bipolar devices
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
JP4607613B2 (ja) * 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7655511B2 (en) * 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7863197B2 (en) * 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US8461009B2 (en) * 2006-02-28 2013-06-11 International Business Machines Corporation Spacer and process to enhance the strain in the channel with stress liner
US7358191B1 (en) * 2006-03-24 2008-04-15 Spansion Llc Method for decreasing sheet resistivity variations of an interconnect metal layer
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
CN100483667C (zh) * 2006-08-10 2009-04-29 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
JP2008166526A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
CN102201361A (zh) * 2010-03-25 2011-09-28 上海宏力半导体制造有限公司 一种有效减少位错的方法及一种半导体器件
CN102386132B (zh) * 2010-08-27 2013-10-30 中芯国际集成电路制造(上海)有限公司 减少对准容差的方法及其在热处理工艺中的专用设备
WO2013009945A1 (en) 2011-07-12 2013-01-17 The Brigham And Women's Hospital, Inc. Lipid-containing psa compositions, methods of isolation and methods of use thereof
JP6154582B2 (ja) * 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
JP2014093482A (ja) 2012-11-06 2014-05-19 Toshiba Corp 固体撮像装置の製造方法および固体撮像装置
CA2997211A1 (en) 2015-08-19 2017-02-23 President And Fellows Of Harvard College Lipidated psa compositions and methods
EP3484441A4 (de) 2016-07-15 2020-03-18 President and Fellows of Harvard College Glycolipidzusammensetzungen und verfahren zur verwendung
CN110676221B (zh) * 2018-07-02 2022-04-19 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5712533A (en) * 1980-06-26 1982-01-22 Fujitsu Ltd Manufacture of semiconductor device
EP0060205B1 (de) * 1981-03-16 1986-10-15 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Binäre Gläser mit niedrigem Schmelzpunkt zum Nivellieren der Oberflächen von integrierten Schaltungen mit Isolationsrinnen
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
JPS58143548A (ja) * 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法
JPS5963739A (ja) * 1982-10-04 1984-04-11 Matsushita Electronics Corp 半導体装置の絶縁分離方法
JPS59106133A (ja) * 1982-12-09 1984-06-19 Nec Corp 集積回路装置
JPS6043843A (ja) * 1983-08-19 1985-03-08 Nec Corp 半導体装置の製造方法
US4543706A (en) * 1984-02-24 1985-10-01 Gte Laboratories Incorporated Fabrication of junction field effect transistor with filled grooves
JPS618944A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体装置およびその製造方法
JPS6190442A (ja) * 1984-10-09 1986-05-08 Nec Corp 半導体装置及びその製造方法
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
EP0232748A1 (de) * 1986-01-22 1987-08-19 Siemens Aktiengesellschaft Verfahren zur Auffüllung von Isolationsgräben in integrierten Halbleiterschaltungen
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
JPS62216261A (ja) * 1986-03-17 1987-09-22 Sony Corp 半導体装置の製造方法
JPS6425434A (en) * 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device

Also Published As

Publication number Publication date
US4952524A (en) 1990-08-28
ES2114529T3 (es) 1998-06-01
EP0396369A2 (de) 1990-11-07
JPH0779128B2 (ja) 1995-08-23
JPH02304947A (ja) 1990-12-18
DE69032234D1 (de) 1998-05-20
EP0396369A3 (de) 1991-01-23
EP0396369B1 (de) 1998-04-15

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