DE69031768T2

DE69031768T2 - Zweifachbus-Mikrorechneranordnung mit programmierbarer Sperrfunktionssteuerung

Info

Publication number: DE69031768T2
Application number: DE69031768T
Authority: DE
Inventors: Ralph M Begun; Patrick M Bland; Philip E Milling
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-05-31
Filing date: 1990-05-16
Publication date: 1998-06-25
Anticipated expiration: 2010-05-17
Also published as: CN1019237B; CA2016400A1; EP0400840A3; NZ233538A; KR920008457B1; ATE160890T1; SG44431A1; CA2016400C; GB9008144D0; US5182809A; EP0400840A2; CN1047742A; KR900018822A; AU5506690A; ES2112250T3; EP0400840B1; JPH0322056A; AU616604B2; BR9002554A; JPH0583936B2

Description

ZWEI FACHBUS-MIKRORECHNERANORDNUNG MIT PROGRAMMIERBARER SPERRFUNKTIONSSTEUERUNG

Die vorliegende Erfindung betrifft Mikrorechnersysteme und speziell ein Mikrorechnersystem mit einem Cache-Subsystem und programmierbarer Sperrfunktions steuerung.
Die Verwendung von Cache-Subsystemen in Mikrorechnersystemen ergibt einige attraktive Vorteile. Mikrorechnersysteme mit Cache- Subsystemen sind eigentlich Zweifachbus-Mikrorechner. CPU und Cache-Subsystem sind über einen CPU-Lokalbus miteinander verbunden. Neben dem CPU-Lokalbus gibt es noch einen Systembus, an den andere Geräte (E/A-Geräte, Zusatzspeicher usw.) angeschlossen werden können. Das Vorhandensein des Cache-Subsystems nimmt dem Systembus insoweit Speicherlesezugriffe ab wie die gesuchten Informationen auch im Cache-Subsystem gespeichert sind. Da nicht alle gewünschten Informationen im Cache-Subsystem stehen und Schreiboperationen in der Regel sowohl an das Cache-Subsystem als auch an den Speicher gerichtet sind, muß natürlich eine Verbindung zwischen dem Systembus und dem CPU-Lokalbus bestehen.
Unter anderen Umständen sind die CPU und/oder der Cache-Controller so angeordnet, daß Cache-Operationen für einige Befehle unterbunden werden. Die CPU vom Typ 80386 verfügt beispielsweise über ein Sperrsignal für Multiprozessor- und Multimaster- Anordnungen. Das Signal teilt anderen Bus-Mastern mit, daß der Prozessor eine Mehrfachbus-Zyklusoperation ausführt, die nicht unterbrochen werden darf. Der 80386 sendet beispielsweise bei der Aktualisierung der Segmentbeschreibungs- und Seitentabellen, während Interruptbestätigungs-Buszyklen und bei der Ausführung der Austauschanweisung ein Sperrsignal. Der Hersteller des 80386 empfiehlt, den Sperrsignalausgang des 80386 mit einem Sperrsignaleingang eines Cache-Controllers zu verbinden. Der Cache- Controller hat nicht nur Einblick in den CPU-Lokalbus (wo sich der Cache-Speicher befindet), sondern auch in den Systembus (wo sich der Hauptspeicher und andere Speicher befinden), und kann deshalb eine Cache-Operation zulassen oder unterbinden. Typischerweise verhindert der Cache-Controller (z.B. ein 82385) eine Cache-Operation für alle Zyklen, für die am Sperrsignaleingang ein Signal anliegt.
Die Eigenschaften des Prozessors 80386 und des Cache-Controllers 82385 werden in "Microprocessor and Peripheral Handbook", "82385 High Performance 32-Bit Cache Controller", "Advance Information: 82385 High Performamce 32-Bit-Cache Controller" vom Okt. 1987, "Introduction to the 80386" und dem 80386 Reference Manual, alle von Intel, beschrieben. Im "82385 High Performance 32-Bit Cache Controller" steht in Abschnitt 3.4.2, daß beim Anliegen eines Signals am Sperrsignalausgang (des 80386) eine Sequenz im Systembus abläuft, unabhängig davon, ob Positionen, auf die in der Sequenz verwiesen wird, im Cache vorhanden sind. Das bedeutet, wenn die Sequenz beim Lesen vorhanden ist, erfolgt die gleiche Verarbeitung wie wenn sie nicht vorhanden wäre.
Dessen ungeachtet werden jedoch in den meisten PC-Umgebungen Deskriptoren nicht von mehreren Systemprozessoren gemeinsam benutzt. Folglich bewirkt der Effekt des Anliegens eines Sperrsignals eine signifikante Verschlechterung der Systemleistung, vor allem im geschützten Modus des 80386. Die Leistungsverschlechterung ist darauf zurückzuführen, daß der Cache-Controller 82385 alle gesperrtem Operationen als nicht cache-fähig betrachtet.
Ein Ziel der vorliegenden Erfindung ist die Lösung des genannten Problems der Leistungseinbuße durch selektive Deaktivierung einer der Beziehungen zwischen einem 80386-Sperrsignalausgang und einem 82385-Sperrsignaleingang.
Die vorliegende Erfindung bietet ein Mehrfachbus-Mikrorechnersystem gemäß Anspruch 1, das aus folgenden Komponenten besteht: einer CPU mit einem Sperrsignalausgang; einem von der CPU steuerbaren Ein-/Ausgabe-Anschluß; einem Cache-Subsystem mit einem Cache-Speicher und einem Cache-Controller mit Sperrsignaleingang und Mitteln zur Verarbeitung jedes Zyklus für einen aktiven Sperrsignaleingang als nicht Cache-fähiger Zyklus; einem CPU- Lokalbus zum Anschluß des Cache-Subsystems an die CPU; einem Systembus, der den Cache-Controller mit einem Direktzugriffsspeicher und mehreren adressierbaren Funktionseinheiten verbindet; und das dadurch gekennzeichnet ist, daß sich zwischen dem Sperrsignalausgang und dem Sperrsignaleingang ein Schaltmittel befindet, um abhängig von einem Steuereingangsbit vom E/A-Anschluß jede Beziehung zwischen dem Sperrsignalausgang und dem Sperrsignaleingang zu deaktivieren.
Der Cache-Controller ist vorzugsweise ein 82385 und die CPU ein 80386. Die vorliegende Erfindung kann aber selbstverständlich auch in Mikrorechnersystemen mit einer anderen CPU und/oder einem anderen Cache-Controller Anwendung finden. Genauer gesagt, die Erfindung kann auf jedem Mehrfachbus-Mikrorechnersystem zum Einsatz kommen, das ein Cache-Subsystem besitzt, in dem die CPU über ein Sperrsignal verfügt, auf das der Cache-Controller durch Verhinderung von Cache-Operationen reagiert.
In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, auf das weiter unten ausführlicher eingegangen wird, befindet sich zwischen einem Sperrsignalausgang (z.B. des 80386) und dem Sperrsignaleingang (z.B. des 82385) eine weitere Schaltung. Diese besitzt einen Steuereingang mit zwei möglichen Binärzuständen. Der Steuereingang dieser zusätzlichen Schaltung wird durch ein bestimmtes Bit eines ausgewählten E/A-Anschlusses gesteuert. Wenn dieses Bit aktiv ist, bewirkt es, daß die Schaltung jegliche Beziehung zwischen dem Sperrsignalausgang (des 80386) und dem Sperrsignaleingang (des 82385) deaktiviert. Genauer ausgedrückt, wenn das ausgewählte Bit des E/A-Anschlusses aktiv ist, ist der Sperrsignaleingang (des 82385) unabhängig vom Zustand des Sperrsignalausgangs des 80386 inaktiv. Ist das ausgewählte Bit des E/A-Anschlusses hingegen inaktiv, läßt die Schaltung zu, daß der Sperrsignaleingäng des 82385 dem Zustand des Sperrsignalausgangs des 80386 folgt. Der Wert des ausgewählten Bits des E/A-Anschlusses bewirkt also, daß die Sperrfunktion des Mikrorechnersystems aktiviert oder deaktiviert wird.
Vorzugsweise sind der Sperrsignaleingang und der Sperrsignalausgang beim Binärwert 0 aktiv, und die zusätzliche Schaltung besteht aus seinem einzigen ODER-Glied. Im vorliegenden Ausführungsbeispiel wird die Sperrfunktion deaktiviert, wenn der Steuereingang am ODER-Glied vom ausgewählten Bit des E/A-Anschlusses den Bimärwert 1 erhält. Wenn das ausgewählte Bit des E/A-Anschlusses den Wert 0 hat, funktionieren die Sperrsignalfunktionen hingegen wie nach dem Stand der Technik.
Durch die Programmierbarkeit des Steuereingangs der zusätzlichen Schaltung kann das Mikrorechnersystem bei inaktivem ausgewähltem Bit des E/A-Anschlusses (dem Steuerbit) so arbeiten, als wäre die zusätzliche Schaltung nicht vorhanden. Bei aktivem Steuerbit hingegen sind die Sperrsignalfunktionen deaktiviert. Die Kontrolle über die Sperrsignalfunktion wird natürlich von der Software ausgeübt, die den Binärwert des bestimmten Bits des ausgewählten E/A-Anschlusses steuert.
In einem Ausführungsbeispiel der Erfindung, das auf einem vom Inhaber dieser Anmeldung hergestellten PS/2-Mikrorechnersystem, einem Einprozessor- oder Einfachbus-Mastersystem, implementiert ist, führt die Deaktivierung der Sperrsignalfunktion unter dem Betriebssystem OS/2 zu einer erheblichen Leistungssteigerung (bis zu 6%). Die Leistungssteigerung ist auf eine bessere Nutzung des Cache-Subsystems zurückzuführen. Ohne die vorliegende Erfindung hemmen CPU und Cache-Controller unter den beschriebenen Betriebsbedingungen das Cache-Subsystem (und seine Leistungsvorteile)
In folgenden wird ein Beispiel der vorliegenden Erfindung anhand der beigefügten Zeichnungen ausführlicher beschrieben.
Fig. 1 ist eine dreidimensionale Gesamtansicht eines typischen Mikrorechnersystems mit der vorliegenden Erfindung.
Fig. 2 ist ein detailliertes Blockdiagramm der meisten Komponenten eines typischen Mikrorechnersystems mit der vorliegenden Erfindung.
In Fig. 3 ist die Beziehung zwischen einer CPU, einem Cache- Controller und der erfindungsgemäßen zusätzlichen Schaltung dargestellt.
In Fig. 1 ist ein typisches Mikrorechnersystem abgebildet, in dem die vorliegende Erfindung eingesetzt werden kann. Das Mikrorechnersystem 10 besteht aus mehreren miteinander verbundenen Komponenten. Eine Systemeinheit 30 ist mit einem Monitor 20 (z.B. einem konventionellen Bildschirm) verbunden und steuert diesen. An die Systemeinheit 30 sind außerdem Eingabegeräte wie z.B. eine Tastatur 40 und eine Maus 50 angeschlossen. Ferner kann auch noch ein Ausgabegerät wie z.B. ein Drucker 60 an die Systemeinheit 30 angeschlossen sein. Schließlich kann die Systemeinheit 30 ein oder mehrere Festplatten oder Diskettenlaufwerke wie z.B. Diskettenlaufwerk 70 enthalten. Wie weiter unten noch zu sehen sein wird, reagiert die Systemeinheit 30 auf Eingabegeräte wie die Tastatur 40 und die Maus 50 und Ein-/Ausgabegeräte wie die Festplatte 70, um Signale zur Ansteuerung von Ausgabegeräten wie dem Monitor 20 und dem Drucker 60 zu erzeugen. Natürlich weiß der Fachmann, daß auch andere konventionelle Komponenten zur Interaktion an die Systemeinheit 30 angeschlossen sein können. Gemäß der vorliegenden Erfindung enthält das Mikrorechnersystem 10 (wie weiter unten noch ausführlicher erläutert wird) ein Cache-Speichersubsystem, so daß ein CPU-Lokalbus einen Prozessor, einen Cache-Controller und einen Cache- Speicher miteinander verbindet, wobei der CPU-Lokalbus über einen Puffer mit einem Systembus gekoppelt ist. Der Systembus ist mit den E/A-Geräten wie Tastatur 40, Maus 50, Diskettenlaufwerk 70, Monitor 20 und Drucker 60 verbunden und interagiert mit diesen. Darüber hinaus kann die Systemeinheit 30 erfindungsgemäß einen dritten Bus besitzen, der einen MicroChannel -Bus zur Verbindung des Systembus mit anderen (optionalen) E/A-Geräten, Speicher usw. umfaßt.
Fig. 2 ist ein detailliertes Blockdiagramm der verschiedenen Komponenten eines typischen erfindungsgemäßen Mikrorechnersystems. Ein CPU-Lokalbus 230 (mit Daten-, Adreß- und Steuerkomponente) sorgt für die Verbindung zwischen einem Mikroprozessor 225 (z.B. einem 80386), einer Cache-Steuerung 260 (zu der ein Cache-Controller 82385 gehören kann) und einem Direktzugriffs- Cache-Speicher 255. Ferner ist an den CPU-Lokalbus 230 ein Puffer 240 angeschlossen. Puffer 240 ist wiederum an den Systembus 250 angeschlossen, der ebenfalls aus einer Adreß-, einer Datenund einer Steuerkomponente besteht. Der Systembus 250 verläuft zwischen dem Puffer 240 und einem weiteren Puffer 253.
An den Systembus 250 sind außerdem ein Bussteuerungs- und Taktelement 265 und ein DMA-Controller 325 angeschlossen. Ein Arbitrations-Steuerbus 340 verbindet das Bussteuerungs- und Taktele- ment mit einen zentralen Arbitrationselement 335. Auch Speicher 350 ist an den Systembus 250 angeschlossen. Er besteht aus einem Speichersteuerungselement 351, einem Adreßmultiplexer 352 und einem Datenpuffer 353. Diese Elemente sind mit den Speicherelementen 360 bis 364 verbunden wie in Fig. 2 zu sehen ist.
Ein weiterer Puffer 254 ist zwischen den Systembus 250 und einen Planarbus 270 geschaltet. Der Planarbus 270 enthält Daten- und Steuerkomponenten. An den Planarbus 270 sind mehrere E/A-Adapter und andere Komponenten wie der Bildschirmadapter 275 (zur Steuerung des Monitors 20), eine Uhr 280, zusätzlicher Direktzugriffsspeicher 285, ein RS 232-Adapter 290 (für serielle Operationen), ein Druckeradapter 295 (der zur Steuerung des Druckers 60 verwendet werden kann), ein Zeitgeber 300, ein Diskettenadapter 305 (der mit dem Diskettenlaufwerk 70 zusammenarbeitet), ein Interrupt-Controller 310 und ein Festspeicher 315 angeschlossen. Der Puffer 253 bildet eine Schnittstelle zwischen dem Systembus 250 und einen Zusatzgerätebus wie dem MicroChannel -Bus 320, der durch die MicroChannel -Anschlüsse dargestellt ist. An den Bus 320 können Geräte wie der Speicher 331 angeschlossen werden.
Daten für Cache-Schreiboperationen können vom Speicher 350, aber auch von anderen Speichern wie z.B. dem am MicroChannel -Bus angeschlossenen Speicher kommen.
In Fig. 3 und Fig. 4 ist die Anwendung der vorliegenden Erfindung auf die Beziehung zwischen dem Sperrsignalausgang der CPU 225 und dem Sperrsignaleingang des Cache-Controllers 260 dargestellt. Die Tabelle in Fig. 4 ist ein Zustandsdiagramm der Beziehung zwischen dem Sperrsignalausgang, dem Steuereingang des ODER-Glieds O1 und dem Ausgang des ODER-Glieds O1, der an den Sperrsignaleingang des Cache-Controllers 260 angeschlossen ist. Die Legende unter Fig. 4 besagt, daß die Sperrsignale bei 0 aktiv sind und die Sperrfunktion bei Signalen mit dem Wert 1 deak- tiviert ist. Das Steuersignal im Zustand 0 aktiviert den Sperrsignaleingang, so dieser daß sich dem Sperrsignalausgang angleicht; im Zustand 1 hingegen ist der Sperrsignaleingang unabhängig vom Zustand des Sperrsignalausgangs immer deaktiviert (1).
In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung besteht die CPU 225 aus einem 80386 und der Cache-Controller 260 aus einem 82385. Der Steuereingang des ODER-Glieds O1 kann an ein beliebiges ausgewähltes Bit von einem beliebigen ausgewählten E/A-Anschluß angeschlossen sein. Bei diesem Anschluß bestimmt der Wert des E/A-Anschlußbits, ob der Sperrsignaleingang des Cache-Controllers 260 den gleichen Wert annimmt wie der Sperrsignalausgang der CPU 225. Wenn der Sperrsignaleingang des Cache-Controllers 260 nicht den Wert des Sperrsignalausgangs der CPU 225 annimmt, ist er deaktiviert bzw. hat den Wert 1. Dem Fachmann ist natürlich klar, daß in diesem Zustand der Cache-Controller 260 anhand anderer Parameter bestimmt, ob ein Zyklus cache-fähig ist. Hat hingegen das Steuerbit den Wert 0 (so daß die Sperrfunktion aktiviert ist), behandelt der Cache- Controller 260 jeden Zyklus, in dem am Sperrsignalausgang der CPU 225 der Wert 0 anliegt, unabhängig von diesen anderen Parametern als nicht cache-fähig.
Entsprechend kann mit Hilfe der vorliegenden Erfindung die Sperrfunktion unter Software-Steuerung und auf für die CPU 225 völlig transparente Weise deaktiviert werden.
Auch wenn in einem bevorzugten Ausführungsbeispiel der Erfindung die CPU 225 ein 80386 und der Cache-Controller 260 ein 82385 ist, versteht es sich von selbst, daß die Anwendung der Erfindung nicht auf diese Typen beschränkt ist. Jedes Mikrorechnersystem mit einem Cache-Subsystem, das die gleichen Sperrfunktionseigenschaften besitzt wie der 80386/82385, kommt dafür in Frage.
Selbstverständlich kann die Erfindung auch in Mikrorechnersystemen eingesetzt werden, in denen das Sperrsignal nicht bei 0, sondern bei 1 aktiv ist. In diesem Fall kann beispielsweise das ODER-Glied O1 durch ein UND-Glied ersetzt und eine entsprechende Anderung des Steuerbitwertes vorgenommen werden. Bei Signalen, die bei 1 aktiv sind, und bei Verwendung eines UND-Glieds als zusätzliche Schaltung erlaubt ein Steuersignal mit dem Wert 1, daß der Sperrsignaleingang den Wert des Sperrsignalausgangs annimmt, während ein Steuerbit mit dem Wert 0 den Sperrsignaleingang deaktiviert.

Claims

1. Ein Mehrfachbus-Mikrorechnersystem bestehend aus:

einer CPU 255 mit einem Sperrsignalausgang;

einem Ein-/Ausgabeanschluß, der von der CPU gesteuert werden kann,

einem Cache-Subsystem 255, 260 mit einem Cache-Speicher 255 und einem Cache-Controller 260 mit Sperrsignaleingang und Mitteln, um einen Zyklus mit aktivem Sperrsignaleingang als nicht cache-fähigen Zyklus zu behandeln;

einem CPU-Lokalbus 230 zum Anschluß des Cache-Subsystems 255, 260 an einen Direktzugriffsspeicher 350 und mehrere adressierbare Funktionseinheiten;

gekennzeichnet dadurch, daß das System Schaltmittel O1 enthält, die zwischen den Sperrsignalausgang und den Sperrsignaleingang geschaltet sind, um die Beziehung zwischen dem Sperrsignalausgang und dem Sperrsignaleingang in Abhängigkeit von einem Steuereingangsbit vom Ein-/Ausgabeanschluß zu deaktivieren.

2. Ein Mehrfachbus-Mikrorechnersystem gemäß Anspruch 1, bei dem das Schaltmittel O1 bei einem ersten Binärwert des Steuereingangs den Sperrsignaleingang unabhängig vom Sperrsignalausgang in den inaktiven Zustand versetzt und bei dem das Schaltmittel bei einem zweiten Binärwert des Steuereingangs dem Sperrsignaleingang ermöglicht, seinen Zustand dem des Sperrsignalausgangs anzugleichen.

3. Ein Mehrfachbus-Mikrorechnersystem gemäß Anspruch 2, bei dem das Schaltmittel D1 aus einem ODER-Glied besteht und der Sperrsignalausgang bei 0 aktiv ist.

4. Ein Mehrfachbus-Mikrorechnersystem gemäß Anspruch 2, bei dem das Schaltmittel D1 aus einem ODER-Glied besteht und der Sperrsignalausgang bei 1 aktiv ist.

5. Ein Mehrfachbu$-Mikrorechnersystem gemäß Anspruch 1 bis 4, bei dem der Cache-Controller 260 ein 82385 ist.

6. Ein Mehrfachbus-Mikrorechnersystem gemäß Anspruch 1 bis 5, bei dem die CPU 225 ein 80386 ist.