DE69031367T2

DE69031367T2 - Blockübertragungs- und Koprozessorschnittstellenbefehl

Info

Publication number: DE69031367T2
Application number: DE69031367T
Authority: DE
Inventors: Robin W Edenfield; William B Ledbetter; Ralph Mcgarity; Russell Reininger; Austin Van Shahan
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1989-06-26
Filing date: 1990-06-25
Publication date: 1998-03-19
Anticipated expiration: 2010-06-26
Also published as: EP0405882B1; HK1002438A1; DE69031367D1; KR910001555A; KR0154533B1; JP3431626B2; EP0405882A2; JPH0337744A; EP0405882A3; US5185694A

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich im allgemeinen auf einen Datenprozessor für die Ausführung einer Speicher-Speicher-Verschiebung eines Datenblocks mit einer einzigen Anforderung, wobei für die Lese- und Schreiboperationen eine bündelweise Übertragung auf den Systembus verwendet wird. Im besonderen bezieht sich die Erfindung auf eine Anforderung für lose miteinander verbundene Systeme, die den Datentyp des Systembusses unterstützt und es dadurch einem Systemprogrammierer ermöglicht, eine MOVE-Anweisung für einen Datentyp auszugeben, der erheblich größer ist als der Datentyp der CPU.

HINTERGRUND DER ERFINDUNG

Moderne Hochleistungs-Mikroprozessorsysteme erfordern eine große und sehr schnelle Datenübertragung zwischen der Zentraleinheit (CPU) und dem externen Speicher bzw. Peripheneeinrichtungen. Diese Hochleistungs-Mikroprozessoren arbeiten in einer Umgebung, die Beschränkungen z.B. hinsichtlich Übertragungsbandbreite und Übertragungsprotokoll auferlegt, die die Gesamtsystemleistung beschränken. Daher arbeiten moderne Mikroprozessoren mit Blockübertragungen (d.h. bündelweisen bzw. Bündelübertragungen), um so die Beschränkungen durch die Busbandbreite teilweise zu kompensieren. Diese Blockübertragungen verbessern das Verhältnis von Übertragungsprotokoll zu Übertragungsdaten und nutzen so bei jeder Datenübertragung die maximale Busbreite.
In der herkömmlichen Technik verwenden Mikroprozessoren die automatische Bündelübertragung nur unter bestimmten Bedingungen, bei denen Datentypen verschoben werden müssen, die größer sind als die maximale Datengröße (z.B.Laden/Entladen einer Cache- Zeile mit mehreren Prozessordatenwörtern). Da die Verwendung von Bündelübertragungen auf diese Sonderfälle beschränkt ist, können andere Blockverschiebungen von Daten, die programmgesteuert ablaufen (z.B. DMA, Blockverschiebungen, Speicherseiteninitialisierung und die Übertragung von Anforderungen/Daten an entfernte Coprozessoren), den Systembus nicht optimal nutzen, so daß die Systemleistung beeinträchtigt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der Erfindung wird ein Datenprozessor für die Ausführung einer Blockverschiebeanforderung nach Anspruch 1 bereitgestellt.
Ein Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer MOVE-Anweisung, mit der ein Programmierer die Speicher-Speicher- oder Cache-Speicher-Verschiebung einer Datenmenge durchführen kann, die größer ist als der Datentyp der CPU.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

FIG. 1 ist ein Blockdiagramm, das ein Datenverarbeitungssystem mit integrierten Schaltkreisen für die Implementierung der vorliegenden Erfindung darstellt.
Die FIG. 2A und 2B sind Flußdiagramme für die Durchführung der MOVE-Blockanweisung gemäß einer bevorzugten Ausführungsform der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

FIG. 1 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform eines Datenverarbeitungssystems 10 für die Implementierung der vorliegenden Erfindung, das aus einer CPU 12, einer Datencache-Steuereinheit 14, einem Datencache 16, einem internen Bus 18, einer Busschnittstellen-Steuereinheit 20, Puffern 22, einem Systembus 24, einem Hauptspeicher 26, einer DMA-Einheit 28, einer Festplatte 30 und einem Adressenregister 32 besteht. Das Datenverarbeitungssystem 10 ist ein typisches Einprozessorsystem mit einem einzigen Cache-Speicher, der für die Unterstützung der vorliegenden Erfindung konzipiert ist. In der bevorzugten Ausführungsform hat der interne Bus 18 eine Breite von n Byte, wobei n Byte die Breite des größten Datentyps der CPU 12 ist (d. h. 4 Byte); der Systembus 24 hat eine Breite von m Byte, wobei m Byte die Breite einer einzelnen Zeile des Datencaches 16 ist (d. h. 16 Byte) In der abgebildeten Form ist die CPU 12 eine erste interne Funktionseinheit mit einer herkömmlichen Ausführungseinheit für die Ausführung einer vorgegebenen Anzahl von Anforderungen. Die Datencache-Steuereinheit 14 ist eine zweite interne Funktionseinheit, die Steuersignale von der Busschnittstellen-Steuereinheit 20 und der CPU 12 empfängt und die Datenübertragungen zwischen dem Datencache 16, der CPU 12 und der Busschnittstellen-Steuereinheit 20 verwaltet. Der Datencache 16 ist eine dritte Funktionseinheit, die mit der Datencache-Steuereinheit 14, den Puffern 22 und dem internen Bus 18 verbunden ist. Der Datencache 16 enthält die notwendige Logik, um aus dem Cache zu lesen, in ihn zu schreiben, ihn zu aktualisieren, ungültig zu machen und zu leeren. In der bevorzugten Ausführungsform arbeiten die drei internen Funktionseinheiten parallel, um so die maximal mögliche Leistung zu erhalten.
Mit der MOVE-Blockanweisung kann der Programmierer den Zeilentyp des Datencaches 16 und die Bündelfunktionalität des Systembusses 24 voll nutzen. Wenn eine MOVE-Blockanweisung erkannt wird, fordert die CPU 12 die Datencache-Steuereinheit 14 auf, eine Blockleseoperation von Daten aus einer Leseadresse auszuführen, gefolgt von einer Blockschreiboperation derselben Daten in eine Schreibadresse. Die Datencache-Steuereinheit 14 stellt die Daten aus der Leseadresse in den Einspeicherungspuffer 22b, nachdem sie eine Blockleseanforderung von der CPU 12 empfangen hat. Die in den Einspeicherungspuffer 22b geladenen Daten können vom Datencache 16 oder über den Lesepuffer 22a vom Systembus 24 kommen. In letzterem Fall wird der Lesepuffer 22a durch eine bündelweise Leseoperation geladen, die von der Busschnittstellen-Steuereinheit 20 ausgeführt wird. Die Datencache- Steuereinheit 14 überträgt als Reaktion auf eine Blockschreibanforderung Daten im Einspeicherungspuffer 22b sowie die von der CPU 12 bereitgestellte Schreibadresse an die Busschnittstellen-Steuereinheit 20. Die Busschnittstellen- Steuereinheit 20 überträgt die Daten mit einer bündelweisen Schreibübertragung entsprechend der Schreibadressen an den Hauptspeicher 26.
Während des Betriebs führt die CPU 12 die MOVE-Blockanweisung auf die im folgenden beschriebene Art und Weise aus. Die CPU 12 überträgt eine Blockleseanforderung an die Datensteuereinheit 14 und sendet gleichzeitig die Leseadresse an das Adressenregister 32. In der bevorzugten Ausführungsform ist der Datencache 16 ein physikalischer Cache, daher wird die Leseadresse in einem Adressumsetzpuffer (TLB) 34 umgesetzt, um eine entsprechende physikalische Adresse zu erhalten. Der TLB 34 setzt eine vorgegebene Anzahl von höherwertigen Adressenbit der Operandenadresse in eine physikalische Adresse um und überträgt gleichzeitig die physikalische Adresse an die Datencache- Steuereinheit 14 und die Busschnittstellen-Steuereinheit 20. Der Datencache 16 empfängt auch die vom TLB 34 erzeugte physikalische Adresse und vergleicht sie mit einer Anzahl von Identifizierungsadressen, die im Datencache 16 gespeichert sind.
Ergibt der Vergleich der Adressen eine Übereinstimmung, ist ein Cache-Treffer gegeben, und der Datencache 16 sendet ein HIT- Signal an die Datencache-Steuereinheit 14. Stimmt kein Eintrag im Datencache 16 mit der Leseadresse überein, liegt ein Cache- Fehlgriff vor, und der Datencache 16 sendet ein MISS-signal (das komplementär zum HIT-Signal ist) an die Datencache- Steuereinheit 14. Der Empfang des HIT- oder MISS-Signals durch die Datencache-Steuereinheit 14 veranlaßt eines von vier möglichen Ereignissen. Ereignis 1 tritt ein, wenn das MISS-Signal empfangen wird. Ereignis 2 tritt ein, wenn das HIT-Signal empfangen wird und die Leseadresse im Cache speicherbar ist, so daß die Daten aus dem Datencache 16 gelesen werden können. Ereignis 3 tritt ein, wenn da HIT-Signal empfangen wird, die Leseadresse nicht im Cache speicherbar ist und die Cachedaten mit dem Hauptspeicher 26 übereinstimmen (VALID). Ereignis 4 tritt ein, wenn das HIT-Signal empfangen wird, die Leseadresse nicht im Cache speicherbar ist und die der Leseadresse entsprechenden Cachedaten nicht mit dem Hauptspeicher 26 übereinstimmen (DIRTY).
FIG. 2 zeigt ein Flußdiagramm für die Ausführung der MOVE- Blockanweisung gemäß einer bevorzugten Ausführungsform der Erfindung. Die Zahlen in Klammern entsprechen den vier oben beschriebenen Ereignissen. Ereignis 1 tritt ein, wenn der Datencache 16 das MISS-Signal an die Datencache-Steuereinheit 14 sendet. Als Reaktion auf den Empfang des MISS-Signals überträgt die Datencache-Steuereinheit 14 ein BUS ACCESS REQUEST-Signal (BAR) an die Busschnittstellen-Steuereinheit 20 und fordert so eine Blockleseoperation an. Die Blockleseanforderung entspricht der Leseadresse, die vom TLB 34 an die Busschnittstellen- Steuereinheit 20 gesendet wurde. Als Reaktion auf das BAR- Signal überträgt die Busschnittstellen-Steuereinheit 20 die Leseadresse an den Systembus 24 und zeigt mit den Speichersteuersignalen (CONTROL) eine bündelweise Leseübertragung an. Bei Empfang der Leseadresse und der CONTROL-Signale für die bündelweise Leseübertragung überträgt der Hauptspeicher 26 die angeforderten Daten in vorgegebenen Datenabschnitten, die mit der Datenbusbreite übereinstimmen, auf dem Systembus 24. Die Busschnittstellen-Steuereinheit 20 empfängt die einzelnen Datenabschnitte über den Systembus 24 und überträgt die Daten in den Lesepuffer 22a. Die Busschnittstellen-Steuereinheit 20 zeigt den Abschluß der Bündelübertragung an, indem sie ein STATUS- Signal an die Datencache-Steuereinheit 14 sendet. Die Datencache-Steuereinheit 14 überträgt danach mit einem TRANSFER CONTROL-Signal Daten aus dem Lesepuffer 22a in den Einspeicherungspuffer 22b.
Ereignis 2 tritt ein, wenn der Datencache 16 das HIT-Signal an die Datencache-Steuereinheit 14 sendet und die Leseadresse im Cache speicherbar ist. Die Datencache-Steuereinheit 14 liest den gesamten Datenblock aus dem Datencache 16 und überträgt die Daten mit einem CACHE CONTROL-Signal an den Einspeicherungspuffer 22b.
Ereignis 3 tritt ein, wenn der Datencache 16 das HIT-Signal an die Datencache-Steuereinheit 14 überträgt, die Leseadresse nicht im Cache speicherbar ist und die Daten im Datencache 16 mit dem Hauptspeicher 26 übereinstimmen (z.B.VALID). Die Datencache-Steuereinheit 14 macht den Cache-Eintrag mit einem Steuersignal ungültig und fährt mit dem Abruf des Datenblocks aus dem Hauptspeicher 26 fort, wie für Ereignis 1 beschrieben wurde.
Ereignis 4 tritt ein, wenn das HIT-Signal vom Datencache 16 durch die Datencache-Steuereinheit 14 empfangen wurde, die Leseadresse nicht im Cache speicherbar ist und die Daten im Datencache 16, die der Leseadresse entsprechen, nicht mit dem Hauptspeicher 26 übereinstimmen (z.B.DIRTY). Die Datencache- Steuereinheit 14 macht den Eintrag im Datencache 16 ungültig, liest den gesamten Cachedatenblock aus dem Datencache 16 und überträgt die Daten mit einem CACHE CONTROL-Signal an den Einspeicherungspuffer 22b. Die Datencache-Steuereinheit 14 sendet eine Blockschreibanforderung (Einspeicherungsanforderung) an die Busschnittstellen-Steuereinheit 20 und zeigt so an, daß nun modifizierte Daten im Einspeicherungspuffer 22b gespeichert sind. Nach dem Empfang der Einspeicherungsanforderung sendet die Busschnittstellen-Steuereinheit 20 das PUSH CONTROL-Signal an den Einspeicherungspuffer 22b und überträgt so die modifizierten Daten im Einspeicherungspuffer 22b in ein internes Register (nicht abgebildet) der Busschnittstellen-Steuereinheit 20. Die modifizierten Daten werden anschließend wieder in den Hauptspeicher 26 geschrieben. Die Busschnittstellen-Steuereinheit 20 sendet ein STATUS-Signal an die Datencache- Steuereinheit 14 und zeigt so den Empfang der Einspeicherungsanforderung an. Nach dem Empfang des STATUS-Signals von der Busschnittstellen-Steuereinheit 20 beginnt die Datencache- Steuereinheit 14 erneut mit dem Lesezyklus, und Ereignis 1 tritt ein.
Unabhängig davon, welches Ereignis bei der Blockleseanforderung der CPU 12 eintritt, ist die Datencache-Steuereinheit 14 für den Empfang der Blockschreibanforderung der CPU 12 bereit, nachdem die Lesedaten in den Einspeicherungspuffer 22b geladen wurden. Nach dem Empfang der Blockschreibanforderung und der Schreibadresse sendet die Datencache-Steuereinheit 14 gleichzeitig die Schreibadresse (eventuell durch den TLB 34 umgesetzt) an die Busschnittstellen-Steuereinheit 20 und den Datencache 16. Der Datencache 16 vergleicht die Schreibadresse mit der Identifizierungsadresse, die im Datencache 16 gespeichert ist. Ergibt der Vergleich eine Übereinstimmung der Adressen, liegt ein Cache-Treffer vor, der Datencache 16 macht den übereinstimmenden Cache-Eintrag ungültig und sendet das HIT-Signal an die Datencache-Steuereinheit 14. Falls kein Cache-Eintrag mit der Schreibadresse übereinstimmt, liegt ein Cache-Fehlgriff vor, und der Datencache 16 sendet ein MISS-Signal an die Datencache-Steuereinheit 14. Da kein übereinstimmender Cache-Eintrag vorhanden ist, der erfordern würde, ungültig gemacht zu werden, führt der Datencache 16 keine weiteren Operationen durch.
In beiden Fällen (bei einem Cache-Treffer oder -Fehlgriff) sendet die Datencache-Steuereinheit 14 ein BAR-Signal an die Busschnittstellen-Steuereinheit 20 und fordert so die Blockschreiboperation an. Nach dem Empfang der Blockschreibanforderung überträgt die Busschnittstellen-Steuereinheit 20 die Schreibadresse und Blockschreib-Steuersignale für eine bündelweise Schreibübertragung an den Systembus 24. Außerdem sendet die Busschnittstellen-Steuereinheit 20 ein PUSH CONTROL-Signal an den Einspeicherungspuffer 22b und überträgt so die Daten aus dem Einspeicherungspuffer 22b in vorgegebenen Abschnitten, die der maximalen Busbreite entsprechen, an den Systembus 24 (über die Busschnittstellen-Steuereinheit 20). Die Geschwindigkeit der Datenübertragung wird durch die Geschwindigkeit bestimmt, mit der die einzelnen Datenabschnitte vom Hauptspeicher 26 empfangen werden können. Der Hauptspeicher 26 zeigt mit Statussignalen den Empfang der einzelnen Datenabschnitte an, und die Übertragung wird so lange fortgesetzt, bis der gesamte Einspeicherungspuffer 22b in den Hauptspeicher 26 übertragen wurde und die Bündelübertragung abgeschlossen ist. Die Busschnittstellen- Steuereinheit 20 zeigt der Datencache-Steuereinheit 14 den Abschluß der Datenübertragung an den Hauptspeicher 26 mit einem STATUS-Signal an. Die MOVE-Blockanweisung ist nun abgeschlossen, und die Datencache-Steuereinheit 14 kann neue Anforderungen von der CPU 12 empfangen.
Obwohl die vorliegende Erfindung im Hinblick auf eine bevorzugte Ausführungsform beschrieben wurde, weiß der Fachmann, daß die beschriebene Erfindung auf verschiedene Arten modifiziert werden kann und neben der oben dargelegten und beschriebenen viele weitere Ausführungsformen annehmen kann. So kann der Datencache 16 z.B.ein logischer Cache sein, wobei die Adressenumsetzung durch den TLB 34 nicht notwendig ist. Ist der Datencache 16 ein logischer Cache stellt das Adressenregister 32 entsprechend die Leseadresse direkt der Datencache-Steuereinheit 14 und der Busschnittstellen-Steuereinheit 20 bereit. Die BLOCK MOVE-Anweisung kann für die Ausführung von bündelweisen Schreiboperationen von Daten an Einrichtungen für den direkten Speicherzugriff (DMA) 28 oder an getrennte Coprozessoren verwendet werden. Die Größe des übertragenen Blocks kann abhängig von Cachezeilengröße und Busprotokoll modifiziert werden. Außerdem kann die Anderung der Blockgröße in der Anforderung selbst codiert werden. Die BLOCK MOVE-Anweisung kann auch für die Ausführung von bündelweisen Schreiboperationen des Dateninhalts von Mehrregistern verwendet werden. Hierfür werden die Register in der CPU 12 als Quelle für die Lesedaten spezifiziert und diese Register über den internen Bus 18 an den Einspeicherungspuffer 22b übertragen, so daß eine Verschiebeanforderung für Mehrfachregister ausgeführt werden kann.

Claims

1. Datenprozessor (10) für die Ausführung einer Blockverschiebeanweisung, indem ein Datenblock als Reaktion auf eine Blockleseanforderung aus einem ersten Speicherplatz gelesen wird und indem der Datenblock als Reaktion auf eine Blockschreibanforderung in einen zweiten Speicherplatz geschrieben wird, wobei der Datenprozessor enthält:

Mittel für die Anweisungsausführung (12) für die Ausführung einer jeden der Mehrzahl von Anweisungen, einschließlich der Blockverschiebeanweisung, und für die Bereitstellung einer Mehrzahl von Steuersignalen und einer Mehrzahl von Operandenadressen, die für die Ausführung der Anweisungen erforderlich sind; einen Cache-Speicher (16); einen Hauptspeicher (26); einen Systemkommunikationsbus (24) mit einer Breite von m Byte, worin m eine Ganzzahl größer als die maximale Anzahl der Byte ist, die von dem Datenprozessor verarbeitet werden, wobei der Systemkommunikationsbus für Datenübertragungen von m Byte zwischen dem Cache- und dem Hauptspeicher verwendet wird und wobei der Datenprozessor gekennzeichnet ist durch

erste Mittel (14, 20, 22), die mit dem Mittel für die Anweisungsausführung (12) und dem Systemkommunikationsbus (24) verbunden sind, um auf die Blockverschiebeanweisung zu reagieren, indem der Dateneintrag mit einer Breite von m Byte als Reaktion auf die Blockleseanforderung der Mittel für die Anweisungsausführung aus dem ersten Speicherplatz (16 oder 26) ausgelesen wird und indem der Dateneintrag mit einer Breite von m Byte als Reaktion auf die Blockschreibanforderung über den Systemkommunikationsbus (24) in den zweiten Speicherplatz (26) übertragen wird, wobei der Dateneintragsblock als Reaktion auf die Blockverschiebeanweisung bündelweise über den Systemkommunikationsbus (24) mit einer Breite von m Byte übertragen wird.

2. Datenprozessor (10) nach Anspruch 1, wobei die ersten Mittel eine Speicher-Speicher-Verschiebung des Dateneintrags mit einer Breite von m Byte von dem ersten Speicherplatz (16) zu dem zweiten Speicherplatz (26) ausführen, indem eine stoßweise Schreibübertragung des m Byte umfassenden Dateneintrags über den Systemkommunikationsbus (24) mit einer Breite von m Byte ausgeführt wird.

3. Datenprozessor nach Anspruch 2, wobei die ersten Mittel folgendes enthalten:

Bussteuermittel (20), die mit dem Systemkommunikationsbus (24) verbunden sind, um den Dateneintrag mit einer Breite von m Byte anhand der Mittel für die Anweisungsausführung (12) aus einer Leseadresse, die den ersten Speicherplatz umfaßt, auszulesen und um die stoßweise Schreibübertragung des Dateneintrags mit einer Breite von m Byte über den Systemkommunikationsbus (24) an den zweiten Speicherplatz zu veranlassen, wobei die Schreibadresse den zweiten Speicherplatz umfaßt;

Speichermittel (22), die mit den Bussteuermitteln (20) verbunden sind, für die vorübergehende Speicherung des Dateneintrags mit einer Breite von m Byte und für die Übertragung des Dateneintrags mit einer Breite von m Byte an die Bussteuermittel (20) als Reaktion auf ein erstes Steuersignal, das von den Bussteuermitteln bereitgestellt wird; und

Speichersteuermittel (14), die mit den Mitteln für die Anweisungsausführung (12), den Bussteuermitteln (20) und den Speichermitteln (22) verbunden sind, um die Blockleseanforderung von den Mitteln für die Anweisungsausführung zu empfangen und den Dateneintrag mit einer Breite von m Byte, der aus dem ersten Speicherplatz ausgelesen wurde, als Reaktion darauf an die Speichermittel zu übertragen und die Blockschreibanforderung von den Mitteln für die Anweisungsausführung (12) zu empfangen und die Schreibadresse an die Bussteuermittel (20) zu übertragen, wobei die Speichersteuermittel (14) die Bussteuermittel auffordem, die stoßweise Schreibübertragung des Dateneintrags mit einer Breite von m Byte von den Speichermitteln über den Systemkommunikationsbus zu dem zweiten Speicherplatz zu veranlassen.

4. Datenprozessor nach Anspruch 3, wobei die Speichersteuermittel (14) ein Datenbündel-Anforderungssignal an die Bussteuermittel (20) ausgeben und damit der Bussteuereinheit (20) mitteilen, daß ein Dateneintrag mit einer Breite von m Byte, der aus dem ersten Speicherplatz ausgelesen wurde, in den Speichermitteln (22) gespeichert ist und für die stoßweise Schreibübertragung an den zweiten Speicherplatz bereitsteht.

5. Datenprozessor nach Anspruch 1, wobei die ersten Mittel den Dateneintrag mit einer Breite von m Byte an den zweite Speicherplatz übertragen, indem eine nicht stoßweise Datenübertragung des Dateneintrags mit einer Breite von m Byte über den Systemübertragungsbus (24) ausgeführt wird.