DE68920960T2

DE68920960T2 - Verfahren und Gerät zur Fehlermessung und -verringerung für Massenspeichersystem.

Info

Publication number: DE68920960T2
Application number: DE68920960T
Authority: DE
Inventors: Larry J Kendall; Andrew Palfreyman
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1988-11-23
Filing date: 1989-11-18
Publication date: 1995-09-28
Anticipated expiration: 2009-11-19
Also published as: KR0138779B1; EP0370422A3; KR900008529A; EP0370422B1; DE68920960D1; US4933939A; JPH02210671A; EP0370422A2

Description

Die Erfindung bezieht sich auf Verfahren und Vorrichtungen für die Messung und Verringerung der Fehlerrate eines Massenspeichersystems. Genauer gesagt, bezieht sich die Erfindung auf Verfahren und Vorrichtungen für die Messung und Herabsetzung der Fehlerrate infolge Fensterzentrierung, Impulspaarung und Musterempfindlichkeit in einem Massenspeichersystem.
Für das Verständnis der Erfindung ist es erforderlich, die Natur der drei Typen von Fehlern zu würdigen, die im Betrieb von Massenspeichereinrichtungen auftreten, wie Platten- und Bandlaufwerkspeichersystemen. Spezifisch bezieht sich ein großer Teil der folgenden Erörterung auf Magnetscheibenspeichersysteme. Es ist jedoch zu verdeutlichen, daß die Diskussion ohne weiteres verallgemeinert werden kann zwecks Anwendung auf den Betrieb anderer Massenspeicherkomponenten, wie optische Plattenspeichersysteme und magnetische Bandspeichersysteme.
Figur 1 ist ein Blockdiagramm eines konventionellen Magnetplattenspeichersystems. Die Platte 1 umfaßt eine Anzahl von konzentrischen Spuren, wie Spur 2. Der magnetische Lese/Schreibkopf 3 ist um eine kleine Distanz (typischerweise etwa 0,00001 Zoll) von der Spur 2 beabstandet, so daß der Kopf 3 Daten von der Spur 2 lesen kann, wenn die Platte 1 relativ zum Kopf 3 rotiert. Das Analogsignal, gelesen vom Kopf 3, wird verstärkt im Lesevorverstärker 4 und dem Pulsspitzendetektor 5 zugeführt. Der Impulsdetektor 5 differenziert das Analogsignal und erzeugt ein Digitalsignal, dessen Impulse Anstiegsflanken haben entsprechend den Nulldurchgängen des differenzierten Analogsignals entsprechend den Spitzen und Einsenkungen des einlaufenden Analogsignals.
Alternativ kann die Einheit 5 irgendein Schaltkreis sein, der ein Digitalsignal erzeugt, dessen Anstiegsflanken den Spitzen und Einsenkungen des einlaufenden Signals entsprechen.
Das von der Einheit 5 stammende Digitalsignal wird dann synchronisiert mit einem phasenverriegelten VCO-Taktsignal im Synchronisierer 7 zum Eliminieren von Jitter und wird dem Dekoder 8 zugeführt, wo es in serielles NRZ-Format umgesetzt wird, geeignet für die Verarbeitung im Steuergerät 9.
NRZ-Digitaldaten, die auf die Platte 1 mittels des Kopfes 3 einzuschreiben sind, werden kodiert in das gewünschte Format, wie das bekannte 2,7 RLL (Run Length Limited)-Format in der Kodiereinheit 10. Im 2,7 RLL-Kode geht ein Minimum von zwei Nullen und ein Maximum von sieben Nullen jedem eine Eins repräsentierenden Bit voraus und folgt ihm. Die kodierten Daten unterlaufen dann einer Präkompensation im Schaltkreis 6 und werden dem Schreibtreiber 11 zugeführt, der entsprechende Signale erzeugt, um den Treiberkopf 3 die Daten auf die Platte 1 schreiben zu lassen. Das Auswahlelement 12 führt die Funktion der Auswahl eines der Lese/Schreibköpfe aus (in einer Ausführungsform mit zwei oder mehr unabhängig auswählbaren Köpfen), wählt entweder einen Lese- oder Schreibmodus und (im Schreibmodus) liefert den richtigen Schreibstrom an den Kopf, der ausgewählt wurde, um Daten auf die Platte 1 zu schreiben.
Der Präkompensationsschaltkreis 6 kompensiert bezüglich Bitverschiebung infolge der Tendenz von dicht benachbarten Impulsen, einander "abzustoßen". Diese Tendenz bewirkt, daß zwei mit Minimalabstand geschriebene Impulse rückgelesen werden mit mehr als der Hälfte des Abstandes der beiden Bits, die mit dem zweifachen Minimalabstand geschrieben wurden. Der Schaltkreis 6 erkennt Muster (in dem Digitalsignal, das vom Kodierer 10 stammt), die wahrscheinlich eine solche musterempfindliche Bitverschiebung aufweisen. Während dann die nicht ausgewählten Bits um eine Nominalgröße verzögert werden, verzögert der Schaltkreis 6 die ausgewählten Bits um mehr als eine Nominalgröße (d.h. jene ausgewählten Bits, die wahrscheinlich "verfrüht" sind) oder um weniger als eine nominale Größe (d.h. jene ausgewählten Bits, die wahrscheinlich "verspätet" sind).
Das oben erwähnte Musterempfindlichkeitsphänomen (die Abstoßung zwischen benachbarten Bits) ist eine signifikante Fehlerquelle beim Lesen aus einer und Einschreiben in eine Massenspeichereinrichtung (wie ein Platten- oder Bandspeichersystem). Das Phänomen ist am meisten ausgeprägt bei höchsten aufgezeichneten Bitdichten und ändert sich demgemäß in der Größe von Spur zu Spur auf einer Platte, wobei maximale Größe vorliegt für die Spur mit minimalem Radius. Das Phänomen ändert sich auch mit anderen Parametern, wie Kopfabweichungen, Medienabweichungen und Kopf-Medium-Abstand. Demgemäß ist es wünschenwert, eine Präkompensation und eine Präkompensationsneueichung für jeden Platten-Lese- Schreibkopf vorzunehmen oder jede Plattenoberfläche oder beide.
Es gibt jedoch zwei weitere signifikante Fehlerquellen beim Auslesen aus und Einschreiben in eine Massenspeichereinrichtung, nämlich den Fensterzentrierfehler und den Impulspaarfehler. Es ist möglich, einen Parameter zu definieren, der den Beitrag von jedem der Musterempfindlichkeitsfehler, Fensterzentrierfehler und Impulspaarungsfehler zu der Gesamtsystemfehlerrate macht.
Der Fensterzentrierfehler wird am einfachsten charakterisiert durch die gemittelte Zeitdifferenz zwischen der Anstiegsflanke jedes Datenimpulses, der in den Synchronisierer 7 gelangt und der Anstiegsflanke jedes Taktimpulses des phasenverriegelten VCO. Die Anstiegsflanke des Datenimpulses soll im Idealfall zeitlich in der genauen Mitte eines "Zeitfenster" positioniert sein, definiert durch die Anstiegsflanken benachbarter Taktimpulse. Die Daten werden ausgelesen (als "Sync Data") durch die Anstiegsflanke des "Taktes", die der Anstiegsflanke der "Daten" folgt. Das Positionieren der mittleren Anstiegsflanke "Daten" in der genauen Mitte des "Fenster" erlaubt, daß irgendein bestimmter Datenimpuls nach vorn oder hinten verschoben wird, um bis zu einer Hälfte der Fensterperiode und immer noch von dem richtigen (nächsten) Taktimpuls ausgelesen wird. Das Vergrößern des mittleren zeitlichen Abstandes zwischen den Taktflanken und den Datenimpulsmitten senkt die Gesamtsystemfehlerrate. Typischerweise kann die "Fenstermitte" einjustiert werden durch Verändern der relativen Verzögerungen der Anstiegsflanken der Datenimpulse und der Anstiegsflanken der Taktimpulse. Der Fensterzentrierfehler ist rein eine Funktion der Genauigkeit der relativen Verzögerungen der Daten und des Taktes in dem Synchronisierer, und demgemäß braucht die Operation der Fehlerzentrierung nur einmal für jeden Speicher unter Verwendung mehrerer Köpfe ausgeführt zu werden (nicht einmal für jeden Lese/Schreibkopf).
Der Synchronisierer 7 des Systems nach Figur 1 umfaßt einen Verzögerungskreis 7a für das Verschieben der Phase der Taktimpulse von dem VCO, die darin erzeugt werden, relativ zu den Anstiegsflanken der empfangenen Datenimpulse. Es ist üblich, daß die Phasenverschiebung, bewirkt durch den Verzögerungskreis 7a, variabel ist in Reaktion auf Steuersignale, die von dem Steuergerät 9 auf Leitung C&sub1; geliefert werden. Demgemäß kann der Beitrag des Fensterzentrierfehlers zu der Gesamtsystemfehlerrate verändert werden durch solche Steuersignale auf Leitung C&sub1;.
Der Impulspaarungsfehler rührt her von der Asymmetrie zwischen positiven und negativen Flußübergängen, die irgendwo in den Schreibkanal- und Lesekanalschaltungen induziert werden. Figur 2 zeigt eine Möglichkeit, wo Pulspaarung auftreten kann. Das Signal (a) hat die typische Form des verstärkten Ausgangs eines Magnetplattenspeicher-Lese/Schreibkopfes und umfaßt Impulse 20, 22 und 24 positiver Polarität, die mit Impulsen 21, 23 und 25 negativer Polarität alternieren. Die Magnete 13 bis 17 umfassen einen Teil eines Sektors einer Spur 2 der Platte 1 in Figur 1. Jede Spur der Platte 1 umfaßt eine Mehrzahl von unabhängigen Sektoren. Wenn der Lese/Schreibkopf 3 über die Intersektion der Magnete 14 und 15 läuft, wird ein positiver Spannungsimpuls im Kopf 3 induziert, der, wenn er verstärkt wird, als positiver Impuls 22 erscheint. In ähnlicher Weise entspricht ein negativer Impuls 23 dem Signal, das induziert wird, wenn der Kopf 3 über die Intersektion der Magnete 15 und 16 läuft.
Der mittlere Abstand zwischen jedem benachbarten Impuls ist gleich T. Das Signal (a) hat, nachdem es in einem der Schaltungselemente differenziert worden ist, die Wellenform des Signals (b). Die Nulldurchgänge des Signals (b) entsprechen den Spitzen oder Senken des Signals (a). Signal (d) repräsentiert den idealen Ausgang einer Schaltung für das Erzeugen eines Impulszuges, dessen Anstiegsflanken ausgefluchtet sind mit den Nulldurchgängen des Signals (b). In der Praxis wird der tatsächliche Ausgang einer solchen Schaltung wahrscheinlich dem Signal (c) ähneln, welches Impulspaarung aufweist. Typischerweise wird eine Schaltung, die eine Folge von digitalen Impulsen aus dem Signal (b) erzeugen soll, Impulse erzeugen, deren Anstiegsflanken ausgefluchtet sind, jedoch nicht mit Nulldurchgängen der Signalabschnitte 30 bis 35, sondern stattdessen mit Punkten des Signals (b) mit einem kleinen Amplitudenversatz, wie in Figur 2 gezeigt. Demgemäß sind die Impulse des Signals (c) gepaart mit alternierenden langen Abständen T1 und kurzen Abständen T2 zwischen benachbarten Impulsen. Im einzelnen wird jedes Paar benachbarter Impulse in Verbindung mit einer Spitze positiver Polarität, gefolgt von einer Spitze negativer Polarität (d.h. das Paar der Impulse 41 und 42) einen vergrößerten Abstand T1 aufweisen (wo T1 größer ist als T), und jedes Paar benachbarter Impulse in Verbindung mit einer Spitze negativer Polarität gefolgt von einer Spitze positiver Polarität (d.h. das Paar von Impulsen 42 und 43), wird einen verringerten Abstand T2 haben (wobei T2 kleiner ist als T).
Es ist üblich, Plattenspeichersysteme zu testen, um deren Fehlerraten zu messen (die Fehlerrate eines Systems ist die Anzahl von Bits, die von dem System unkorrekt verarbeitet werden, dividiert durch die Anzahl von Bits, die von dem System korrekt verarbeitet werden). Konventionelle Fehlertests sind jedoch sehr zeitaufwendig und benötigen in der Größenordnung von mehreren Stunden. Solche konventionellen Tests waren zeitaufwendig, weil typische Fehlerraten für Plattenspeichersysteme extrem niedrig sind (beispielsweise 10&supmin;¹&sup0;), so daß statistisch signifikante Akkumulationen von Fehlern erfordern, daß viele Datenbits gelesen werden (bei typischen Datenraten im Bereich von 5 bis 20 Magabits- Sekunde). Ein praktisches, billiges Verfahren und Mittel für schnelles und unabhängiges Messen und Verändern der Fehlerrate für jeden Lese- Schreibkopf (oder jede Speichermediumspur) ist weiterhin nicht entwikkelt worden. Es wurde auch kein praktisches Mittel entwickelt für das unabhängige Verändern des Fensterzentrier-, Impulspaarungs- und Musterempfindlichkeitsfehlerparameters eines Massenspeichersystems.
Es wäre wünschenswert, Fehlermeßtests hinreichend schnell auszuführen, so daß die Massenspeicherbenutzer und -hersteller routinemäßig sie ausführen können, immer dann, wenn der Speicher in Betrieb ist. Wenn die Benutzer außerdem schnell die Systemfehlerrate in Verbindung mit jedem solchen Test minimieren könnten, könnten die Benutzer routinemäßig die Datenintegrität ihrer Systeme optimieren. Die Speicherhersteller könnten dann die Kapazität solcher optimierbarer Geräte erhöhen (oder ihre Kosten herabsetzen, ohne die Kapazität zu reduzieren), weil die optimierbaren Geräte weniger Fehlerreserve erfordern würde. Da bestimmte Beiträge zum Gesamtsystemfehler sich von Schreib/Lesekopf zu Schreib/Lesekopf eines Mehrkopfsystems ändern (beispielsweise der Präkompensationsfehler und Impulspaarungsfehler), wäre es wünschenswert, wenn Anwender und Hersteller rapide die Fehlerrate minimieren könnten bei jedem Lese/Schreibkopf eines solchen Systems.
Das erfindungsgemäße Verfahren ist eine rapide Fehlermeß- und Verringerungstechnik einschließlich der Schritte des Induzierens einer hohen Massenspeichersystemfehlerrate zum unabhängig voneinander vorgenommenen Bestimmen der optimalen Musterempfindlichkeits-, Impulspaarungs- und Fensterzentrierungparameter für das System. In der bevorzugten Ausführungsform wird das System abgestimmt durch Setzen eines oder mehrerer dieser Parameter auf ihren optimalen Wert, so daß der Beitrag jedes optimierten Parameters zu der Gesamtfehlerrate des Systems minimiert wird. Das erfindungsgemäße System umfaßt Mittel für das Ausführen der erfindungsgemäßen Methode und umfaßt vorzugsweise computersteuerbare Mittel für das voneinander unabhängige Einjustieren der Musterempfindlichkeits- und Impulspaarungsfehlerparameter in Verbindung mit jedem Schreib/Lesekopf des Systems und für das Einjustieren des Fensterzentrierfehlerparameters in Verbindung mit dem System.
Das erfindungsgemäße Verfahren nutzt die gegenseitige Orthogonalität (bezüglich der Gesamtsystemfehlerrate) der Musterempfindlichkeits-, Impulspaarungs- und Fensterzentrierfehlerparameter, wie in Anspruch 1 definiert. Für bestimmte Testmuster (die hier noch zu beschreiben sind) sind die drei Fehlerparameter "orthogonal" in dem Sinne, daß der optimale Wert irgendeines der drei Parameter nicht abhängt von den Werten der anderen beiden Parameter.
Eine bevorzugte Ausführungsform des erfindungsgemäßen Systems umfaßt Schaltkreise für die Messung des Impulspaarungsfehlerparameters und die Kompensation des Impulspaarungsfehlers durch getrenntes Verzögern der Signale positiver bzw. negativer Polarität, ausgelesen aus dem Massenspeicher, und Einstellen dieser Verzögerungen mittels separater elektronisch einstellbarer Verzögerungsleitungen oder durch eine einzige schnelleinstellbare Verzögerungsleitung.
Figur 1 ist ein Blockdiagramm eines konventionellen Magnetplattenspeichersystem.
Figur 2 ist ein Satz von vier Wellenformen, Wellenformen (a), (b), (c) und (d), wobei der Abstand von der Horizontalachse die Spannung repräsentiert und der Abstand von der Vertikalachse die Zeit repräsentiert, welche Wellenformen von dem System der Figur 1 in seinem "Lesemodus" erzeugt werden könnten.
Figur 3 ist ein Satz von zwei digitalen Impulsfolgen des Typs, wie er von einem Magnetplattenspeichersystem erzeugt werden kann.
Figur 4 ist ein Blockdiagramm eines Magnetplattenspeichersystems gemäß der Erfindung.
Figur 5 ist ein Diagramm einer bevorzugten Ausführungsform der erfindungsgemäßen Schaltung für die Veränderung der Impulspaarungs- und Präkompensationsfehlerparameter eines Massenspeichersystems.
Figur 6 ist ein Diagramm der Schaltkreise innerhalb Block 100 von Figur 5.
Figur 7 ist ein Diagramm der Schaltkreise innerhalb Block 101 der Figur 5.
Figur 8 ist ein Diagramm der Schaltkreise innerhalb Block 103 von Figur 5.
Figur 9 ist ein Diagramm der Schaltkreise innerhalb Block 104 der Figur 5.
Figur 10 ist ein Diagramm der Schaltkreise innerhalb Block 105 der Figur 5.
Figur 11 ist ein Diagramm der Schaltkreise innerhalb Block 106 der Figur 5.
Figur 12 ist ein Diagramm der Schaltkreise innerhalb Block 107 der Figur 5.
Figur 13 ist ein Diagramm der Schaltkreise innerhalb Block 108 der Figur 5.
Figur 14 ist ein Diagramm der Schaltkreise innerhalb Block 109 der Figur 5.
Figur 15 ist ein Diagramm der Schaltkreise innerhalb Block 110, 111 oder 112 der Figur 5.
Figur 16 ist ein Diagramm der Schaltkreise innerhalb Block 113 der Figur 5.
Figur 17 ist ein Diagramm einer alternativen Schaltung für die Messung des Impulspaarungsfehlers in dem erfindungsgemäßen System.
Figur 18 ist ein Schaltkreis für die Ausführung der Impulspaarungsfehlerkompensation der Art, wie in der Schaltung nach Figur 17 anzuwenden.
Wir haben festgestellt, daß die Fensterzentrier-, Impulspaarungs- und Musterempfindlichkeitsfehlerparameter eines Massenspeichersystems gegenseitig orthogonal sind bezüglich der Systemfehlerrate mit den nachfolgenden Qualifikationen. Der Fensterzentrierparameter (WC) und der Impulspaarungsparameter (PP) sind immer gegenseitig orthogonal. (WC) und der Musterempfindlichkeitsparameter (PC) jedoch sind gegenseitig orthonal nur für bestimmte Testmuster (d.h. für bestimmte Sequenzen von Bits, die aus dem Massenspeicher auszulesen oder in ihn einzuschreiben sind). In ähnlicher Weise werden PP und PC, der Impulspaarungs- und der Musterempfindlichkeitsparameter, gegenseitig nur für bestimmte Testmuster orthogonal sein. Die Bedingungen, unter denen WC und PC bzw. PC und PP orthogonal sind, werden als nächstes erläutert.
Wir haben festgestellt, daß für einige Testmuster, wie das Signal (A) der Figur 3, die Fehlerrate infolge der Impulspaarung in definitiver Weise abhängt von der Fehlerrate infolge des Musterempfindlichkeitsphänomens (Bitabstoßung). Benachbarte Impulse des Signals (A) werden in alternierenden Richtungen verschoben infolge des oben erörterten Impulspaarungsphänomens. Benachbarte Impulse des Signals stoßen einander ab infolge des Musterempfindlichkeitsphänomens. Die PP-Verschiebung und die PC-Verschiebung sind "phasenverriegelt" und die eine hängt offensichtlich von der anderen ab. Eine willkürlich PP-Phase ist gezeigt, die in dem Effekt resultieren kann, daß die PP-Verschiebung die Tendenz hat, die PC-Verschiebung auszulöschen. Wenn jedoch die entgegengesetzte PP-Phase gezeigt worden wäre, würden die PP- und PC-Verschiebungen immer noch "phasenverriegelt" sein, obwohl in diesem letzteren Falle eine Verschiebung die Tendenz hätte, die andere zu verstärken. Für das Signal (A) wird, unter der Annahme, daß die optimalen WC- und PP-Fehlerparameter bestimmt worden sind und man wünscht, den optimalen PC-Fehlerparameter zu bestimmen, das Festhalten von PP und das "Abstimmen" von PC für minimale Gesamtfehlerrate einen unterschiedlichen "optimalen Wert" für PC bei jedem unterschiedlichen festgelegten Wert von PP ergeben, so daß PC und PP klar nicht orthogonal sind und stattdessen linear abhängig.
Im Gegensatz dazu weist das Signal (B) der Figur 3 eine zufällig gemachte PP-Fehlerphase auf relativ zu der PC-Fehlerphase (d.h. für das Impulspaar 2, 3 hat die PP-Verschiebung die Tendenz, die PC-Verschiebung zu verstärken, während für das Impulspaar 5,6 die PP- Verschiebung die Tendenz hat, die PC-Verschiebung auszulöschen). Welche Abweichungen immer an Pulspaar 2, 3 gemacht werden infolge von PP, sie werden gelöscht genau bei Pulspaar 5, 6. Dies wird nicht die Wirkung haben, eine Nettofehlerrate von null infolge PP und PC zu ergeben. Stattdessen wird die Fehlerrate das algebraische Mittel der vorzeichenfreien Summe der beiden Fehlerraten sein in Verbindung mit den beiden unterschiedlichen Paaren von PP- und PC-Parametern. Demgemäß wird für das Signal (B) der PC-Wert, für den festgestellt wird, daß sich die niedrigste Fehlerrate ergibt, nicht abhängen von dem Wert von PP, der verwendet wird, um die hohe Systemfehlerrate zu induzieren (zwecks Erzielung kurzer Fehlerratemeßdauer).
Demgemäß sollte bei der Ausführung einer Ausführungsform des erfindungsgemäßen Verfahrens, bei der PP festgehalten wird und PC variiert wird zum Bestimmen seines optimalen Wertes (oder in welchem PC festgehalten wird und PP variiert wird zum Bestimmen seines optimalen Wertes) ein "verriegeltes" Testmuster, wie Signal (A) der Figur 3 nicht verwendet werden und stattdessen ein Testmuster wie Signal (B) der Figur (d.h. ein "unverriegeltes" Muster, das eine zufällig gemachte PP-Phase relativ zur PC-Phase aufweist).
Das bevorzugte unverriegelte Testmuster kann präzise charakterisiert werden unter Bezugnahme auf das folgende Modell. Das Modell geht davon aus, daß die Systemfehlerrate p für die Größe x die Form von p = ax + bx² hat und daß die mittlere Fehlerrate pa über den Sequenzzyklus (d.h. während der Veränderung eines der Fehlerparameter oder sequentiellen Veränderung von verschiedenen der Fehlerparameter) eine Funktion von variablen Fehlerparametern p&sub1; und p&sub2; ist. Demgemäß gilt p&sub1; = po + d&sub1; = a(xo + D) + b(xo+ D)² und p&sub2; = po - d&sub2; = a(xo - D) + b(xo - D)², worin xo der vorzeichenfreie Versatz von dem Fensterzentrum (null) infolge aller festgelegten Fehlerparameter ist, D die vorzeichenlose Abweichung von xo ist infolge aller variablen Parameter und pp die Systemfehlerrate ist, zurückzuführen auf alle festgelegten Fehlerparameter (d.h. die Systemfehlerrate, herrührend vom Festhalten aller variablen Fehlerparameter). Darüberhinaus gilt (p&sub1; + p&sub2;) = 2 po + (d&sub1; - d&sub2;) = 2(axo + b(xo)² + bD²), so daß auch gilt (d&sub1; - d&sub2;) = D²(dp/dx²).
Wir haben festgestellt, daß die bevorzugten "unverriegelten" Testmuster für Ausführungsformen der Erfindung, bei denen PP festgehalten wird und PC abgestimmt wird für minimale Gesamtfehlerrate (oder bei denen PC festgehalten und PP abgestimmt wird), die Ungleichung pa> po befriedigt (und demgemäß die Ungleichung d&sub1; > d&sub2;) für irgendeinen Wert des festgehaltenen Fehlerparameters. Der festgehaltene Fehlerparameter ist PP, wenn PP festgehalten wird und PC durchgestimmt wird). Dieses Kriterium erlaubt dem Systembetreiber in wünschenswerter Weise vollständige Freiheit bei der Auswahl irgendeines Systemsbetriebspunktes während der Ausführung des erfindungsgemäßen Verfahrens. Das bevorzugte unverriegelte Testmuster befriedigt auch das Kriterium, daß die Quanität d&sub1; - d&sub2; maximiert wird.
Signal (B) in Figur 3 (ein RLL-Muster) ist ein solches bevorzugtes Testmuster. Das Konvertieren von Signal (B) in Figur 3 auf NRZ wird abhängen von dem gewählten RLL-Kode (d.h. einem 1,7 Kode, einem 2,7 Kode oder irgendeinem anderen Kode) und ist deshalb hier nicht spezifiziert. Natürlich versteht es sich, daß andere kompliziertere unverriegelte Testmuster, welche die angegebenen Kriterium befriedigen, anstelle des Signals (B) verwendet werden können, insbesondere, wenn Schwierigkeiten existieren bei der Kodierung des Signal-(B)-Musters aus NRZ.
Es ist vorgesehen, daß die "PC/PP"-Schritte des erfindungsgemäßen Verfahrens (d.h. die Schritte, während welchen einer von PC und PP festgehalten und der andere variiert wird) optimiert werden können für unterschiedliche Werte des festgehaltenen Fehlerparameters (d.h. für unterschiedliche Bitpaarabstände, wenn PC festgehalten wird). Es ist jedoch wichtig, daß jedes verwendete Testmuster einen gleichförmigen Bitpaarabstand hat, so daß der Bitpaarabstand im wesentlichen konstant bleibt während jeder Ausführung des Verfahrens. Es ist auch vorgesehen, daß ein Testmuster für jeden Schreib/Lesekopf auf einer Spur einer Platte festgehalten wird (oder allgemeiner, auf einer Speicherstelle in einem Massenspeichersystem), so daß jedes Testmuster von einem unterschiedlichen Schreib/Lesekopf während der Ausführung des Tests gelesen werden kann. Das Verfahren wird vorzugsweise unabhängig für jeden Kopf ausgeführt unter Verwendung getrennter Hardware für jeden Kopf.
Bei der Durchführung in einer Ausführungsform des erfindungsgemäßen Verfahrens, bei der PC festgehalten wird und WC durchgestimmt wird für minimale Gesamtfehlerrate (oder bei dem WC festgehalten wird und PC durchgestimmt wird), haben wir festgestellt, daß die bevorzugten Testmuster die Ungleichung pa > po erfüllen (und damit die Ungleichung d&sub1; > d&sub2;) für irgendeinen Wert des festgehaltenen Fehlerparameters (der festgehaltene Fehlerparameter ist WC, wenn WC festgehalten wird und PC durchgestimmt wird) für entweder ein verriegeltes Testmuster, wie das Signal (A) der Figur 3, oder ein unverriegeltes Testmuster, wie das Signal (B) der Figur 3. Dieses Kriterium ermöglicht in wünschenswerter Weise dem Systembetreiber vollständige Freiheit bei der Auswahl irgendeines Systembetriebspunktes während der Ausführung des erfindungsgemäßen Verfahrens. Das bevorzugte unverriegelte Testmuster erfüllt auch das Kriterium, daß die Größe d&sub1; - d&sub2; maximiert wird. Entweder ein verriegeltes Testmuster, wie das Signal (A) der Figur 3 oder ein unverriegeltes Testmuster, wie das Signal (B) der Figur 3 sollte verwendet werden.
In jeder Ausführungsform des erfindungsgemäßen Verfahrens ist es bevorzugt, daß ein regelmäßiges Testmuster verwendet wird, um den Verriegelsjitter zu minimieren.
Das erfindungsgemäße Verfahren erfordert die unabhängige Variation eines Fensterzentrierfehlerparameters WC, eines Impulspaarungsfehlerparameters PP und eines Musterempfindlichkeitsfehlerparameters PC in Verbindung mit einem Massenspeichersystem. Figur 4 ist ein Blockdiagramm eines Magnetplattenspeichersystems mit einer solchen Fähigkeit. Das System nach Figur 4 umfaßt viele gleiche Elemente wie das konventionelle System nach Figur 1, unterscheidet sich jedoch von dem nach Figur 1 in den folgenden Punkten.
Die Schaltung 6 der Figur 1 ist ersetzt durch die Präkompensations- und Impulspaarungskompensationsschaltung 6' in Figur 4. Die Schaltung 6' wird im einzelnen unten erörtert unter Bezugnahme auf Figuren 5 bis 16. Die Schaltung 6' ist in der Lage, unabhängig die PP- und PC-Fehlerparameter des Systems in Reaktion auf Steuersignale zu verändern, die vom Steuergerät 9 auf Leitung C&sub2; zugeführt werden. Eine künstlich große Gesamtsystemfehlerrate kann induziert werden durch absichtliches Verändern eines der drei Fehlerparameter weg von seinem optimalen Wert. Dann kann der optimale Wert eines anderen der Fehlerparameter bestimmt werden. Die Gesamtsystemfehlerrate kann minimiert werden durch sequentielles Bestimmen der optimalen Werte der drei Fehlerparameter und nachfolgendes Einstellen aller drei von ihnen auf ihre optimalen Werte.
Die Ausführungsform des erfindungsgemäßen Systems gemäß Figur 4 hat einen zweiten Schreib/Lesekopf 103 identisch mit dem Kopf 3, der positioniert werden kann, um Daten von einer Spur der Platte 1, die nicht Spur 2 ist, zu lesen und auf sie einzuschreiben oder eine Spur einer Platte (nicht dargestellt), die nicht die Platte 1 ist. Das Steuergerät 9 ist in der Lage, den Schaltkreis 12 zu schalten, um Daten von entweder Kopf 3 oder Kopf 103 zu akzeptieren. In ähnlicher Weise ist das Steuergerät 9 in der Lage, den Schaltkreis 12 zu schalten, um Daten entweder dem Kopf 3 oder dem Kopf 103 zuzuführen. Im allgemeinen wird jedem der Köpfe 3 und 103 demgemäß ein unterschiedlicher PP-Parameter und ein unterschiedlicher PC-Parameter zugeordnet sein, welche unabhängig vom Schaltkreis 6' variierbar sind, wenn Kopf 3 bzw. Kopf 103 ausgewählt sind.
Obwohl das in Figur 4 dargestellte System zwei Schreib/Leseköpfe aufweist, kann das System entsprechend der Erfindung alternativ weniger als zwei oder mehr als zwei Schreib/Leseköpfe umfassen. Wenn mehr als zwei Köpfe vorgesehen sind, ist ins Auge gefaßt, daß alle vorzugsweise von einem gemeinsamen Steuergerät gesteuert werden und sich denselben Impulsdetektor, Präkompensations- und Impulspaarungskorrekturschaltkreis, Synchronisierer-, Dekoder- und Kodierschaltkreis teilen.
Um das erfindungsgemäße Verfahren auszuführen, wird eine hohe Systemfehlerrate induziert durch entsprechende Veränderung eines ersten der Parameter WC, PP und PC. Die Systemfehlerrate wird dann gemessen für jeden einer Mehrzahl von unterschiedlichen Werten eines zweiten der Parameter WC, PP und PC. Dies erfolgt durch Erzeugen von entsprechenden Steuersignalen im Steuergerät 9, um den Schreib/Lesekopf dazu zu bringen, das Testmuster auf dem Massenspeichermedium wiederholt zu lesen (bei dem Medium kann es sich um eine Magnetplatte handeln, wie in Fig. 4 gezeigt), während das Steuergerät Steuersignale in entsprechenden Intervallen zwecks Änderung des Wertes des zweiten Parameters aussendet und während die Fehlerrate im Steuergerät (oder in einem über eine Schnittstelle angeschlossenen Computer) berechnet wird während jedes Intervalls, in welchem die zweite Parameter unverändert bleibt. Der optimale Wert des zweiten Parameters wird identifiziert als der Wert, der zu der kleinsten Gesamtsystemfehlerrate führt. Dann wird der Prozeß wiederholt zum Bestimmen des optimalen Wertes des ersten Parameters durch entsprechende Veränderung des zweiten (oder dritten) Parameters, um eine hohe Gesamtsystemfehlerrate zu indizieren, nachfolgendes Messen der Systemfehlerrate für jeden einer Mehrzahl von unterschiedlichen Werten des ersten Parameters und Identifizieren des optimalen Wertes des ersten Parameters als denjenigen, der zu der geringsten Gesamtsystemfehlerrate führt. Schließlich wird der Prozeß ein drittes Mal wiederholt zum Bestimmen des optimalen Wertes des dritten Parameters durch Variieren des ersten (oder zweiten) Parameters zum Induzieren einer hohen Systemfehlerrate und nachfolgendes Messen der Gesamtsystemfehlerrate für jeden einer Mehrzahl von Werten eines dritten Parameters. Bei Beendigung dieses dreistufigen Prozesses setzt das Systemsteuergerät jeden der Parameter PP, PC und WC auf seinen optimalen Wert.
In einer bevorzugten Ausführungsform wird der Parameter PP zuerst festgehalten, während der Parameter PC variiert wird (zum Bestimmen des optimalen Wertes von Parameter WC). Dann wird der Parameter WC festgehalten, während PP variiert wird. Schließlich wird der Parameter WC oder PP festgehalten, während PS variiert wird. Wie oben erläutert, müssen spezielle Testmuster verwendet werden, wenn WC festgehalten und PC verändert wird (oder wenn PC festgehalten und WC variiert wird) oder wenn PP festgehalten und PC variiert wird (oder wenn PC festgehalten und PP variiert wird).
Ein wünschenswertes Merkmal der Erfindung ist, daß künstlich hohe Fehlerraten induziert werden können durch entsprechende Wahl des Wertes des festgehaltenen Parameters in jedem Schritt des erfindungsgemäßen Verfahrens. Demgemäß braucht das erfindungsgemäße System nicht ausgelegt und so betrieben zu werden, um extrem niedrige Fehlerraten mit hoher Genauigkeit zu messen. Stattdessen braucht das System nur in der Lage zu sein, relativ hohe Fehlerraten zu messen.
Software für das Ausführen des erfindungsgemäßen Verfahrens kann ohne weiteres erzeugt werden durch einen Fachmann auf dem Gebiet der Massenspeichersystemsteuerung unter Berücksichtigung der Beschreibung des erfindungsgemäßen Verfahrens, die hier gegeben wird.
Wir haben auch festgestellt, daß es im allgemeinen eine Anzahl von lokalen Minima in jeder Fehlerratekurve, die das erfindungsgemäße System kennzeichnet, geben wird. Wenn demgemäß ein Systemfehlerparameter (WC, PP oder PC) festgehalten und ein anderer variiert wird, wird eine Aufzeichnung der Fehlerrate als eine Funktion des geänderten Parameters nicht nur ein absolutes Minimum haben, sondern auch im allgemeinen zusätzliche lokale Minima. Demgemäß wird in der bevorzugten Ausführungsform der Erfindung der veränderte Parameter durch seinen Bereich geschleppt (oder getastet) zum Bestimmen eines geeigneten Systembetriebspunktes nahe dem absoluten Minimum.
Danach werden nahe solchem absoluten Minimumpunkt die oben beschriebenen Verfahrensschritte ausgeführt, um mit Genauigkeit den Ort des absoluten Minimums zu bestimmen. Demgemäß wird Software für das Ausführen des erfindungsgemäßen Verfahrens einen solchen vorläufigen Schleppschritt (oder Abtastschritt) umfassen. Solche Software kann vorzugsweise ohne weiteres erzeugt werden durch einen Fachmann unter Rückgriff auf die Beschreibung des erfindungsgemäßen Verfahrens.
Eine bevorzugte Ausführungsform eines Schaltkreises, geeignet für die Verwendung als Präkompensations- und Impulspaarungskompensationsschaltkreis 6' des Systems nach Figur 4 wird nun unter Bezugnahme auf Figuren 5 bis 16 beschrieben.
Figur 5 ist ein Blockdiagramm einer bevorzugten Ausführungsform des Schaltkreises 6' nach Fig. 4. Die meisten Komponenten der Schaltung nach Fig. 5 haben eine doppelte Rolle in dem Sinne, daß sie verwendet werden zum Ausführen der Präkompensation in dem Schreibmodus des Systems und eine Impulspaarungskompensations ausführen in dem Lesemodus des Systems. In dem Schreibmodus des Systems werden Digitaldaten in dem 2,7 RLL-Format (das Signal, das mit Data 2,7 markiert ist) von dem Kodierer 10 empfangen. Die Schaltung nach Figur 5 "präkompensiert" die Daten durch Erkennung von empfindlichen Bitmustern, die wahrscheinlich Bitabstoßung aufweisen werden und dann für jedes empfindliche Muster die frühen Bits relativ zu der nominalen Bitverzögerung verzögern und die verspäteten Bits früher relativ zu den Nomimalbits schreiben. In dem Lesemodus des Systems führt die Schaltung nach Fig. 5 Impulspaarungskompensation durch mittels Erkennung der Polarität jedes einlaufenden Bits (d.h. die Schaltung erkennt, ob der zugeordnete Eingangsimpuls zum Impulsspitzendetektor 5, dargestellt in Fig. 4, positive oder negative Polarität hatte) und Verzögern jedes einlaufenden Bits um eine vorgewählte Größe in Abhängigkeit von seiner Polarität.
Die Schaltung nach Fig. 5 empfängt Steuersignale vom Steuergerät 9, welche den Betriebsmodus der Schaltung bestimmen (Schreiben oder Lesen) und die Größe, um die jede Bitkategorie verzögert wird. Das Steuern der Verzögerungsgröße für jede Bitkategorie ist äquivalent dem Steuern des PP-und PC-Fehlerparameters für das System.
Die Art und Weise, in der die Schaltung nach Fig. 5 im Schreibmodus arbeitet, wird zuerst erläutert. Wenn das Eingangssignal WRT GATE 1 vom Steuergerät 9 in einem hochliegenden Spannungszustand ist, arbeitet die Schaltung nach Figur 5 in dem Schreibmodus. Das einlaufende Datensignal DATA 2 7 (2,7 RLL-Format Daten vom Kodiere 10) wird dem Bypass-Multiplexer 110 zugeführt, der den Daten ermöglicht, unverarbeitet zum Multiplexer 111 zu gelangen in Reaktion auf bestimmte Steuersignale vom Steuergerät 9 über den WD-Bus, der angibt, daß keine Präkompensation auszuführen ist. Das Signal DATA 2 7 wird auch dem VER- FRÜHT-VERSPÄTET-Schaltkreis 100 zugeführt. Schaltkreis 100 bestimmt, ob das nächste zu schreibende Bit nomimale Kompensation (Verzögerung) erhalten sollte, mehr als nominale Verzögerung oder weniger als nominale Verzögerung. Der Schaltkreis 100 gibt demgemäß ein Signal auf die entsprechende der Leitungen PE (Impuls verfrüht), PZ (Impuls nominal) oder PL (Impuls verspätet). VTH-SELECT-Schaltkreis 101 empfängt ein solches Signal und gibt einen entsprechenden von drei Spannungswerten auf Leitung VT zum ECOMP-Schaltkreis 107. Die drei Spannungswerte (Spannungspegel von einer Widerstandsleiter) repräsentieren Verspätungsverzögerung und Verfrühungsverzögerungsänderungen gegenüber einer nominalen Verzögerung zusätzlich zu der Nominalverzögerung selbst. Die drei Spannungswerte sind variabel in Reaktion auf Signale, empfangen vom Steuergerät 9 auf dem Modusbus, der als MD-Bus identifiziert ist.
Der Schaltkreis 100 gibt auch das Bit aus, das zu präkompensieren ist, und liefert es auf Leitung PRECOMP an Schaltkreis 104, bei dem es sich um einen CMOS-ECL-Umsetzer handelt. Das vom Schaltkreis 104 kommende Signal wird dann ausgewählt durch DECL-MUX-Schaltkreis 106 und der RC-Schaltung 113 zugeführt. Der Schaltkreis 113 ermöglicht bei Empfang des PRECOMP-Impulses von Schaltkreis 106 seiner Ausgangsspannung, mit einer Rate abzufallen, die bestimmt wird durch einen externen Widerstand und Kondensator, und legt diese Rampe an den Eingang von ECOMP- Schaltkreis 107. Wenn die Rampe dem ausgewählten Spannungswert entspricht, empfangen über Leitung VT, schaltet der Schaltkreis 107 seine Ausgänge um. Diese Ausgänge (mit Comp High bzw. Comp lo markiert) werden über Umsetzer 108 gegeben, und das aus dem Umsetzer 108 kommende Signal wird mit RC 2,7 bezeichnet. Der Ausgang des Umsetzers 108 wird über Multiplexer 110 und 111 gegeben, um der 2,7-RLL-Ausgang (OUTPUT 2 7) zu werden, geliefert zum Schreibtreiber 11 der Figur 4. Demgemäß wird jedes Bit seinerseits verzögert um eine nominale Größe oder um eine vorgewählte Verfrühungsgröße oder eine vorgewählte Verspätungsgröße. Die Verfrühungs- und Verspätungsgrößen werden vorgewählt durch Signale (unten zu erörtern unter Bezugnahme auf Fig. 7), geliefert vom Steuergerät 9 über den MD-Bus.
Im Lesemodus der Schaltung nach Fig. 5 werden Daten von dem Impulsdetektor 5 (gezeigt in Fig. 4) auf Leitung INPUT 2 7 eingegeben und dem Bypass-Multiplexer 112, dem VERFRÜHT-VERSPÄTET-Schaltkreis 100 und dem Umsetzerschaltkreis 103 zugeführt. Die Funktion des Umsetzers 103 besteht darin, den Spannungspegel auf den PCL-Pegel umzusetzen, der von dem Flipflop 105 benötigt wird. Das Ausgangssignal von Schaltkreis 103 wird über Flipflop 105, DECL-MUX-Schaltkreis 106 und RC-Schaltkreis 113 dem ECOMP-Schaltkreis 107 zugeführt. Die Funktion des Schaltkreises 105 besteht darin, den Impuls zu beenden, der von der Anstiegsflanke des Signals INPUT 27 gestartet wird. Die Funktion des Schaltkreises 106 besteht darin, WRT-Impulse von den anderen Impulsen, die von den Schaltkreisen 104 kommen, auszuwählen. Ein Polaritätssignal PULS POL von dem Impulsdetektor 5 wird ebenfalls dem VERFRÜHT-VERSPÄTET-Schaltkreis 100 zugeführt.
Im Lesemodus bestimmt der Schaltkreis 100 die Polarität in Verbindung mit jedem einlaufenden Bit und gibt demgemäß ein Signal entweder auf Leitung PE oder Leitung PZ aus zum Identifizieren des Bits als eines verfrühten oder eines verspäteten Bits. Das PE- oder PZ-Signal wird dem VTH-SELECT-Schaltkreis 101 zugeführt, wo ein vorgewählter Spannungswert ausgewählt wird (aus einem Menü, bestimmt durch die Steuersignale, empfangen von Steuergerät 9 auf dem MD-Bus). Der gewählte Spannungswert (welcher der vorgewählten Verzögerung entspricht) wird dem ECOMP-Schaltkreis 107 wie im Schreibmodus zugeführt. Der RC-Schaltkreis 113 liefert wiederum eine Spannungsrampe an den Komparator 107, und der Komparator 107 ändert seinen Zustand, wenn die Rampe bis zu dem VT-Spannungswert abgefallen ist, gewählt im Schaltkreis 101. Der Ausgangsimpuls (bezeichnet RC 2 7) von Komparator 107 durchläuft den Umsetzer 108 und Multiplexer 112 zum Synchronisierer 7' über Leitung C IN 2 7. Der Ausgangsimpuls RC 2 7 wird auch dem VERFRÜHT-VERSPÄTET-Schaltkreis 100 zugeführt zum Auffrischen der Polarität (für das nächste Bit) durch einfaches Auswählen der entgegengesetzten Polarität zu der des vorliegenden Bits. Der Ausgang des Schaltkreises 107 wird außerdem der Pufferschaltung 108 zugeführt. Die Funktion der Schaltung 109 besteht darin, das Signal vom Schaltkreis 7 zu puffern. Der Ausgang von Schaltkreis 109 wird Schaltkreis 105 zugeführt zwecks Beendigung des Impulses, der durch das INPUT 2 7 Signal gestartet worden war.
VERFRÜHT-VERSPÄTET-Schaltkreis 100 ist in Fig. 6 gezeigt. Während des Lesemodus wählt die Schaltung innerhalb Block 200 den Impulspaarungskompensationsmodus des Betriebes für Schaltkreis 100 und wählt die richtige Polarität für die Kompensation. Das Signal MD 3, das auf dem MD-Bus eintrifft, instruiert die Schaltung 100, ob die positive Polarität oder die negative Polarität einlaufender Bits um weniger als eine nominale Größe zu verzögern ist. Die nominale Größe der Verzögerung und die weniger als nominal bzw. mehr als nominal Verzögerungsgrößen werden ebenfalls gesetzt durch Signale, die unten unter Bezugnahme auf Fig. 6 diskutiert werden, welche auf dem MD-Bus eintreffen. Die INPUT 2 7 Daten, verzögert zum Erzeugen von INX 2 7, takten die Polaritätsänderungen in den Flipflop 201. Der Ausgang von Flipflop 201 ist das Signal PULS LOCK, das in den Flipflop 202 getaktet wird durch das verzögerte RC 2 7 Signal, was bewirkt, daß der Ausgang des Schaltkreises 202, das Signal RDLY ER, nach jedem verzögerten Impuls wechselt. Im Lesemodus wird das Signal WRT GATE ein logisches "falsch" sein und deshalb die Übertragungsgatter 203 und 204 abwählen und wird die Übertragungsgatter 205 und 206 auswählen. In diesem Modus wird PL demgemäß immer hochliegend sein, (d.h. gleich +VCC), und PE und PZ werden alternieren entsprechend FDLY ER über Gatter 205 und invertierendes NAND-Gatter 207. Dies wird alternierend VERFRÜHT bzw. Nominalkompensation auswählen für alternierende Einsen der Bits, die das Input INPUT 2 7 bilden.
In dem Schreibmodus werden die Übertragungsgatter 203 und 204 aktiviert (und Gatter 205 und 206 deaktiviert) und die Impulspaarungsschaltung deaktiviert durch Signal WRT GATE 1. Die Präkompensationsschaltung innerhalb Block 210 akzeptiert das Datensignal DATA 2 7 und taktet dieses Signal in 7 Bit Schieberegister 212 mit dem verzögerten Taktsignal PRECOMP CLK . Taktsignale CLK G, die unten zu erörtern sind, und PRECOMP CLK treffen auf dem CLK-Bus vom Kodierer 10 ein. PRECOMP CLK wird dann im Puffer 211 verzögert. Der Status der Schieberegisterausgänge A bis G wird überwacht von drei Eingangs-NAND-Gattern 213 und 214 und Flipflops 215, 216 und 217. Flipflop 217 gibt eine Eins aus, immer dann, wenn ein Eins (das zu kompensierende Bit) an der Position D erscheint. Diese Eins am Ausgang von Schaltkreis 217 entsperrt Latch-Schaltungen FDLY EH und FDLY LH. Die Beziehungen der Signale PDLY E, PDLY L und PULS CLR zu dem Zustand der Ausgänge des Schieberegisters 212 ist in der folgenden Tabelle gezeigt:
Das PDLY E Signal wird eine Eins sein, falls das Bit G eine Eins ist, und falls Bit A eine Null ist, wenn D eine Eins ist; im übrigen wird PDLY E eine Null sein. PDLY L wird eine Eins sein, wenn Bit A eine Eins ist und Bit G eine Null ist, wenn Bit D eine Eins ist; im übrigen wird PDLY L eine Null sein. Der Impuls CLR ist Null immer dann, wenn Bit D Null ist, was es den Latch-Schaltungen ermöglicht, die gesetzten Werte zu halten bis zur nächsten Eins, welche sie für den Wechsel entsperren wird.
Flipflop 219 liefert einen Impuls, der mit dem Taktimpuls nach demjenigen Taktimpuls beginnt, der die Eins in Position D positionierte. Der Impulsausgang von Schaltkreis 219 hat eine Dauer gleich zwei Taktperioden infolge des Vorhandenseins von NOR-Gatter 220 zwischen den Gattern E und F und dem Schaltkreis 219. Das PRECOMP-Signal, herrührend vom Schaltkreis 219, wird dem Umsetzer 104 zugeführt, wie in Fig. 5 gezeigt.
Das Präkompensationsschema der Figuren 5 und 6 kompensiert demgemäß ein Bit, wenn dem Bit eine Sequenz "Null Null Eins" vorangeht und drei oder mehr Nullen folgen und wenn dem Bit die Sequenz "Eins Null Null" folgt und drei oder mehr Nullen vorangehen. Keine Kompensation wird ausgeführt, wenn es drei oder mehr Nullen gibt, die dem Bit vorausgehen und folgen, und keine Kompensation wird ausgeführt, wenn es zwei Nullen und eine Eins gibt, die dem Bit sowohl vorausgehen als auch folgen. Die Überlegung hinter diesem Schema ist, daß ein erstes Bit von der nahen Präsens eines benachbarten zweiten Bits abgestoßen wird, wenn es nicht Bits in dichter Nähe zu dem ersten Bit auf beiden Seiten des ersten Bits gibt. Für eine Bitseguenz "Null Null Null Eins Null Null Eins Null Null Eins Null Null Null" wird die erste Eins spät geschrieben (dichter zu der mittleren Eins), die mittlere Eins wird nicht kompensiert, und die dritte Eins wird verfrüht geschrieben.
Figur 7 zeigt den VTH SELECT Schaltkreis 101 der Fig. 5. Schaltkreis 101 empfängt Signale MD 0, MD 1 und MD 2 (für Impulspaarungskompensation) und Signale MD 5, MD 6 und MD 7 (für die Präkompensation) auf dem MD-Bus. Der Schaltkreis 101 empfängt auch das Signal WRT GATE 1 und überträgt WRT GATE 1 zu den übertragungsgatterpaaren 300, 301 und 302. In dem Schreibmodus werden die Schaltkreise 300, 301 und 302 Signale MD 5, MD 6 und MD 7 der Dekoderschaltung 303 zuführen. Im Lesemodus werden die Schaltkreise 300, 301 und 302 Signale MD 0, MD 1 und MD 2 zum Schaltkreis 303 übertragen. Die Eingangssignale zum Schaltkreis 303 werden dekodiert zum Auswählen eines der Signale P0 bis P6 oder Bypass. Wenn der Ausgang der Schaltung 303 als BYPASS ausgewählt wird, dann führt die Schaltung nach Fig. 5 keine Präkompensation an einlaufendem Signaldata 2 7 aus. Wenn der Ausgang des Schaltkreises 303 P0 ist, wird der Ausgang von Schaltkreis 101 (VTH) von dem Zentrum des Widerstandsstranges 304 über Übertragungsgatter 305 und 306 und Ausgangsemitterfolger 307 übertragen. Dieser Pfad wird auch ausgewählt immer dann, wenn das Signal PZ vom Schaltkreis 100 in einem "wahren" Zustand ist unabhängig von dem im D-Bit-Status.
Wenn die MD-Bits (MO 0 bis MD 7) andere als BYPASS oder P0 auswählen (d.h. wenn sie eines der Signale P1 bis P6 auswählen, dann wird ein VERFRÜHT-Wert ausgewählt von der oberen Bank von Widerständen im Strang 304 und ein VERSPÄTET-Wert wird ausgewählt aus der unteren Bank der Widerstände im Strang 304 durch Auswählen des entsprechenden einen der Übertragungsgatter 308. Diese VERFRÜHT- und VERSPÄTET-Spannungen werden den Übertragungsgattern 309 bzw. 310 zugeführt, die ausgewählt werden durch PE bzw. PL, wenn P0 in einem "Falsch"-Zustand ist. Die Logik des VERFRÜHT/VERSPÄTET-Schaltkreises 100 stellt sicher, daß die Signale PE, PZ und PL gegenseitig exklusiv sind.
Bevorzugte Ausführungsformen der verbleibenden Blöcke der Fig. 5 sind in Fig. 8 bis 16 gezeigt. Fig. 8 ist eine bevorzugte Ausführungsform des Schaltkreises 103 der Fig. 5. Fig. 9 ist eine bevorzugte Ausführungsform des Schaltkreises 104 der Fig. 5. Fig. 10 ist eine bevorzugte Ausführungsform des Schaltkreises 105 der Fig. 5. Fig. 11 ist eine bevorzugte Ausführungsform des Schaltkreises 106 der Fig. 5. Fig. 12 ist eine bevorzugte Ausführungsform des Schaltkreises 107 der Fig. 5. Fig. 13 ist eine bevorzugte Ausführungsform des Schaltkreises 108 der Fig. 5. Es ist wichtig, daß die Widerstände M1 im Schaltkreis 108 aneinander angepaßt sind (d.h. sie müssen identische Abmessungen und Orientungen haben). In ähnlicher Weise müssen die Widerstände M2 im Schaltkreis 108 aneinander angepaßt werden. Fig. 14 ist eine bevorzugte Ausführungsform von Schaltkreis 109 der Fig. 5. Fig. 15 ist eine bevorzugte Ausführungsform der identischen Schaltkreise 110, 111 und 112 der Fig. 5. Fig. 16 ist eine bevorzugte Ausführungsform des Schaltkreises 113 der Fig. 5. Es ist wichtig, daß der Kollektor des Transistors 9' der Fig. 16 direkt verbunden ist mit dem VCC-Kissen zum Verhindern des Schaltens von Strömen von einschwingenden anderen internen Schaltungen.
In einer alternativen Ausführungsform des erfindungsgemäßen Systems kann die Impulspaarung gemessen werden und die Impulspaarungskompensation ausgeführt werden unter Verwendung von Schaltungen, getrennt von der Präkompensationsschaltung. Beispielsweise kann jede Operation ausgeführt werden im Impulsdetektor 5 der Fig. 4. Fig. 17 ist ein Beispiel einer solchen Schaltung, die im Impulsdetektor 5 enthalten sein kann für das Messen der Größe des Impulspaarungsfehlers in einem Datenstrom, ausgelesen von einem Massenspeichersystem. Ein Polaritätssignal (indikativ für die Polarität, zugeordnet jedem einlaufenden Datenimpuls) wird dem Takteingang des Flipflop 400 zugeführt, und ein Präambel-Signal, indikativ für das Lesen eines Präambelfeldes einer festen Frequenz und Abstands wird dem Dateneingang des Flipflops 400 zugeführt. Der Ausgang des Flipflops 400 und der einlaufende Datenstrom (das Data-Signal) werden dem Flipflop 401 zugeführt. Der Ausgang von 401 erreicht den Multiplexer 402. Der Ausgang von 402 ist die Referenzfrequenz IF, bis der erste Datenimpuls bezogen auf einen positiven Leseimpuls der Erkennung von Präambel folgt (zu welchem Zeitpunkt der Ausgang von 402 zu dem Datenstrom wird).
Der Ausgang von Flipflop 401 aktiviert auch den Monovibrator 404. Der Ausgang des Schaltkreises 404 löscht den Flipflop 403, wodurch für jeden Lesevorgang die gleichen Anfangsbedingungen sichergestellt werden. Der Ausgang des Flipflops 401 geht auch an eine Eingangsklemme des UND-Gatters 405. Der Ausgang von 405 wird wahr bei der verzögerten PREAMBEL von Flipflop 401 und wird falsch am Ende der PREAMBLE. Der Ausgang von AND-Gatter 405 öffnet den Schalter 410 während dieser verkürzten PREAMBEL, und am Ende dieser verkürzten PREAMBLE wird er den Monovibrator 406 aktivieren, der den Schalter 411 für die Zeitperiode öffnet, eingestellt durch den Monovibrator 406. Der Ausgang des Monovibrator 406 etabliert ein READ OUTPUT-Zeitfenster. Der Flipflop 403, wenn er durch Referenz +2 angesteuert wird während Nicht-Präambel-Zeit wird alternierend Q und liefern für gleiche Zeiten, die nur abweichen um irgendwelche ungleichen Verzögerungen von sich selbst (Flipflop 403). Der Widerstand R1 wird den Kondensator C1 laden, idealerweise auf VLow + (VHigh)/2 unter der Annahme einer perfekten Anpassung der Zeiten Q und . Der Widerstand R2 lädt Kondensator C2 auf denselben Wert in Beziehung zu Die Differenz der Spannungen auf den Kondensatoren C1 und C2 wird verstärkt durch den Differentialverstärker 407 und angelegt an die Kondensatoren C3 und C4 über Widerstände R3 und R4 sowie Schalter 410 und 412. Die Spannungen auf den Kondensatoren C3 und C4 werden zu diesem Zeitpunkt identisch sein. Während des qualifizierten PREAMBEL stellen die Daten das wiedergewonnene Signal von einem Konstantfrequenzmuster dar, etwa gleich Referenz +2 und werden irgendwelche inhärenten Impulspaarungen enthalten. Die Ausgänge von Flipflop 403 ändern deren zeitliche Beziehung, um die Impulspaarung zu umfassen, was zu unterschiedlichen Ladungen auf C1 und C2 führt. Diese Differenz wird wiederum durch 407 verstärkt. Wenn der Schalter 410 geöffnet worden ist, wird C3 den anfänglichen abgeglichenen Zustand speichern, während C4 sich auf den neuen Wert auflädt, der die Impulspaarungsinformation enthält. Der Differentialverstärker 408 wird diese Differenz verstärken und sie an den Pufferverstärker 409 über Schalter 411 und Widerstand R5 anlegen. Der Eingang zum Verstärker 409 wird von Kondensator C5 gefiltert. Der Ausgang D vom Verstärker 409 wird dann nur die Impulspaarung (T1-T2) des Datensignals repräsentieren. An Ende von PREAMBEL wird der Schalter 411 öffnen, und das Ausgangssignal D kann dann gelesen werden mittels konventioneller Mittel.
Der Ausgang von Multiplexer 402 wird dem Takteingang von Flipflop 403 zugeführt. Die Spannung am Punkt D ist demgemäß proportional der Größe T1-T2, wobei T1 die Zeitverzögerung ist zwischen einem Datenimpuls positiver Polarität und dem nächsten nachfolgenden Datenimpuls negativer Polarität und T2 die Zeitverzögerung ist zwischen einem Datenimpuls negativer Polarität und dem nächsten nachfolgenden Datenimpuls negativer Polarität. Demgemäß ist das Spannungssignal D ein Fehlersignal, indikativ für die Größe des Impulspaarungsfehlers. Das Signal D kann verwendet werden zum Erzeugen von Steuersignalen für einen Schaltkreis, wie dem, der in Fig. 18 gezeigt ist zum Verändern der Differenz T1-T2 zwischen den beiden Verzögerungen, je nach Wunsch, beispielsweise für Kompensation des Effektes der Impulspaarung. Das Signal D kann alternativ gelesen werden durch einen Analog/Digital-Umsetzer und nachfolgend in der Logik gehalten werden, etwa im Steuergerät 9, wo es verwendet werden kann zum Erzeugen eines PP-Fehlerparameters und zum Erzeugen von Steuersignalen (wie MD 0, MD 1 und MD2, die oben diskutiert wurden) für die Kompensation bezüglich des Impulspaarungsfehlers.
Fig. 18 ist eine Schaltung für die Ausführung der Impulspaarungsfehlerkompensation bei einem Datenstrom, ausgelesen von einem Massenspeichersystem. Die Daten werden einem Eingang von jedem von NAND- Gattern 501 und 502 und dem Polaritätsdetektorschaltkreis 500 zugeführt. Der Schaltkreis 500 gibt ein Signal aus, das indikativ ist für die Polarität, die jedem Impuls des einlaufenden Datenstromes zugeordnet ist, zu dem anderen Eingang jedes AND-Gatters 501 und 502. Variable Verzögerungsleitungen 504 und 503 sind unabhängig steuerbar in Reaktion auf Steuersignale E bzw. F. Die kompensierten Daten stammen aus dem NOR-Gatter 505. Jede der Verzögerungsleitungen 503 und 504 kann eine Siliciumverzögerungsleitung sein, wie jene, die in dem integrierten Schaltkreis DP845 der National Semiconductor Corporation verwendet wird. Das Ausgangssignal D von der Schaltung nach Fig. 17 kann verwendet werden zum Erzeugen von Steuersignalen E und F, wie in den vorangehenden Absätzen beschrieben.

Claims

1. Ein Verfahren zum Bestimmen des optimalen Wertes mindestens eines Fehlerparameters in einem Satz, bestehend aus einem Pulspaarungsfehlerparameter (PP), einem Musterempfindlichkeitsfehlerparameter (PC) und einem Fensterzentrierfehlerparameter (WC) eines Massenspeicheranordnungssystems, umfassend die Schritte:

(a) Einstellen eines ersten Parameters in dem Satz auf einen festen Wert, der eine hohe Systemfehlerrate induziert, und Einstellen eines dritten Parameters in dem Satz auf einen festen Wert,

(b) nach Schritt (a), Verändern eines zweiten Parameters in dem Satz zum Bestimmen des optimalen Wertes des zweiten Parameters, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

2. Das Verfahren nach Anspruch 1, ferner umfassend die Schritte:

(c) Einstellen des zweiten Parameters auf einen festen Wert, der eine hohe Systemfehlerrate induziert, und Einstellen des ersten Parameters auf einen festen Wert; und

(d) nach Schritt (c), Verändern des dritten Parameters in dem Satz zum Bestimmen des optimalen Wertes des dritten Parameters, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

3. Das Verfahren nach Anspruch 1, ferner umfassend die Schritte:

(e) Einstellen des dritten Parameters auf einen festen Wert, der eine hohe Systemfehlerrate induziert, und Einstellen des zweiten Parameters auf einen festen Wert; und

(f) nach Schritt (e), Verändern des ersten Parameters zum Bestimmen des optimalen Wertes des ersten Parameters, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

4. Das Verfahren nach Anspruch 1, ferner umfassend die Schritte:

(g) Einstellen des zweiten Parameters auf einen festen Wert, der eine hohe Systemfehlerrate induziert, und Einstellen des dritten Parameters auf einen festen Wert; und

(h) nach Schritt (g), Verändern des ersten Parameters zum Bestimmen des optimalen Wertes des ersten Parameters, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

5. Das Verfahren nach Anspruch 1, bei dem der dritte Parameter der Fensterzentrierfehlerparameter ist, und bei dem Schritt (b) den Schritt umfaßt:

Auslesen eines Testmusters aus dem Massenspeichersystem (1, 2, 3), wo das Testmuster ein unverriegeltes Muster ist, welches das Kriterium erfüllt, daß pa > po, worin pa die durchschnittliche Systemfehlerrate beim Ausführen des Schrittes (b) ist und po die erwähnte hohe Systemfehlerrate ist.

6. Das Verfahren nach Anspruch 1, bei dem das System ein Magnetplattensystem (1, 2, 3) ist.

7. Das Verfahren nach Anspruch 6, bei dem das Magnetplattensystem mindestens zwei Schreib/Leseköpfe (3, 103) umfaßt, und der dritte Parameter der Fensterzentrierfehlerparameter ist, und die Schritte (a) und (b) wiederholt ausgeführt werden, einmal für jeden Schreib/Lesekopf.

8. Das Verfahren nach Anspruch 1, bei dem die Systemfehlerrate überwacht wird zum Bestimmen des optimalen Wertes des zweiten Systemfehlerparameters; und

das System so abgestimmt wird, daß der zweite Systemfehlerparameter bei seinem optimalen Wert liegt.

9. Das Verfahren nach Ansprüchen 2 und 6, bei dem das Magnetplattensystem mindestens zwei Schreib/Leseköpfe umfaßt, und der zweite Systemfehlerparameter der Pulspaarungsfehlerparameter ist, und Schritte (b) und (c) wiederholt ausgeführt werden, einmal für jeden Schreib/Lesekopf.

10. Das Verfahren nach Ansprüchen 2 und 6, bei dem das Magnetplattensystem mindestens zwei Schreib/Leseköpfe umfaßt, und der zweite Systemfehlerparameter der Musterempfindlichkeitsfehlerparameter ist, und die Schritte (b) und (c) wiederholt ausgeführt werden, einmal für jeden Schreib/Lesekopf.

11. Ein Massenspeichersystem, das in der Lage ist, in einem Lesemodus zu arbeiten zum Auslesen von Daten aus einem Speicher (1) und in einem Schreibmodus zum Schreiben von Daten in den Speicher, und umfassend:

(a) Mittel (6', C2) für das Verändern eines Pulspaarungsfehlerparameters, der das System charakterisiert;

(b) Mittel (6', C2) für das Verändern eines Musterempfindlichkeitsfehlerparameters, der das System charakterisiert; und

(c) Mittel für das Bestimmen der Systemfehlerrate im Zusammenhang mit jeder Systemkonfiguration, in der jeder der Fehlerparameter einen Wert hat, der bestimmt wird durch die Mittel für das Verändern.

12. Das System nach Anspruch 11, ferner umfassend:

(d) Mittel für das Verändern eines Fensterzentrierfehlerparameters, der das System charakterisiert.

13. Das System nach Anspruch 12, ferner umfassend Mittel für das Abstimmen des Systems derart, daß jeder der Fehlerparameter bei seinem optimalen Wert liegt, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

14. Das System nach Anspruch 11, ferner umfassend Mittel für das Herabsetzen der Systemfehlerrate durch Einstellen mindestens eines der Fehlerparameter auf seinen optimalen Wert, bei welchem die Systemfehlerrate bei ihrem Minimum liegt.

15. Das System nach Anspruch 11, bei dem das Element (a) umfaßt:

Mittel für das Identifizieren der Polarität, zugeordnet jedem Impuls von Daten, die aus dem Speicher gelesen werden;

Mittel für das Verzögern jedes solchen Impulses mit positiver Polarität durch eine erste variable Verzögerung;

Mittel für das Variieren der ersten Verzögerung;

Mittel für das Verzögern jedes solchen Impulses mit negativer Polarität durch eine zweite variable Verzögerung; und

Mittel für das Verändern der zweiten Verzögerung.

16. Das System nach Anspruch 11, bei dem das Element (b) umfaßt:

Mittel für das Identifizieren eines ersten Satzes von Datenimpulsen, die in den Speicher einzuschreiben sind, welche Vorauskompensation erfordern, und eines zweiten Satzes von Datenimpulsen, die in den Speicher einzuschreiben sind, welche keine Vorauskompensation erfordern;

Mittel für das Verzögern jedes Impulses in dem zweiten Satz durch eine nominelle Verzögerung; und

Mittel für das Ausführen der Vorauskompensation bezüglich jeden Impulses in dem ersten Satz.

17. Das System nach Anspruch 16, bei dem Element (b) ferner umfaßt:

Mittel für das Identifizieren eines ersten Untersatzes von späten Impulsen in dem ersten Satz und eines zweiten Untersatzes von frühen Impulsen in dem ersten Satz;

Mittel für das Verzögern jedes Impulses in dem ersten Untersatz durch eine erste Verzögerung, die kleiner ist als die nominelle Verzögerung; und

Mittel für das Verzögern jedes Impulses in dem ersten Untersatz durch eine zweite Verzögerung, die größer ist als die nominelle Verzögerung.

18. Das System nach Anspruch 17, ferner umfassend einen Systemcontroller in elektrischer Verbindung mit Element (b), und bei dem die nominelle Verzögerung und die erste und die zweite Verzögerung variabel sind in Reaktion auf Steuersignale, die von dem Systemcontroller geliefert werden.

19. Das System nach Anspruch 11 oder 18, bei dem der Speicher eine Magnetplatte ist.

20. Das Massenspeichersystem nach Anspruch 11, umfassend:

(a) einen ersten Schreib/Lesekopf;

(b) einen zweiten Schreib/Lesekopf;

(c) einen Synchronisator für das alternierende Synchronisieren von Daten, die aus dem Speicher durch den ersten Kopf und durch den zweiten Kopf ausgelesen worden sind, welcher Synchronisator gekennzeichnet ist durch einen Fensterzentrierfehlerparameter.

21. Das System nach Ansprüchen 12 und 20, bei dem Element (d) umfaßt:

Mittel für das Verändern eines Pulspaarungsfehlerparameters, der einen ersten Abschnitt des Systems ausschließlich des ersten Kopfes charakterisiert; und

Mittel für das Verändern eines Pulspaarungsfehlerparameters, der einen zweiten Abschnitt des Systems ausschließlich des zweiten Kopfes charakterisiert.

22. Das System nach Anspruch 20, umfassend:

Mittel für das Verändern eines Musterempfindlichkeitsfehlerparameters, der einen ersten Abschnitt des Systems ausschließlich des ersten Kopfes charakterisiert; und

Mittel für das Verändern eines Vorauskompensationsfehlerparameters, der einen zweiten Abschnitt des Systems ausschließlich des zweiten Kopfes charakterisiert.

23. Das System nach Anspruch 20, ferner umfassend Mittel für das Herabsetzen der Systemfehlerrate durch Einstellen mindestens eines der Fehlerparameter auf seinen optimalen Wert, bei dem die Systemfehlerrate bei ihrem Minimum liegt.

24. Das System nach Anspruch 20, ferner umfasssend Mittel für das Abstimmen des Systems derart, daß jeder der Fehlerparameter bei seinem optimalen Wert liegt, bei welchem die Systemfehlerrate bei ihrem Minimum ist.

25. Das System nach Ansprüchen 12 und 20, bei dem Element (d) umfaßt:

Mittel für das Identifizieren der Polarität, zugeordnet jedem Impuls von Daten, die aus dem Speicher ausgelesen werden;

Mittel für das Verzögern jedes Impulses, dem positive Polarität zugeordnet ist durch eine erste variable Verzögerung;

Mittel für das Verändern der ersten Verzögerung;

Mittel für das Verzögern jedes Impulses, dem negative Polarität zugeordnet ist durch eine zweite variable Verzögerung; und

Mittel für das Verändern der zweiten Verzögerung.

26. Das System nach Anspruch 20, umfassend:

Mittel für das Identifizieren eines ersten Satzes von Datenimpulsen, die in den Speicher einzuschreiben sind und die Vorauskompensation erfordern, und eines zweiten Satzes von Datenimpulsen, die in den Speicher einzuschreiben sind und welche keine Vorauskompensation erfordern;

Mittel für das Ausführen der Vorauskompensation bei jedem Impuls in dem ersten Satz.

27. Das System nach Anspruch 26, ferner umfassend:

28. Das System nach Anspruch 27, ferner umfassend einen Systemcontroller in elektrischer Kommunikation mit dem Synchronisator, und worin die nominelle Verzögerung und die erste und die zweite Verzögerung variabel sind in Reaktion auf Steuersignale, die von dem Systemcontroller geliefert werden.

29. Das System nach Anspruch 20 oder 28, bei dem der Massenspeicher ein Magnetplattensystem ist.