-
Die
Erfindung betrifft ein Langlaufprüfverfahren zur Imitation der
Anwendungsprüfung
mit echten Bauelementen für
die Schaltungsentwurfsanalyse und Schaltungssimulation zur Erkennung
und Analyse potentieller Entwurfsfehler in bezug auf Anwendungsfehler
wie zum Beispiel funktional, Strom, Spannungen unter Verwendung
von ATE (automatischen Prüfgeräten).
-
Typische
Prüfmusteranalyse über ATE
oder Schaltungssimulation ist sehr schwierig zur Erkennung potentieller
Entwurfsschwächen
oder eines abnormen Verhaltens in Realkundenanwendungsfehlern. Es
gibt viele Fälle,
in denen Kunden ein Problem mit dem Laufenlassen des Chips haben,
obwohl der Chip im Analyselabor der Hersteller alle Prüfungen bestanden
hat.
-
Deshalb
besteht das technische Hauptproblem und die Herausforderung darin,
wie man eine Prüfung
durchführt
oder eine Technik entwickelt, wodurch die Prüfung in Realkundenanwendung über ATE
oder vollständige
Schaltungssimulation auf der Basis der Realkundenanwendung abgedeckt
oder zumindest nahe gekommen werden kann, ohne jedoch dem Realkundenanwendungsaufbau,
z.B. die Hardware und die Software, zu benutzen.
-
Falls
bekannte Kundenausfälle
bestehen, können
kaum nützliche
Informationen zum Beginnen einer Analyse erhalten werden. Die Anwendungsprüfung zeigt
nur an, daß der
Chip unter welchen Prüfbedingungen
läuft oder
nicht. Es hängt
also gewöhnlich
von den individuellen Entwurfsanalyseerfahrungen, Versuch und Irrtum
plus sehr viel zeitaufwendigen Besprechungen ab, bis das Problem
gelöst
wurde.
-
Es
existieren viele praktische technische Probleme, die durch Anwendungsfehleranalyse
auf herkömmliche
Weise zu lösen
sind. Es ist sehr schwierig, Schwächen oder Fehler des Entwurfs
zu finden, weil Anwendungsausfälle
während
der Schaltungssimulation von einer kleinen Menge vordefinierter
Versuchsfehlersimulationsmuster abhängen.
-
Ein
sehr großes
zufälliges
kundenartiges Muster ist für
die Schaltungssimulationsanalyse nicht praktikabel. Außerdem ist
die typische Zeitspanne von ATE-Prüfmustern
für die
Schaltungssimulationsanalyse nicht praktikabel.
-
Die
typische Laufzeit von ATE-Prüfmustern ist
kurz, d.h. kleiner als eine "Sekunde" oder "Minuten". Deshalb kann die
Prüfung
nur einen Teil der Funktionalverifikation repräsentieren, impliziert aber nicht,
daß dieselbe
Prüfung
in echter Anwendung für wesentlich
größere Zeit überleben
kann, wie zum Beispiel "eine
selbe rechtzeitige Prüfsequenz
wurde wiederholt ausgeführt", für mehr als
einige "Stunden" anstelle von "Sekunden" oder "Minuten".
-
Die
Frage ist, daß der
Chip nach einigen wenigen Stunden abstürzen kann oder wie robust der Entwurf
ist. Dieses Verhalten ist durch das herkömmliche Prüfverfahren nicht sichtbar.
-
Ein
anderes Problem besteht darin, daß der typische Anwendungsprüfansatz
erfordert, alle kundenartige Hardware aufzubauen, um das Verhalten des
Chips in Realanwendung zu produzieren und zu untersuchen. Dieser
Prüf- oder
Analyseansatz kann jedoch tatsächlich
nicht zeigen, wann der Chip ausfällt
und wie der Chip ausfällt.
-
US 6 098 186 beschreibt
einen Prüfpermutator.
Dieses Verfahren ist die Auswahl von Permutationen mehrerer Parameter,
wobei es sich um Eingangsprüfsignalkombination
handelt. Dabei kann es sich um eine Gruppe einzelner Bit oder nur
um einziges Signal handeln. Das Hauptproblem bei diesem Verfahren
ist die Lösung
einer sehr großen
Kombination der Eingangsprüfsignalkombination.
Die Permutationssequenz gemäß diesem
Verfahren liefert einen exzellenten Kompromiß zwischen Abdeckungs- und
erforderlicher Zeit, seit allem Kompromiß zwischen Abdeckungs- und
erforderlicher Zeit, da alle Parameter gleichzeitig variiert werden.
Aber dieses Verfahren kann nicht die Abdeckung aller Kombinationen
garantieren, einschließlich
der potentiellen kritischen oder anwendungsausfallbezogenen Sequenz des
ungünstigsten
Falls. Der Grund dafür
besteht darin, daß der
Prüfpermutator
nur Prüfung
mit spezieller Permutation auf der Basis der Wahrscheinlichkeit
jeder Parametervariation auswählt.
-
Aus
US 6 347 386 B1 ist
ein System zur Optimierung der Prüf- und Reparaturzeit einer
defekten integrierten Schaltung bekannt. Dieses Verfahren ist dafür ausgelegt,
die Zeit für
die Reparatur reparierbarer defekter Speicherbausteine zu reduzieren.
Die Hauptidee dieses Systems ist eine Prüfkennung zur Identifizierung,
welcher Chip bei welcher Prüfung ausgefallen
ist, und dann die Extraktion dieser zur Neuprüfung zur Bestätigung des
Ausfalls, mit letztendlicher Reparatur, wenn dieser Chip reparierbar ist.
-
Die
Erfindung von
US 6
347 386 B1 ist ein Versuch zur Protokollierung einer Prüfkennung
für alle
diejenigen vorgewählten
und definierten Prüfungen
unter Verwendung des ATE-Prüfsystems
(alle Prüfungen
werden vorgeladen). Verschiedene Chips könnten mit beliebigen verschiedenen
vordefinierten Prüfungen
ausfallen. Deshalb ist es schwierig, diese später zu sortieren. Der Ausfallchip
zusammen mit der Ausfallprüfungskennung
wird in einer Datenbank protokolliert, nicht aber die gesamte Prüfsequenz oder
der gesamte Prüfinhalt
oder die spezifische Ausfallzeit. Somit ist es nicht üblich, eine
solche Prüfsequenz
oder solchen Prüfinhalt
oder spezifische Ausfallzeit überhaupt
zu protokollieren, einer der Hauptgründe besteht darin, daß weil alle
ihre Prüfung vor
dem Vorladen in das ATE bekannt und wohldefiniert sind.
-
Die
Robustheit eines Chips wurde nicht geprüft (nur Funktionsprüfung), bevor
die technische Probe an den Kunden ausgeliefert wird.
-
Eine
Aufgabe der Erfindung ist daher die Verhinderung des Nachteils des
Standes der Technik zur Bereitstellung einer Analysetechnik zur
Lokalisierung von Schwächen
oder Fehlern des Entwurfs aufgrund
-
Eine
weitere Aufgabe der Erfindung ist die Bereitstellung einer Analysetechnik,
die tatsächlich zeigt,
wann der Chip ausfällt
und wie er ausfällt.
-
Eine
weitere Aufgabe der Erfindung ist die Bereitstellung einer Analysetechnik
für eine
viel längere
Prüfsequenz.
-
Die
Probleme werden durch die in Anspruch 1 erwähnten Merkmale gelöst. Weitere
Ausführungsformen
werden in den beigefügten
abhängigen
Ansprüchen
beansprucht.
-
Vor
dem Start kann die Prüfung
eine Vorprüfung
eines robusten Musters auf die zu prüfende Einrichtung anwenden
und die Ausgabe der Prüfergebnisse
(bestanden oder durchgefallen) unter denselben Prüfbedingungen
in einer LRT-Datenbank verzeichnen.
-
Die
Langlaufprüfung
wird mit vordefinierten Langlaufprüfbedingungen gestartet, die
in Laufzeit und Laufzeit pro Prüfung
liegen.
-
Danach
kann die LRT-Prüfung
eine Nachprüfung
eines robusten Prüfmusters
auf die zu prüfende Einrichtung
anwenden. Die Ausgabe der Prüfergebnisse
(bestanden oder durchgefallen) unter denselben Prüfbedingungen
wird in der Enddatenbank aufgezeichnet.
-
Die
Entwurfsdefekte oder Schwäche
aufgrund von Anwendungsausfällen
wird durch eine kleine Menge von Prüfmustern, Prüfbedingungen, LRT-Ausfallzeit
und Robustheitsprüfung
identifiziert.
-
Entwurfsdefekte
und Schwächen
auf der Basis der LRT-Ausfallzeit
und Prüfsequenz
werden schließlich
durch Schaltungssimulation lokalisiert.
-
Die
Erfindung löst
alle in der Beschreibung des Standes der Technik erwähnten technischen Probleme
durch ein Konzept der Langlaufprüfung (LRT – long running
test). Das Hauptkonzept der LRT imitiert das Anwendungsprüfverhalten
und die Anwendungsprüfbedingungen.
Alle speziellen Prüfbedingungen
und Prüfmuster
werden kontinuierlich für eine
vom Benutzer gegebene Zeit ausgeführt oder generiert.
-
Die
Laufzeit kann einige wenige Stunden, Tage oder einige wenige Minuten,
Sekunden usw. betragen. Die Prüfzeit
ist der Anwendungsprüfung ähnlich,
so daß,
wenn irgendwelche Anwendungsfehler auftreten, die Prüfung automatisch
anhält
und die Ausfallzeit und zeitliche Prüfsequenz protokolliert.
-
Dann
wird eine weitere Prüfung
gestartet, bis die maximale Anzahl der LRT erreicht. Die Anzahl der
LRT-Prüfung wird
auch durch den Benutzer gegeben. Weil alle Prüfungen für dieselbe Zeit laufen und
meistens langzeitartige Anwendungsprüfung wird die neue Entwurfsanalysetechnik
als Langlaufprüfung
bezeichnet.
-
Es
besteht Integration einer solchen ähnlichen Anwendungsidee in
ATE zur Erkennung einer kleinen Menge zeitlicher Prüfsequenz
und Prüfbedingungen
als Ursache potentieller Anwendungsausfälle, und diese Menge von Prüfmustern
und Prüfbedingungen
wird dann durch Schaltungssimulation weiter analysiert.
-
Ein
solches Schema kann Defekte und Schwächen aufgrund von Anwendungsausfall
effizient identifizieren sowie den Defekt oder die Schwäche in dem
Entwurf im Vergleich zu der typischen Weise gemäß dem Stand der Technik in
viel kürzerer Zeit
finden. Dies ist der Hauptvorteil der Erfindung, während die
herkömmliche
Art des Prüfens
solch ein Problem nicht systematisch und effizient abwickeln kann.
-
Die
Erfindung wird nun anhand eines Beispiels beschrieben. Die beigefügte Zeichnung
zeigt ein schematisches Diagramm mit mehreren Schritten der LRT-Technik für robuste
und Anwendungsanalyse.
-
Nunmehr
mit Bezug auf die Zeichnung werden zunächst die LRT-Laufzeit, die
LRT-Schleifen und die Prüfbedingungserzeugung
und die Prüfmustererzeugung
definiert. Danach Erzeugung von Prüfstimuli (Prüfmustern)
und Prüfbedingungen über die automatischen
Prüfgeräte (ATE)
auf der Basis eines beliebigen anderen Meßsystems.
-
In
dem nächsten
Schritt werden die Prüfstimuli
und Prüfbedingungen
auf eine zu prüfende
Einrichtung (DUT – device
under test) angewandt.
-
Wahlweises
Anwenden einer Vorprüfung
eines robusten Checkmusters auf die zu prüfende Einrichtung (DUT) und
Aufzeichnen der Ausgabe der Prüfergebnisse
(bestanden oder durchgefallen) unter denselben Prüfbedingungen
in einer LRT-Datenbank.
-
Danach
Starten der Langlaufprüfung
(LRT) mit der vordefinierten Bedingung (d.h. Zahl der LRT-Laufzeit
und Laufzeit pro Prüfung)
und Überwachung,
ob die Langlaufprüfsequenz
ausfällt.
Verzeichnen der Zeit und Prüfsequenz,
wenn die Prüfung
ausfällt,
in der LRT- Datenbank.
-
Überwachung
auf Ende der LRT-Zeit und der ATE-Mustergenerator wird heruntergefahren
(ATE kann abstürzen,
wenn es kontinuierlich ohne ordnungsgemäße Steuerprozeduren läuft) beim
Ende der LRT-Zeit, andernfalls werden die obigen Schritte bis zum
Ende der LRT-Zeit und dem Ende der LRT-Schleife wiederholt. Die
LRT wird bei Ende der LRT-Zeit und Ende der LRT-Schleife gestoppt.
-
Nach
dem Ende der LRT kann wahlweise eine Nachprüfung eines robusten Checkmusters
auf die zu prüfende
Einrichtung (DUT) angewandt und das Ergebnis der Prüfergebnisse
(bestanden oder durchgefallen) unter denselben Prüfbedingungen
in der Enddatenbank verzeichnet werden.
-
Aus
der LRT-Datenbank (wenn Vor- und Nachprüfung funktioniert, auch wenn
LRT ausgefallen ist) bedeutet, daß der Entwurf nicht abstürzt, wenn
die Vorprüfung
bestanden wird und die Nachprüfung
ausfällt,
weil LRT-Ausfall
bedeutet, daß es sehr
wahrscheinlich ist, daß der
Chip nach der Langlaufprüfung
abstürzt.
Das heißt,
daß der
Chip einige Zeit in der echten Anwendung ausfallen kann.
-
Als
letztes wird mit einer kleinen Menge von Prüfmustern (zeitliche Prüfsequenz
in bezug auf LRT-Ausfall für
den ungünstigsten
Fall), Prüfbedingung,
LRT-Ausfallzeit
und Robustheitsprüfung
der Defekt bzw. die Schwäche
des Entwurfs aufgrund von Anwendungsausfällen identifiziert.
-
Zumindest
Schaltungssimulationsanalyse auf der Basis der obigen Informationen
zur Lokalisierung von Defekten und Schwächen des Entwurfs einschließlich Wafer-Sondierung interner
Signale in bezug auf das Prüfmuster
und die Bedingung des ungünstigsten
Falls.
-
Beispiel:
-
Die
experimentellen Ergebnisse zeigen, daß die Erfindung sich als viel
effizienter für
die Erkennung potentieller Anwendungsausfälle im Vergleich zu der herkömmlichen
Art der Prüfung
erweist. Das allgemeine Konzept der Erfindung, so wie es in der beigefügten Zeichnung
gezeigt ist, kann in einem beliebigen ATE- oder Meßsystem implementiert werden.
-
Um
eine Anwendungsprüfung
zu imitieren, werden die Prüfbedingungen
mit Kundenanforderungen definiert, um die erste technische Probe
(ES) des Entwurfs herauszuscreenen.
-
Solche
Prüfbedingungen
sind eine Dreileitungs-Stromversorgung.
Z.B. 1,7 V (niedrig), 1,8 V (Norm) und 1,95 V (hoch), TRC (Einrichtungszeilenzykluszeit)
beträgt
70 ns, Prüfmuster
mit Auffrischlogik, Einschaltung und Ausschaltung und jeweils LRT mit
speziellem Stromversorgungspegellauf kontinuierlich für 3 Stunden.
-
Der
geprüfte
Chip dauert bei niedrigem Stromversorgungspegel von 1,7 V mit eingeschaltetem
Auffrischen weniger als 30 Sekunden an, es wird bereitgestellt durch
Nachprüfung
eines robusten Musters mit Ausfall an allen Datenausgangsbussen, die
tatsächlich
auf bestimmten Werten hängenbleiben,
während
andere Befehlssignale in bestimmten Zuständen hängenbleiben. Der Chip bleibt
bei einem niedrigen Stromversorgungspegel von 1,7 V mit ausgeschaltetem
Auffrischen nicht hängen.
-
Die
internen Signale zur Sondierung auf dem Wafer unter Verwendung einer
kleinen Menge von Mustern und Bedingungen des ungünstigsten
Falls aus der Erfindung. Es wurde ein Teil des wichtigen Signals
geschlossen zu einem der Zugangsautomaten lokalisiert. Alle diese
Informationen werden dann in Schaltungssimulation umgesetzt. Das
Ergebnis der Schaltungssimulation ist dann die Hauptursache für den Absturz,
weil eines der Zugangssignale mit möglichem Auffrischsignal kollidiert
und der Automat somit nicht entscheiden konnte, welche Aktion ausgeführt wird.
-
Nach
einer kleinen Berechnung, wie ein 40-Sekunden-Muster (zufällig oder beliebig) erzeugt werden
kann unter Verwendung der Anwendungsspezifikation TRC 70 Nanosekunden
(d.h. jeder Vektor beträgt
70 Nanosekunden) zur Erfassung eines solchen Fehlers. Es wird sofort
erkannt, daß die
Größe des Prüfmusters
unmöglich
zu erreichen ist, oder keiner der Mustergeneratoren ein solches
großes Muster
behandeln kann. Es könnte
einige Tage dauern, um nur ein einziges Muster zu generieren. Außerdem sind
30 Sekunden nur einer der Werte für einen Entwurf oder Chip,
ein bestimmter anderer Test oder Chip kann nach 1 Stunde oder 2
Stunden ausfallen usw. Deshalb ist LRT in dieser bestimmten Analysephase
so wichtig.