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DE60219703T2 - Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen - Google Patents

Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen Download PDF

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DE60219703T2
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chip
area
insulating layer
region
voltage
Prior art date
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Ubaldo Mastromatteo
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HP Inc
Original Assignee
STMicroelectronics SRL
Hewlett Packard Co
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Publication date
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Description

  • Wie bekannt ist, erfordert ein Durchgang von Hochspannungsverbindungen an integrierten Schaltkreisen aus Halbleitermaterial, wie Silizium, bereits bei Spannungen von über 100 V die Anwendung von anspruchsvollen Lösungen für Layout und Prozessebenen, um die Effekte der in dem Halbleitermaterial erzeugten Aufladung und der Ladungsbewegungen in den Dielektrika zu überwinden. Tatsächlich kann in diesen Situationen eine Funktionsstörung in den integrierten Schaltkreisen auftreten.
  • Die einfachsten Lösungen, die gegenwärtig angewendet werden, um die oben genannten Effekte zu überwinden, umfassen das Vorsehen von Feldplatten, d.h. elektrostatischen Abschirmungen von Halbleitermaterial, üblicherweise dotiertem polykristallinen Silizium oder Metall, die sich zwischen den Verbindungslinien und den abzuschirmenden Gebieten erstrecken. Diese Feldplatten verändern das elektrische Feld, das in kritischen Gebieten, wie den Isolierungen für Verbindungen des positiven Potentials und N-dotierten Gebieten für Verbindungen des negativen Potentials, existiert.
  • Außerdem erhöht sich die Dicke der dielektrischen Schicht, an welcher sich die Verbindungen erstrecken, wenn sich die von den Verbindungen übertragenen Spannungen erhöhen. Über einen bestimmten Spannungswert hinaus ist jedoch die Dicke beträchtlich und nicht immer mit bestehenden Prozessen und dimensionalen Anforderungen kompatibel. Folglich werden, wann immer es möglich ist, die Verbindungen in Form einer „Brücke" unter Verwendung von Bonddrähten hergestellt.
  • Besondere Probleme sind im Falle von hohen Spannungen anzutreffen, die Teilen von Vorrichtungen zugeführt werden, die an verschiedenen Wafern ausgebildet sind, von denen einige jene mit Niederspannung sind. In diesem Falle nehmen tatsächlich die verschiedenen Wafer unterschiedliche Teile der Vorrichtungen auf, welche durch Bondstrukturen elektrisch und mechanisch zu verbinden sind.
  • Insbesondere werden in diesen Vorrichtungen die verschiedenen Teile durch Verbindungen aus Metall und stark dotiertem Silizium verbunden, welche in der Lage sein müssen, hohen Spannungen zu widerstehen und diese zu begrenzen, um zu verhindern, dass die damit verbundenen hohen elektrischen Felder den einwandfreien Betrieb der Niederspannungsteile beeinträchtigen oder behindern.
  • Dies ist z.B. nach der DE-A-19 958 486 der Fall, welche eine integrierte Halbleitervorrichtung mit den Merkmalen des Oberbegriffs des Anspruchs 1 offenbart.
  • Die US-A-5,767,001 und US-A-5,504,032 offenbaren andere integrierte Halbleitervorrichtungen, die durch übereinander angeordnete Chips gebildet und über Metallbereiche verbunden werden.
  • Die FR-A-2 797 140 offenbart einen Prozess zum Bilden von Durchkontaktierungen aus demselben Halbleitermaterial, das den Chip bildet.
  • Das Ziel der vorliegenden Erfindung ist es, die Beschränkungen des Standes der Technik durch Bereitstellen eines Verbindungssystems in einer Vorrichtung zu überwinden, die in verschiedenen Wafern ausgebildet ist und Hochspannungsteile und Niederspannungsteile aufweist.
  • Gemäß der vorliegenden Erfindung ist eine integrierte Halbleitervorrichtung vorgesehen, wie in Anspruch 1 definiert ist.
  • Zum besseren Verständnis der vorliegenden Erfindung werden nun bevorzugte Ausführungsformen davon, um bloß nicht beschränkende Beispiele vorzulegen, mit Bezug auf die beigefügten Zeichnungen beschrieben, wobei:
  • 1 einen Längsschnitt einer Datenspeichervorrichtung darstellt;
  • 2 eine Querschnittsansicht der Vorrichtung aus 1 entlang der Linie II-II ist;
  • 3 einen Längsschnitt der Vorrichtung aus 1 entlang einer Schnittebene parallel zu der aus 1 zeigt;
  • 4 eine Querschnittsansicht der Vorrichtung aus 3 entlang der Linie IV-IV ist;
  • 5 eine perspektivische Schnittansicht einer anderen Ausführungsform der Vorrichtung aus 1; und
  • 6 eine perspektivische Schnittansicht der Vorrichtung aus 5 entlang einer Schnittebene parallel zu der aus 5 ist und eine andere Art der Verbindung zeigt.
  • Wie in 1 gezeigt, weist eine Datenspeichervorrichtung 1 drei aneinander angeordnete Chips auf; nämlich einen unteren Chip 4, welchem eine erste Höchstwertspannung V1 (höher als 100 V; zum Beispiel 300, 500 oder 1000 V) zugeführt wird, einen mittleren Chip 5, der als Ganzes auf eine niedrige Spannung eingestellt ist, und einen oberen Chip 6, welchem die erste Spannung zugeführt werden muss. Der untere Chip 4 hat größere Dimensionen als der mittlere Chip 5 und der obere Chip 6 und steht seitlich in Bezug auf die anderen beiden wenigstens an der einen Seite 4a (an der linken in 1) vor. In der Praxis haben der mittlere Chip 5 und der obere Chip 6 eine entsprechende Seite 5a und 6a, welche zueinander ausgerichtet sind und in Bezug auf die entsprechende Seite 4a des unteren Chips 4 zurückgesetzt sind.
  • Im Einzelnen nimmt der untere Chip 4 die Niederspannungs-Steuerschaltung 7 (in 1 durch elektronische Komponenten schematisch dargestellt) auf und weist ein erstes Substrat 10 aus Halbleitermaterial (üblicherweise Silizium) auf, das mit Masse verbunden ist. Eine erste Isolierschicht 11 aus dielektrischem Material erstreckt sich auf dem ersten Substrat 10 des unteren Chips 4 und nimmt verschiedene Metallebenen auf (wie in 3 besser zu sehen ist); sie trägt darüber hinaus an ihrer Oberfläche 11a in dem Gebiet des unteren Chips 4, das in Bezug auf die Chips 5, 6 vorsteht, einen Pad-Bereich 12, der über einen elektrischen Draht 13 und diskrete Komponenten, die an einer gedruckten Schaltkarte (nicht gezeigt) positioniert sind, mit einem Hochspannungsgenerator (auch nicht gezeigt) verbunden ist, der zum Beispiel eine Spannung von 1000 V erzeugt.
  • Der Pad-Bereich 12 ist über eine erste Lücke 14 mit einem ersten Ende eines Metallverbindungsbereichs 15 verbunden, der sich in der ersten Isolierschicht 11 erstreckt, die zum Beispiel in der letzten Metallebene ausgebildet ist, um so weit wie möglich von dem ersten Substrat 10 des unteren Chips 4 entfernt gelegt zu sein. Ein zweites Ende des Metallverbindungsbereichs 15 ist über eine zweite Lücke 16 mit einem ersten Kontaktbereich 17 aus Metall verbunden, der an der Oberfläche 11a der ersten Isolierschicht 11 unterhalb des mittleren Chips 5 ausgebildet ist. Unter dem Metallverbindungsbereich 15 sind keine Komponenten vorhanden, um irgendeine Funktionsstörung und Beeinträchtigung zu verhindern, die durch das hohe elektrische Feld verursacht wird, das von dem Metallverbindungsbereich 15 erzeugt wird.
  • Der mittlere Chip 5 wird von einem Körper 21 aus Halbleitermaterial gebildet, der auf eine zweite Spannung mit einem niedrigen Wert, zum Beispiel Masse, eingestellt ist. Der Körper 21 nimmt eine mikromechanische Speicherstruktur mit einer freihängenden mobilen Struktur 27 und einer Verbindungsstruktur 20 auf.
  • Die freihängende mobile Struktur 27 ist auf wenigstens eine dritte Spannung V2 mit einem Absolutwert niedriger als die erste Spannung V1 und abweichend von der zweiten Spannung (zum Beispiel ist die dritte Spannung 3 bis 10 V) eingestellt.
  • Die Verbindungsstruktur 20 hat das Ziel der Übertragung der ersten Spannung von dem unteren Chip 4 an den oberen Chip 6 und weist einen Durchkontaktierungsbereich 22 auf, welcher durch drei Isolierungsbereiche 23, 24 und 25 von dem Rest des Körpers 21 isoliert ist. Der Durchkontaktierungsbereich 22 ist an dem ersten Kontaktbereich 17 und in direktem elektrischen Kontakt mit diesem angeordnet. Die Isolierungsbereiche 23, 24 und 25, zum Beispiel aus Siliziumdioxid, sind von dem Durchgangstyp (und erstrecken sich daher über die Dicke des mittleren Chips 5 hinweg), und jeder von ihnen weist einen halbkreisförmigen Abschnitt 23a, 24a, 25a und zwei geradlinige Abschnitte 23b, 24b, 25b auf (2). Die halbkreisförmigen Abschnitte 23a, 24a, 25a der drei Isolierungsbereiche 23–25 sind konzentrisch und umschließen teilweise den Durchkontaktierungsbereich 22. Die geradlinigen Abschnitte 23b, 24b, 25b sind parallel zueinander und erstrecken sich tangential von den beiden Enden des jeweiligen halbkreisförmigen Abschnitts 23a, 24a, 25a so weit wie die Seite 5a des mittleren Chips 5, so dass die Isolierungsbereiche 23–25 in Draufsicht gesehen U-förmig sind.
  • Die freihängende mobile Struktur 27, zum Beispiel ein übertragender Mikroaktuator, weist eine Mehrzahl von freihängenden Bereichen 28 auf, die in an sich bekannter Weise durch Stützarme (nicht gezeigt) mit dem Rest des Körpers 21 des mittleren Chips 5 verbunden sind.
  • Ein zweiter Kontaktbereich 29, vorzugsweise aus Metall, erstreckt sich an dem Durchkontaktierungsbereich 22 und in direktem elektrischen Kontakt mit diesem, und ist vertikal zu dem ersten Kontaktbereich 17 ausgerichtet. Der zweite Kontaktbereich 29 ist über eine dritte Lücke 30 mit einer ersten Metallleitungsstruktur 31 mit einer Mehrzahl von Metallebenen (hier drei) verbunden, die in einer zweiten Isolierschicht 32 des oberen Chips 6 ausgebildet ist. Die zweite Isolierschicht 32 deckt die Unterseite eines zweiten Substrats 33 ab, das zu dem oberen Chip 6 gehört. Das zweite Substrat 33 muss mit der ersten Spannung vormagnetisiert sein und nimmt dafür einen angereicherten Kontaktbereich 34 auf.
  • Der obere Chip 6 nimmt eine Steuerschaltung auf und trägt eine Matrix von Elektronenstrahlemittern, die nicht gezeigt ist und eine Sonde eines Speichers zur atomaren Auflösung (nicht gezeigt) bildet.
  • Erste und zweite Abstandsbereiche 35, 36 sind zwischen dem unteren Chip 4 und dem mittleren Chip 5 bzw. dem mittleren Chip 5 und dem oberen Chip 6 angeordnet. Die Abstandsbereiche 35, 36 sind aus isolierendem Material, wenn das Substrat 33 des oberen Chips 6 mit einer Spannung von über 300 V vormagnetisiert ist. Alternativ können für niedrigere Spannungen die Abstandsbereiche 35, 36 aus demselben Metallmaterial des ersten Kontaktbereichs 17 bzw. des zweiten Kontaktbereichs 29 ausgebildet sein. Die zweiten Abstandsbereiche 36, die zwischen dem mittleren Chip 5 und dem oberen Chip 6 angeordnet sind, umschließen zweckmäßigerweise sowohl das die Emittermatrix enthaltende Gebiet des oberen Chips 6 als auch das die freihängende mobile Struktur 27 aufweisende Gebiet der mittleren Chips 5 und dichten diese ab. Der Spalt zwischen dem oberen Chip 6 und dem mittleren Chip 5 ist zum Beispiel 1,5 μm, und ist mit Luft, Stickstoff oder einigen anderen Edelgasen gefüllt, oder ist in Vakuumzustände versetzt.
  • Eine Isoliermaterialschicht 37 deckt die untere Fläche des oberen Chips 6 ab.
  • Die 3 und 4 zeigen Abschnitte der Vorrichtung 1, welche die elektrischen Signalverbindungen zwischen der in dem oberen Chip 6 aufgenommenen Emittermatrix und den in dem unteren Chip 4 aufgenommenen Komponenten der Schaltung 7 aufnehmen. Insbesondere haben die elektrischen Verbindungen das Ziel der Übertragung des elektrischen Signals an die Schaltung 7, welche dieses von der ersten Spannung V1 (Höchstwert-Vormagnetisierungsspannung) entkoppelt.
  • 3 zeigt eine zweite Metallleitungsstruktur 40, die in der ersten Isolierschicht 11 des unteren Chips 4 unter Verwendung von drei Metallebenen ausgebildet ist und eine Komponente der Schaltung 7, die in dem ersten Substrat 10 ausgebildet ist, mit einem dritten Kontaktbereich 41 verbindet, der an der Oberfläche 11a der ersten Isolierschicht 11 angeordnet ist.
  • 3 zeigt die freihängende mobile Struktur 27 des mittleren Chips 5. Außerdem zeigt 3 eine Signalverbindungsstruktur 42, die in dem Körper 21 ausgebildet ist. Die Signalverbindungsstruktur 42 weist einen zylindrischen Bereich 43 aus Silizium auf, der sich über die gesamte Dicke des mittleren Chips 5 erstreckt und von drei Isolierungsringen 44, 45 und 46 umschlossen wird, welche konzentrisch zueinander und zu dem zylindrischen Bereich 43 sind. Insbesondere umschließt der Isolierungsring 44 den zylindrischen Bereich 43, und die Isolierungsringe 44–46 begrenzen zwischen ihnen einen ersten und einen zweiten ringförmigen Halbleiterbereich 47, 48 (siehe auch 4). Der zweite ringförmige Halbleiterbereich 48 (der äußerste) ist in direktem elektrischen Kontakt mit dem dritten Kontaktbereich 41. Die Isolierungsringe 44–45, die ringförmigen Halbleiterbereiche 47, 48 und der zylindrische Bereich 43 bilden ein kapazitives Element 50 mit zwei Reihenkondensatoren, wobei der zylindrische Bereich 43 und die ringförmigen Halbleiterbereiche 47, 48 die Platten bilden und die Isolierungsringe 44–45 das mittlere Dielektrikum bilden. Der Isolierungsring 46 (der äußerste) isoliert das kapazitive Element 50 von dem Rest des Körpers 21.
  • Der zylindrische Bereich 43 ist in direktem elektrischen Kontakt mit einem vierten Kontaktbereich 51 aus Metallmaterial und zwischen dem mittleren Chip 5 und dem oberen Chip 6 angeordnet. Der vierte Kontaktbereich 51 ist mit einer vierten Metallleitungsstruktur 52 elektrisch verbunden, die eine Mehrzahl von Ebenen (hier drei) aufweist, die in der zweiten Isolierschicht 32 des oberen Chips 6 ausgebildet sind.
  • Dadurch können elektrische Signale zwischen der Emittermatrix (nicht gezeigt), die in dem oberen Chip 6 ausgebildet ist, und der Schaltung 7, die in dem unteren Chip 4 integriert ist, mit Gleichstromentkopplung über das kapazitive Element 50 ausgetauscht werden. Außerdem kann der Körper 21 des mittleren Chips 5 selbst in dem Gebiet unmittelbar an der Außenseite des Isolierungsringes 46 ungeachtet der in dem zylindrischen Bereich 43 vorhandenen hohen Spannung (zum Beispiel 300 oder 1000 V) mit Masse elektrisch verbunden werden.
  • Außerdem hat wegen der Form des Durchkontaktierungsbereichs 22 und des Fehlens von elektronischen Komponenten unterhalb des Metallverbindungsbereichs 15 die Vorrichtung 1 keine Strukturen, die über oder unter dem Metallverbindungsbereich 15 auf einer niedrigen Spannung (oder sogar auf Massespannung) zu halten sind; folglich gefährdet das hohe elektrische Feld, das von dem Metallverbindungsbereich 15 erzeugt wird, in keiner Weise den Betrieb irgendeines der Teile der Vorrichtung 1.
  • Die Vorrichtung 1 wird wie nachfolgend beschrieben hergestellt. Zunächst wird die Schaltung 7 in einem ersten Werfer aus Halbleitermaterial gebildet, welcher den unteren Chips 4 bilden soll. Als nächstes werden in bekannter Weise die erste Isolierschicht 11, der Metallverbindungsbereich 15, die dritte Metallleitungsstruktur 40, der Pad 12 und die Kontakt- und Abstandsbereiche 17, 41 und 35 gebildet. Entweder gleichzeitig oder separat werden tiefe Einschnitte in einem zweiten Wafer aus Halbleitermaterial gebildet, welcher den mittleren Chip 5 bilden soll, und werden mit Isoliermaterial gefüllt, um die Isolierungsbereiche 23–25 und die Isolierungsringe 44–46 zu bilden. Tiefe Einschnitte werden darüber hinaus zum Definieren der freihängenden mobilen Struktur 27 gebildet. Der zweite Werfer wird umgedreht und mit dem ersten Werfer gebondet, und dann wird dessen Dicke reduziert, bis die Isolierungsbereiche 23–25 und die Isolierungsringe 44–46 von der Rückseite erreicht sind. Entweder gleichzeitig oder separat wird ein dritter Werfer, welcher den oberen Chip 6 bilden soll, derart bearbeitet, dass sowohl die Emittermatrix, die zweite Isolierschicht 32, die zweite und die vierte Metallleitungsstruktur 31, 52 als auch die Kontakt- und Abstandsbereiche 29, 51, 36 gebildet werden. Als nächstes wird der dritte Werfer umgedreht und mit dem zweiten Werfer gebonded, und die Werfer werden geschnitten.
  • Die 5–6 zeigen eine andere Ausführungsform der in den 1–4 dargestellten Vorrichtung 1, die zweckmäßig ist, wenn der Spalt zwischen dem mittleren Chip 5 und dem oberen Chip 6 klein ist (zum Beispiel 1,5 μm) und die Spannung des Substrats 33 des oberen Chips 6 hoch ist, so dass ein elektrisches Feld größer oder gleich 200 V/μm vorhanden ist. Tatsächlich könnte mangels adäquater Messungen dieser Feldwert bewirken, dass die freihängende mobile Struktur 27 zusammenfällt.
  • Um dieses Risiko zu reduzieren, ist gemäß den 5–6 eine elektrostatische Abschirmstruktur 70 derart vorgesehen, dass das Gebiet des äquivalenten Kondensators reduziert wird, der von dem oberen Chip 6 und dem mittleren Chip 5, welche einander gegenüberliegen, und von dem zwischen ihnen eingeschlossenen Dielektrikum (Luft oder ein anderes Gas) gebildet wird.
  • Im Einzelnen zeigt 5 eine Datenspeichervorrichtung 60 mit einer allgemeinen Struktur wie jener der Datenspeichervorrichtung 1 aus 1. Folglich sind die Teile der Vorrichtung 60 aus 5, welche dieselben wie jene der Vorrichtung 1 aus den 1–4 sind, mit denselben Bezugszeichen bezeichnet und werden nicht irgendwie weiter beschrieben.
  • In 5 wird von einem Pad 12, der an dem unteren Chip 4 angeordnet ist, eine mittlere bis hohe Spannung (zum Beispiel 300 V) über einen Metallverbindungsbereich 15 an den ersten Kontaktbereich 17 übertragen, der sich an der Oberfläche 11a der ersten Isolierschicht 11 erstreckt.
  • Der mittlere Chip 5 nimmt in dem Verbindungsabschnitt 20 eine Isolierungsstruktur 63 gleich dem Verbindungsabschnitt 20 aus den 1 und 2 auf und weist daher einen Durchkontaktierungsbereich 22 auf, der durch drei Isolierungsbereiche 23, 24 und 25 von dem Rest des Körpers 21 isoliert ist. Der Durchkontaktierungsbereich 22 ist an dem ersten Kontakt bereich 17 angeordnet und mit diesem elektrisch verbunden. Außerdem ist er mit dem zweiten Kontaktbereich 29 elektrisch verbunden. Folglich sind der Durchkontaktierungsbereich 22 und der erste und der zweite Kontaktbereich 17, 29 auf einer hohen Spannung (gleich der Spannung, die an dem Pad 12 angelegt ist); der Körper 21 des mittleren Chips 5 außerhalb der Isolierungsbereiche 23, 24 und 25 ist auf einer niedrigen Spannung (Masse), und die leitenden Bereiche zwischen benachbarten Paaren von Isolierungsbereichen 23, 24 und 25 sind auf mittleren Spannungen zwischen der hohen Spannung und der niedrigen Spannung.
  • Der obere Chip 6 aus 5, von dem nur die zweite Isolierschicht 32 und die zweite Metallleitungsstruktur 31 gezeigt sind, hat dieselbe Struktur wie in 1, mit Ausnahme der Tatsache, dass er eine elektrostatische Abschirmstruktur 70 trägt.
  • Die elektrostatische Abschirmstruktur 70 weist eine dielektrische Schicht 71 und eine leitende Schicht 72 auf. Die dielektrische Schicht 71 ist zum Beispiel aus einem Polymer, wie Polyimid, erstreckt sich an der Unterseite des oberen Chips 6, und hat eine Dicke von vorzugsweise 3–5 μm. Die leitende Schicht 72 deckt die dem mittleren Chip 5 gegenüberliegende Fläche der dielektrischen Schicht 71 ab, ist vorzugsweise aus Metall (zum Beispiel Aluminium), und hat eine Dicke von beispielsweise 0,5–1 μm.
  • Die leitende Schicht 72 ist über Stoßbereiche 73 aus Metall, die sich zwischen der leitenden Schicht 72 der elektrostatischen Abschirmung 70 und dem mittleren Chip 5 erstrecken, mit dem mittleren Chip 5 elektrisch verbunden. Speziell sind die Stoßbereiche 73 in direktem elektrischen Kontakt mit dem Körper 21 des mittleren Chips 5 und halten daher die leitende Schicht 72 auf der Spannung des mittleren Chips 5 (d.h. Massespannung).
  • Dadurch erstreckt sich die elektrostatische Abschirmstruktur 70 zwischen dem oberen Chip 6 mit einer hohen Spannung und dem mittleren Chip 5 und insbesondere der freihängenden mobilen Struktur 27, so dass das Risiko des Zusammenfallens der freihängenden mobilen Struktur 27 in Richtung zu dem oberen Chip 6 reduziert wird.
  • Die elektrostatische Abschirmstruktur 70 wird vorzugsweise durch Auftragen und Definieren einer dielektrischen Materialschicht (zum Beispiel Polyimid) an der Oberfläche der zweiten Isolierschicht 32 eines Wafers gebildet, der den oberen Chip 6 bilden soll und in welchem die beabsichtigten Strukturen, wie die Emittermatrizen und die ersten Metallleitungsstrukturen 31, bereits vorgesehen sind. Dadurch wird die Abschirmschicht 71 gebildet. Als nächstes wird eine Metallschicht aufgetragen und definiert, um die leitende Schicht 72 zu bilden. Dann werden die Stoßbereiche 73 und die zweiten Kontaktbereiche 29 in bekannter Weise gebildet, zum Beispiel durch Herstellen einer Negativmaske aus Opfermaterial, die mit Öffnungen versehen ist, wo die Stoßbereiche 73 und die zweiten Kontaktbereiche 29 auszubilden sind, durch Auftragen von Metall, und durch Entfernen des überschüssigen Metalls und anschließend des Opfermaterials.
  • 6 zeigt die elektrostatische Abschirmstruktur 70 in dem Gebiet der Signalverbindungen zwischen dem oberen Chip 6 und der in dem unteren Chip 4 integrierten Schaltung 7, die mit Bezug auf die 3 und 4 ausführlich beschrieben ist.
  • Schließlich ist es offensichtlich, dass Modifikationen und Variationen an den hierin beschriebenen Vorrichtungen durchgeführt werden können, ohne dadurch von dem Bereich der vorliegenden Erfindung abzuweichen.
  • Zum Beispiel ist die Erfindung bei irgendeiner Vorrichtung mit drei Chips anwendbar, die an der Oberseite einer jeweils anderen angeordnet und miteinander gebonded sind, wobei unabhängig von der Art der in den Chips gebildeten Mikrostruktur und/oder Schaltung eine hohe Spannung (d.h. höher als 100 V) zwischen zwei Endchips angelegt werden muss, während der mittlere Chip auf eine niedrige Spannung eingestellt wird. Außerdem kann die Anzahl der Isolierungsbereiche 23–25 oder der Isolierungsringe 44–46, mit einem Minimum von zwei, wie auch immer irgendeine sein, die der zu übertragenden hohen Spannung entspricht und mit dem damit verbundenen Erfordernis zur Begrenzung der Gesamtabmessungen vereinbar ist. Ferner können die in den 1 und 2 gezeigten Verbindungsstrukturen 20 und die in den 3 und 4 gezeigten Signalverbindungsstrukturen 42 auch nicht in derselben Vorrichtung nebeneinander bestehen, falls nur eine von ihnen benötigt werden sollte.

Claims (15)

  1. Integrierte Halbleitervorrichtung (1; 60), aufweisend: einen ersten Chip (4) mit einem ersten Substrat (10) aus Halbleitermaterial und ersten Hochspannungsbereichen (12–17), die bei Benutzung auf eine erste Höchstwertspannung eingestellt sind; einen zweiten Chip (6) aus Halbleitermaterial mit zweiten Hochspannungsbereichen (31, 33), die bei Benutzung auf die erste Höchstwertspannung eingestellt sind; einen dritten Chip (5), der einen Körper (21) aus Halbleitermaterial aufweist und sich zwischen dem ersten und zweiten Chip erstreckt; einen Durchkontaktierungsbereich (22; 43), der in dem dritten Chip ausgebildet ist und mit dem ersten und zweiten Hochspannungsbereich verbunden ist; und einen Durchisolierungsbereich (23–25; 44–46), der den Durchkontaktierungsbereich umschließt und den Durchkontaktierungsbereich von dem Rest des Körpers (21) isoliert, gekennzeichnet dadurch, dass der Körper (21) bei Benutzung auf eine zweite Spannung eines niedrigen Wertes niedriger als die erste Spannung eingestellt ist, und dadurch, dass der Durchkontaktierungsbereich (22, 43) aus demselben Halbleitermaterial wie der dritte Chip (5) ist und bei Benutzung die erste Spannung von dem ersten Chip (4) an die zweiten Hochspannungsbereiche (31, 33) des zweiten Chips überträgt.
  2. Vorrichtung nach Anspruch 1, wobei der Durchisolierungsbereich (23–25; 44–46) wenigstens einen ersten Isolierungsbereich (24; 45), der den Durchkontaktierungsbereich (22; 43) umschließt, und einen zweiten Isolierungsbereich (25; 46) aufweist, der den ersten Isolierungsbereich in einem Abstand umschließt, wobei sich ein dritter Halbleiterbereich (48) zwischen dem ersten und zweiten Isolierungsbereich erstreckt.
  3. Vorrichtung nach Anspruch 2, wobei der Durchisolierungsbereich (23–25; 44–46) ferner einen dritten Isolierungsbereich (23; 44) aufweist, der sich zwischen dem Durchkontaktierungsbereich (22; 43) und dem ersten Isolierungsbereich (24; 45) erstreckt, wobei sich ein vierter Halbleiterbereich (47) zwischen dem dritten und ersten Isolierungsbereich erstreckt.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Chip ferner eine erste Isolierschicht (11) an der Oberseite des ersten Substrats und eine äußere Verbindungsstruktur (12–17) aufweist, die sich wenigstens teilweise an der Oberseite der ersten Isolierschicht erstreckt und einen ersten Kontaktbereich (17) aufweist, der an der Oberseite der ersten Isolierschicht (11) ausgebildet und in elektrischem Kontakt mit dem Durchkontaktierungsbereich (22) ist, und wobei der zweite Chip (6) ein zweites Substrat (33) aus Halbleitermaterial, eine zweite Isolierschicht (32) an der Oberseite des zweiten Substrats und eine erste Verbindungsleitungsstruktur (31) aufweist, die in der zweiten Isolierschicht ausgebildet ist, wobei sich ein zweiter Kontaktbereich (29) zwischen der zweiten Isolierschicht und dem dritten Chip (5) erstreckt und in elektrischem Kontakt mit der ersten Verbindungsleitungsstruktur und dem Durchkontaktierungsbereich ist.
  5. Vorrichtung nach Anspruch 4, wobei die äußere Verbindungsstruktur (12–17) einen äußeren Pad-Bereich (12), der sich an der ersten Isolierschicht (11) erstreckt, und einen Metallverbindungsbereich (15) aufweist, der sich in der Isolierschicht erstreckt und ein erstes Ende in direktem elektrischen Kontakt mit dem äußeren Verbindungsbereich und ein zweites Ende in direktem elektrischen Kontakt mit dem ersten Kontaktbereich (17) aufweist.
  6. Vorrichtung nach Anspruch 5, wobei der Durchkontaktierungsbereich (22) in einer Draufsicht eine längliche Form hat, die sich an dem Metallverbindungsbereich (15) erstreckt, und wobei der Durchisolierungsbereich (23–25) im Wesentlichen U-förmig ist.
  7. Vorrichtung nach Anspruch 6, wobei der Durchisolierungsbereich (23–25) einen halbkreisförmigen Abschnitt (23a–25a), der teilweise den Durchkontaktierungsbereich (22) umschließt, und ein Paar geradlinige Abschnitte (23b–25b) aufweist, die sich von dem halbkreisförmigen Abschnitt so weit wie ein Seitenrand des dritten Chips (5) außerhalb des Metallverbindungsbereichs (15) in Draufsicht erstrecken.
  8. Vorrichtung nach einem der Ansprüche 1 bis 3, ferner aufweisend ein Gleichstrom entkoppelndes kapazitives Element (50), das zwischen dem Durchkontaktierungsbereich (43) und elektronischen Niederspannungskomponenten (7) ausgebildet ist.
  9. Vorrichtung nach Anspruch 2 oder 3, wobei der Durchisolierungsbereich (44–46) eine zylindrische Röhrenform hat.
  10. Vorrichtung nach Anspruch 9, wobei der erste Chip (4) ferner eine erste Isolierschicht (11) an der Oberseite des ersten Substrats, eine elektronische Komponente (7), die wenigstens teilweise in dem ersten Substrat ausgebildet ist, und eine zweite Metallleitungsstruktur (40) aufweist, die in der ersten Isolierschicht ausgebildet und zwischen der elektronischen Komponente und einem dritten Kontaktbereich (41) angeschlossen ist, der an der Oberseite der ersten Isolierschicht ausgebildet und in elektrischem Kontakt mit dem dritten Halbleiterbereich (48) ist, und wobei der zweite Chip (6) ein zweites Substrat (33) aus Halbleitermaterial, eine zweite Isolierschicht (32) an der Oberseite des zweiten Substrats und eine dritte Metallleitungsstruktur (52) aufweist, die in der zweiten Isolierschicht ausgebildet ist und einen vierten Kontaktbereich (51) aufweist, der sich zwischen der zweiten Isolierschicht und dem Durchkontaktierungsbereich (43) erstreckt.
  11. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend eine Abschirmstruktur (70), die sich zwischen dem zweiten Chip (6) und dem dritten Chip (5) erstreckt.
  12. Vorrichtung nach Anspruch 11, wobei die Abschirmstruktur (70) eine dielektrische Schicht (71), die sich an einer Fläche des zweiten Chips (6) gegenüber dem dritten Chip (5) erstreckt, und eine leitende Schicht (72) aufweist, welche die dielektrische Schicht abdeckt und dem dritten Chip gegenüberliegt.
  13. Vorrichtung nach Anspruch 12, wobei die leitende Schicht (72) mit dem Körper (21) elektrisch verbunden ist.
  14. Vorrichtung nach Anspruch 12 oder 13, wobei sich elektrische Verbindungsbereiche (73) aus leitendem Material zwischen der leitenden Schicht (72) und dem Körper (21) erstrecken und in elektrischem Kontakt mit diesen sind.
  15. Vorrichtung nach einem der Ansprüche 12 bis 14, wobei die dielektrische Schicht (71) eine Polyimidschicht ist.
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