DE60203411T2

DE60203411T2 - Übertragungsverfahren

Info

Publication number: DE60203411T2
Application number: DE60203411T
Authority: DE
Inventors: Bernhard Raaf; Walter Martin DÖTTLING; Jürgen MICHEL
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 2001-10-15
Filing date: 2002-10-02
Publication date: 2005-09-08
Anticipated expiration: 2022-10-03
Also published as: WO2003034640A1; BR0213283A; ES2237704T3; JP4090053B2; EP1436933A1; KR100945603B1; CN1572081A; DE60203411D1; CN1309196C; JP2005506756A; EP1436933B1; BRPI0213283B1; US20050041572A1; KR20050033041A; US7324472B2

Description

Gebiet der Erfindung
Die Erfindung betrifft ein Verfahren zum Verteilen von Bits auf Zuverlässigkeitspositionen, mit denen eine Wahrscheinlichkeit verknüpft ist, dass ein Bit auf einer Zuverlässigkeitsposition korrekt übertragen wird. Dieser Prozess wird auch als Prioritätsabbildung bezeichnet.
Hintergrund der Erfindung
Ein wichtiger Aspekt für Kommunikationssysteme besteht darin, hohe Transfergeschwindigkeiten zu erzielen. Im Falle eines Mobilfunksystems ist dies besonders wichtig für Abwärtsverbindungen, das heißt für Verbindungen von einer Basisstation zu einem Endgerät. Für UMTS (Universal Mobile Telecommunications Systems, Universelle Mobilfunk-Telekommunikationssysteme) wird gegenwärtig der so genannte High Speed Downlink Packet Access (HSDPA) entwickelt, welcher maximale Datenübertragungsgeschwindigkeiten von 10,8 Mbps (Megabit pro Sekunde) ermöglicht.
Der HSDPA-Datenkanal ist im Wesentlichen eine Verbesserung des existierenden UMTS Downlink Shared Channels (DSCH, Abwärtsverbindungs-Gemeinschaftskanal). HSDPA ermöglicht es, für unterschiedliche Teilnehmer oder Mobilstationen Übertragungen im Codemultiplexverfahren mit bis zu 15 Codes und einem Spreizfaktor von 16 durchzuführen. Der primäre Mehrfachzugriff erfolgt jedoch im zeitlichen Bereich, wo für jedes Übertragungszeitintervall (Transmission Time Interval, TTI), welches 3 UMTS-Slots (d. h. 2 ms) entspricht, unterschiedliche Teilnehmer festgelegt werden können. Ebenso kann sich die Anzahl der einem Teilnehmer zugewiesenen Codes von TTI zu TTI ändern. In Abhängigkeit von der Systembelastung und den Kanalbedingungen passt die Basisstation oder der Knotenpunkt B Modulation und Coderate für jeden Teilnehmer an. Eine bestimmte Kombination von Coderate und Modulation wird als MCS-Level (Modulation and Coding Scheme, Modulations- und Codierungsschema) bezeichnet. Der MCS-Level kann sich von TTI zu TTI ändern. Er wird von der Basisstation auf der Grundlage von Rückmeldeinformationen oder Kanalqualitätsinformationen (Channel Quality Information, CQI) vom Teilnehmerendgerät oder von der Mobilstation bestimmt, welche von Messungen des Kanalzustands stammen. Die Kanalqualitätsinformationen werden mit einer Periodizität gesendet, welche von einem bis zu 80 TTI betragen kann.
Um die hohen Datenübertragungsgeschwindigkeiten zu erreichen, werden Modulations- und Codierungsschemata verwendet, welche eine hohe Informationsübertragungsgeschwindigkeit pro Code ermöglichen. Daher werden so genannte höhere Modulationsverfahren verwendet, bei denen ein Symbol mehr als 2 Bits enthält. Ein Beispiel ist 16-QAM (Quadrature Amplitude Modulation, Quadratur-Amplitudenmodulation). Bei diesen Modulationsverfahren sind die einzelnen Positionen für ein Bit innerhalb eines Symbols nicht in gleichem Maße geschützt. Deshalb ist man bestrebt, wichtige Bits auf gut geschützte Positionen und weniger wichtige Bits auf weniger geschützte Positionen abzubilden. Dies wird als Bit Priority Mapping (Bitprioritätsabbildung) bezeichnet und weiter unten anhand eines Beispiels, welches HSDPA betrifft, ausführlicher erläutert. Ferner werden für die Kanalcodierung so genannte Turbocodes mit einer Rate R = 1/3 verwendet. Die Rate gibt das Verhältnis der Gesamtzahl der Bits zur Anzahl der Nutzbits oder systematischen Bits an.
1.1. Die HSDPA Codierungskette (siehe 1 und 2)
Es wurde vorgeschlagen, Bit Priority Mapping in die aktuelle HSDPA Codierungskette einzubeziehen, was nachfolgend unter Bezugnahme auf 1 nochmals dargelegt wird.
Der Ausgang eines Turbocodierers (Turbo Enc) besteht in diesem Falle aus drei Bitklassen: aus systematischen Bits, welche die Nutz- oder tatsächlichen Informationen enthalten, und zwei Gruppen von Paritätsbits (Bits der Parität 1 und Bits der Parität 2), welche für die Fehlerkorrektur verwendet werden. Die Daten werden in eine erste Ratenanpassungseinheit (Erste Ratenanpassung) eingespeist, wo die Paritätsbits einer ersten Ratenanpassung unterzogen werden. Die Daten werden in einem virtuellen IR-(inkrementalen Redundanz-)Puffer (Virtueller IR-Puffer) gespeichert, bevor sie in eine zweite Ratenanpassungseinheit (Zweite Ratenanpassung) eingespeist werden, wo alle Bitklassen einer zweiten Ratenanpassung unterzogen werden (RM Sys, RM P1_2, RM P2_2).
Die Ausgänge der einer Ratenanpassung unterzogenen Bitklassen werden jeweils einer Einheit für Bit Priority Mapping und Verschachtelung (Bit Priority Mapper und Interleaver) zugeführt, wo die verschiedenen Eingangsdaten, das heißt die systematischen Bits und die verschiedenen Gruppen von Paritätsbits, in eine Bitverteilungseinheit (Bit Distribution, DU) eingespeist. Nach der Bitverteilungseinheit DU werden die Bits vor der Abbildung auf einen physikalischen Kanal mit Verschachtelungseinheiten verschachtelt (gemäß Release R99 mit einem (32 × 30) Interleaver (R99 Intlv (32 × 30)).
In der Bitverteilungseinheit DU wird eine so genannte Prioritätsabbildung durchgeführt. Unter Prioritätsabbildung ist Folgendes zu verstehen:
Wenn ein Modulationsschema verwendet wird, das höher ist als QPSK (Quadrature Phase Shift Keying, Vierphasen-Modulation), das heißt, wenn mehr Bits in ein Symbol codiert werden als bei QPSK, sind die verschiedenen Bitpositionen unterschiedlich zuverlässig, wie aus 2 ersichtlich ist, wo vier Schemata der 16-QAM-Modulation dargestellt sind. Jede der 16 Kombinationen der Werte von Realteil und Imaginärteil wird als ein Symbol bezeichnet und stellt eine Bitsequenz dar. Die Reihenfolge der Bit-Abbildung ist i₁q₁i₂q₂ für alle Konstellationen. Der Unterschied zwischen den Schemata a–d besteht nur in der Zuweisung des Wertes des Realteils zu i₁ und i₂ und der Zuweisung des Wertes des Imaginärteils zu q₁ und q₂. Es ist offensichtlich, dass Bitpositionen, bei denen eine Änderung des Wertes zwischen 0 und 1 an den Rändern eines Quadranten stattfindet, besser geschützt sind als Positionen, wo die Wertänderung innerhalb eines Quadranten erfolgt. Folglich sind in Abhängigkeit von der Reihenfolge der Bit-Abbildung zum Beispiel die die höchstwertigen Bits (Most Significant Bits, MSB) besser geschützt als die niedrigstwertigen Bits (Least Significant Bits, LSB).
Nun entsteht das Problem, Bits bestimmten Positionen innerhalb eines Symbols zuzuweisen. Für Turbocodierer existieren Bitklassen mit unterschiedlichen Prioritäten, das heißt, ihr korrekter Empfang ist nicht in gleichem Maße wichtig. Bei diesen unterschiedlichen Bitklassen handelt es sich um die zuvor erwähnten systematischen Bits mit der höchsten Priorität und die Bits der Parität 1 und Parität 2 mit einer niedrigeren Priorität. Daher werden systematische Bits vorzugsweise Positionen mit höherer Zuverlässigkeit zugewiesen. Eine ausführliche Beschreibung des bis jetzt angewendeten Verteilungsverfahrens ist in Abschnitt 2 zu finden.
Nach der Bitverteilung wird ein Verschachtelungsprozess gemäß den im UMTS-Standard implementierten Regeln durchgeführt.
2. Die Bitverteilungseinheit (siehe 3 und 4)
Im Mittelpunkt dieses Abschnitts steht die Bitverteilungseinheit (DU), welche ebenfalls in Verbindung mit HSDPA erläutert wird. In [1] wurde vorgeschlagen, nach der Funktionalität HARQ (Hybrid Automatic Repeat Request, hybride automatische Wiederholanforderung) eine Bitverteilungseinheit anzuhängen, welche Bit Priority Mapping ermöglicht. In 3 sind Einzelheiten der gegenwärtig verwendeten Bitverteilungseinheit dargestellt. Die Bitverteilungseinheit ist im Wesentlichen ein Interleaver, bei dem die Zeilenzahl der Anzahl der Bits pro Symbol entspricht. Zuerst wird der Strom der systematischen Bits zeilenweise in die Zeilen eins und zwei geschrieben, und anschließend werden die zwei Ströme von Bits der Parität 1 und Bits der Parität 2 abwechselnd in den verbleibenden Bereich geschrieben, das heißt vorzugsweise in die Zeilen 3 und 4. Falls nicht alle systematischen Bits in den Zeilen eins und zwei untergebracht werden konnten, werden systematische Bits auch in die Zeilen 3 und 4 geschrieben. Dieser Fall wird weiter unten behandelt.
Die Ausgabe der Daten, welche anschließend einer Verschachtelung unterzogen werden, erfolgt spaltenweise.
In [1] wird die Bitverteilungseinheit wie folgt beschrieben:
Die Daten werden zeilenweise in den Interleaver eingelesen und spaltenweise aus dem Interleaver ausgelesen. Um die Prioritätsabbildung durchzuführen, wird zuerst der gesamte vom Turbocodierer kommende Strom systematischer Bits eingelesen, gefolgt von abwechselnden Bits von den zwei Strömen von Paritätsbits. 3 veranschaulicht den Prozess der Bitverteilung für einen 16-QAM-Code mit der Rate [R =] ½. Es ist anzumerken, dass der Strom mit abwechselnder Parität von der rechten unteren Ecke des Interleavers aus gelesen werden könnte, so dass systematische Bits und Paritätsbits nicht von demselben Symbol kommen.
Somit können für R = ½ alle systematischen Bits auf Positionen hoher Zuverlässigkeit gesetzt werden, und es ist nicht erforderlich, eine "erfolgreiche" Verteilung auf Positionen niedriger Zuverlässigkeit für systematische Bits zu konstruieren, welche nicht auf Positionen hoher Zuverlässigkeit untergebracht werden können.
Wenn man jedoch die Bitverteilungseinheit genau betrachtet, ist es offensichtlich, dass für R ≠⁣ ½ die Bit-Abbildung suboptimal wird, da nun auch systematische Bits auf Positionen niedriger Zuverlässigkeit angeordnet werden, das heißt in diesem Beispiel auf der dritten und vierten Zeile. 4 zeigt ein Beispiel für R = 3/4. Auch hier erfolgen die Eingabe und Ausgabe der Daten auf analoge Weise, wie in 3 beschrieben, abgesehen von der Tatsache, dass in diesem Falle das gesamte letzte Drittel der systematischen Bits auf Bitpositionen niedriger Zuverlässigkeit abgebildet würde, und zwar auf eine blockweise Art und Weise, d. h. benachbarte Bits werden in der Verteilungseinheit auf benachbarten Positionen angeordnet. Für R < 1/2 würden die ersten Paritätsbits auf eine blockweise Art und Weise auf Bitpositionen hoher Zuverlässigkeit abgebildet. In beiden Fällen ist die Verteilung über den Frame recht inhomogen, wodurch Schwachstellen im Decodierungsprozess hervorgerufen werden. Die Abbildung auf Positionen hoher und niedriger Zuverlässigkeit wird nun in Verbindung mit 5, welche eine Bitverteilungseinheit DU zeigt, noch eingehender erläutert:
Die Bitverteilungseinheit DU kann durch eine Matrix r*c dargestellt werden, wobei r die Zeilenzahl und c die Spaltenzahl bezeichnet. Für eine Modulation vom Typ 16-QAM beträgt die Zeilenzahl vier, und in diesem Falle bilden vier Bits ein Symbol. Die Spaltenzahl wird so gewählt, dass die gewünschte Anzahl von Bits untergebracht werden kann. Die Bits werden zeilenweise in die Matrix eingespeist, beginnend mit den systematischen Bits und danach fortfahrend mit den Paritätsbits. Mit systematischen Bits gefüllte Positionen sind durch einen schraffierten Bereich gekennzeichnet. Wie weiter oben erläutert wurde, passen die systematischen Bits möglicherweise nicht genau in die ersten beiden Zeilen, welche für die 16-QAM-Modulation auf Positionen hoher Zuverlässigkeit abgebildet werden, sondern füllen entweder mehr als zwei Zeilen oder weniger als zwei Zeilen. In Kombination mit dem zeilenweisen Füllmodus führt dies dann zu der oben erwähnten blockweisen Abbildung.
Zuvor wurde in der deutschen Anmeldung 101 50 839.5 ein Abbildungsschema vorgeschlagen, welches dieses Problem verringert, indem ein einer Ratenanpassung ähnlicher Algorithmus für die Bitverteilung angewendet wird [2]. Dieses Verfahren beseitigt die oben erwähnten Nachteile einer ungleichmäßigen Verteilung systematischer Bits auf Positionen niedriger Zuverlässigkeit bzw. von Paritätsbits auf Positionen hoher Zuverlässigkeit und liefert eine recht gleichmäßige Verteilung von Bits auf den jeweiligen Zuverlässigkeitspositionen. Deshalb wird ein dem so genannten Ratenanpassungs-Algorithmus ähnlicher Algorithmus angewendet, um systematische Bits (eine Klasse von Bits) und Paritätsbits auf "hoch- und niedrig-zuverlässige" Bitströme (d. h. Bitströme, die dann eventuell bei einer Modulation auf Bitpositionen hoher bzw. niedriger Zuverlässigkeit abgebildet werden) zu verteilen.
Dieses Verteilungsverfahren erforderte jedoch einen recht komplexen Prozess, um alle möglichen Kombinationen von verschiedenen Modulationsschemata, Übertragungsgeschwindigkeiten, Codierungsraten usw. zu berücksichtigen.
Zusammenfassend ist zu sagen, dass es Diskussionen darüber gab, wie Bits für 16-QAM auf die Klassen hoher und niedriger Zuverlässigkeit verteilt werden können. Es gibt sehr einfache Verteilungsregeln, wie sie von Samsung, z. B. [6], und unlängst von Motorola [1] vorgeschlagen wurden, welche jedoch Blöcke von systematischen Bits zur Folge haben, die auf Positionen niedriger Zuverlässigkeit abgebildet werden. Durch unabhängige Simulationen wurde nachgewiesen, dass dieser Effekt die Leistungsfähigkeit verringert [2]. Es wurden noch weitere Verteilungsregeln vorgeschlagen, durch die eine gleichmäßige Verteilung der systematischen Bits niedriger Zuverlässigkeit innerhalb der Gesamtmenge der systematischen Bits erreicht wird, z. B. durch Anwendung einer Variante des Ratenanpassungsschemas [3]. Es wurde nachgewiesen, dass diese Regeln ihren Zweck hervorragend erfüllen, sie sind jedoch nicht so einfach.
Offenlegung der Erfindung
Wie aus der obigen Darlegung ersichtlich ist, steht man vor dem Dilemma, entweder ein gutes Schema der Bitverteilung zu haben, dass eine hohe Implementierungskomplexität erfordert, oder ein lediglich annehmbares Verteilungsschema, das nur eine mäßige Komplexität der Implementierung erfordert. Eine Aufgabe der Erfindung ist es, dieses Dilemma zu lösen.
Daher ist es ebenfalls eine Aufgabe der Erfindung, ein Verfahren zum Verteilen von Bits auf verschiedene Klassen von Positionen bereitzustellen, welches keinen hochkomplexen Verteilungsprozess erfordert und trotzdem eine akzeptable Gleichmäßigkeit der Bitverteilung bietet.
Außerdem ist es ein Aspekt der Erfindung, eine annehmbar homogene Bitverteilung in einem Frame auf Positionen unterschiedlicher Zuverlässigkeit sicherzustellen und dadurch mögliche Schwachstellen im Decodierungsprozess zu vermeiden.
Ein weiterer Aspekt der Erfindung ist es, die Abbildungsregel im Vergleich zu DE 101 50 839.5 oder [2] zu vereinfachen, dabei jedoch trotzdem eine hohe Leistungsfähigkeit zu gewährleisten, so dass ein guter Kompromiss zwischen Leistungsfähigkeit und Komplexität der Implementierung definiert wird. Folglich besteht ein weiterer Aspekt darin, eine einfache Optimierung zu ermöglichen, welche zu einer homogeneren Bitverteilung führt, ohne die Komplexität der Implementierung zu erhöhen.
Die Aufgabe der Erfindung wird durch ein Verfahren gelöst, welches durch die Merkmale gekennzeichnet ist, die in den beigefügten unabhängigen Ansprüchen offengelegt werden. Vorteilhafte Modifikationen der vorliegenden Erfindung werden in den abhängigen Ansprüchen dargelegt.
Die Erfindung beruht auf der Idee der Veränderung der Schreibregel für die Bitverteilungseinheit gemäß dem folgenden Prinzip:
Die Daten werden spaltenweise in den Interleaver geschrieben und spaltenweise aus dem Interleaver ausgelesen. In den ersten N_c Spalten werden die systematischen Bits in die Zeilen eins bis N_r + 1 geschrieben, und anschließend werden diese Bits in die Zeilen eins bis N_r geschrieben, wobei
das heißt gleich der Anzahl der Zeilen ist, die vollständig mit den N_t,sys übertragenen systematischen Bits belegt sind (die verwendete "eckige Klammer" ist eine Schreibweise für das Abrunden auf die nächstkleinere oder gleiche ganze Zahl), und
N_t,sys ist die Anzahl der übertragenen systematischen Bits, und N_col ist wie in [1] definiert:
wobei N_trans die Anzahl der codierten und einer Ratenanpassung unterzogenen Bits ist, die zu übertragen sind, und M die Anzahl der Konstellationspunkte des Modulationssymbols ist, d. h. log₂(M) ist die Anzahl der Bits pro Symbol.
Dieses Schema verhindert eine blockweise Abbildung auf falsche Bit-Zuverlässigkeiten, ohne eine hohe Komplexität der Implementierung zu erfordern.
Zusammenfassung der Bezeichnungen

N_t,sys ist die Anzahl der übertragenen systematischen Bits;
N_trans ist die Anzahl der übertragenen systematischen Bits plus Anzahl der übertragenen Paritätsbits;
N_r ist die Anzahl der Zeilen, welche vollständig mit systematischen Bits belegt sind;
N_col ist die Gesamtzahl der Spalten bzw. Elemente in einer Zeile;
N_c ist die Anzahl der Spalten, welche die Dimension N_r + 1 haben, wobei "Dimension" als die Anzahl der Elemente definiert ist, die systematischen Bits zugewiesen sind, d. h. in denen N_r + 1 Elemente systematischen Bits zugewiesene Elemente sind.

Kurze Beschreibung der Zeichnungen
Im Folgenden wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung beschrieben, wobei
1 eine schematische Darstellung der Bestandteile der HSDPA Codierungskette zeigt;
die 2a–d Schemata der 16-QAM-Modulation zeigen:
3 ein Beispiel einer Bitverteilungseinheit für ein Schema der 16-QAM-Modulation und die Rate R = ½ zeigt;
4 ein Beispiel einer Bitverteilungseinheit für ein Schema der 16-QAM-Modulation und die Rate R = 3/4 zeigt;
5 einen herkömmlichen Interleaver zeigt, der für eine Bit-Abbildungsprozedur verwendet wird. Pfeile mit durchgehenden und punktierten Linien bezeichnen Bits von zwei verschiedenen Klassen, welche zeilenweise in den Interleaver geschrieben werden (bisheriger Stand der Technik);
6 die Verwendung eines Interleavers gemäß der Erfindung zeigt.
Ausführliche Beschreibung der Erfindung (6)
Es wird nun auf 6 Bezug genommen, wo eine Bitverteilungseinheit dargestellt ist.
Ein grundlegender Ansatz für ein Verfahren zur Bitverteilung bzw. ein Verfahren zur Abbildung von Bits auf Positionen unterschiedlicher Zuverlässigkeit gemäß der Erfindung besteht in Folgendem:
Wie bei dem Verfahren zur Bitverteilung gemäß dem bisherigen Stand der Technik, das in Verbindung mit 1 bis 5 beschrieben wurde, werden auch bei dem vorgeschlagenen Verfahren die Bits der verschiedenen Klassen, d. h. systematische Bits und Paritätsbits, nach der Ratenanpassung in eine Bitverteilungseinheit DU geschrieben: Die Einheit besteht aus einer Struktur, die einem 4*X-Block-Interleaver im Falle einer 16-QAM-Modulation ähnlich ist und durch eine Matrix dargestellt werden kann. X bezeichnet die Spaltenzahl. Die Bits werden jedoch nicht zeilenweise geschrieben und spaltenweise ausgelesen wie nach dem bisherigen Stand der Technik, sondern sie werden etwas anderes geschrieben: Zuerst wird der Bereich des "Interleavers", welcher für die systematischen Bits verwendet wird, auf dieselbe Weise bestimmt, wie wenn zuerst die systematischen Bits in einen Standard-Interleaver geschrieben würden. Diese Bestimmung beruht auf der Berechnung der Anzahl der Elemente im Interleaver oder in der entsprechenden Matrix, wie oben beschrieben (siehe Offenlegung der Erfindung).
In der Abbildung ist die Anzahl der Elemente bzw. der Bereich in der Matrix durch den schraffierten Bereich gekennzeichnet. Danach werden die Bits in den Interleaver nicht horizontal, sondern vertikal geschrieben, d. h. spaltenweise, jedoch nur in den Bereich, der für die Bits dieser spezifischen Klasse reserviert ist. Danach werden die Daten spaltenweise ausgelesen. Dies ist in 6 dargestellt.
Nach dem Auslesen der Daten aus der Bit-Abbildungseinheit werden die aus der oberen Hälfte, d. h. den oberen zwei Zeilen kommenden Bits auf Bits hoher Zuverlässigkeit abgebildet, und die Bits aus der unteren Hälfte werden auf die Bits niedriger Zuverlässigkeit abgebildet.
Bei einer Ausführungsform wird eine Optimierung der Bitverteilungs- und Verschachtelungsfunktion für HSDPA vorgeschlagen. Ohne zusätzliche Komplexität im Vergleich zu [1] wird die negative Auswirkung einer blockweisen Abbildung von Bits auf Positionen mit der falschen Zuverlässigkeit verringert.
Bei einer bevorzugten Ausführungsform wird das in [3] ausführlich beschriebene Schema der Verschachtelung verwendet. Dies ermöglicht es, die ausgezeichnete Leistungsfähigkeit, welche durch vergleichende Simulationen [4] bestätigt worden ist, mit einem minimalen Aufwand bei der Implementierung zu erreichen.
Für Fachleute ist offensichtlich, dass dieses Schema auf unterschiedliche Art und Weise variiert werden kann, insbesondere:

– Die Anzahl der Spalten und/oder Zeilen kann geändert werden.
– Die Anzahl der verschiedenen Klassen von Bits, die in die Verteilungseinheit geschrieben werden, kann geändert werden.
– Die Anzahl der verschiedenen Zuverlässigkeiten kann geändert werden (es kann sich auch um Mengen von Bits mit anderen Eigenschaften als Zuverlässigkeit handeln).
– Es ist anzumerken, dass die Bitverteilungseinheit nicht gleichzeitig als guter Interleaver wirkt; ihr sollte vielmehr ein weiterer Interleaver folgen. Dieser Interleaver kann implementiert werden, wie es bereits in der vorhergehenden Anmeldung beschrieben wurde.
– Paritätsbits aus einem Turbocodierer können zuerst zu Gruppen zusammengefasst und danach ebenfalls spaltenweise in den für Paritätsbits reservierten Platz geschrieben werden.

Dieses Schema kann auch verwendet werden, wenn nur eine einzige Zuverlässigkeitsklasse von Bits bei der Ausgabe vorhanden ist. In diesem Falle wird der Vorschlag angewendet, um Bits verschiedener Klassen zu sammeln, und sie werden dann alle in denselben Strom ausgegeben. In diesem Falle kann die Bit-Abbildungseinheit aus Gründen der Einfachheit wahlweise nach wie vor mit 4 Zeilen organisiert sein, doch wenn die Bits spaltenweise ausgelesen werden, werden alle Bits natürlich in einen einzigen Strom ausgegeben. Hierdurch werden außerdem komplizierte Verarbeitungsschritte vermieden, wie in [7] vorgeschlagen.
Ferner kann dieses Verfahren nicht nur für mittels Turbocodierer codierte Daten angewendet werden, sondern insbesondere für alle Daten, bei denen mit verschiedenen Teilmengen eine unterschiedliche Priorität verknüpft ist.
Außerdem kann das Verfahren für alle Arten von Modulation angewendet werden, die höher als QPSK sind.
Dieses Verfahren kann jedoch auch für Daten angewendet werden, welche dieselbe Priorität besitzen, jedoch mehr als einmal gesendet werden. Zum Beispiel kann ein Bit für eine Übertragung auf eine Position hoher Zuverlässigkeit gesetzt werden und für die nächste Übertragung auf eine Position niedriger Zuverlässigkeit, während bei einem anderen Bit umgekehrt verfahren wird, wodurch die Wahrscheinlichkeit eines korrekten Empfangs erhöht wird.
Allgemein kann die Erfindung in einem beliebigen Kommunikationssystem oder Mobilfunknetz für die Datenübertragung zwischen einer zentralen Einheit, z. B. einem Knotenpunkt B oder einer Basis station, und einem Endgerät, z. B. einer Mobilstation, angewendet werden.
Insbesondere kann sie für Systeme angewendet werden, die gemäß dem UMTS-Standard betrieben werden.
3. Referenzen
Es ist anzumerken, dass die erwähnten Dokumente vom 3GPP geführt werden, dem Partnerschaftsprojekt für die dritte Mobilfunkgeneration, Adresse: ETSI, Mobile Competence Centre, 650, route des Lucioles, 06921 Sophia-Antipolis Cedex, Frankreich; sie werden in der Form zitiert, die von dieser Organisation verwendet wird.

[1] R1-02-0286, Motorola, "Enhancement of two-stage Rate Matching Scheme for HS-DSCH" (Verbesserung des zweistufigen Ratenanpassungs-Schemas für HS-DSCH), Orlando, Florida, Februar 2002
[2] R1-01-1101, Siemens, "Details of Incremental Redundancy by means of Rate Matching" (Einzelheiten von inkrementaler Redundanz mittels Ratenanpassung), 3GPP TSG-RAN WG 1/WG 2 Ad Hoc on HSDPA, Sophia-Antipolis, Frankreich, November 2001
[3] R1-01-1231, Siemens, "Interleaver Operation in conjunction with SMP" (Funktionsweise von Interleavern in Verbindung mit SMP), Jeju, Korea, 19.–23. November 2001
[4] R1-02-0081, Ericsson, "Comparison of different interleaving schemes" (Vergleich verschiedener Schemata der Verschachtelung), Espoo, Finnland, Januar 2002
[5] 3GPP TSG RAN, "High Speed Downlink Packet Access: Physical Layer Aspects" (High Speed Downlink Packet Access: Aspekte der physikalischen Schicht), TSG-R1 Technical Report, TR 25.858
[6] R1-02-0024, Samsung, "Text proposal for SMP (Symbol Mapping based on bit Priority)" (Textvorschlag für SMP (Symbol Mapping based on bit Priority)), Orlando, Florida, Februar 2002
[7] R1-02-0345, IPWireless, "HSDPA BIT Collection" (Sammlung von Bits bei HSDPA), Orlando, Florida, Februar 2002 [Es ist anzumerken, dass im Dokument selbst fälschlicherweise Espoo als Veranstaltungsort angegeben ist]

ARQ	Automatic Repeat Request [automatische Wiederholanforderung]
BCH	Broadcast Channel [Broadcast-Kanal]
BER	Bit Error Rate [Bitfehlerrate]
BLER	Block Error Rate [Blockfehlerhäufigkeit]
BS	Base Station [Basisstation]
CCPCH	Common Control Physical Channel
CCTrCH	Coded Composite Transport Channel
CFN	Connection Frame Number
CRC	Cyclic Redundancy Check [zyklische Blocksicherung]
DCH	Dedicated Channel [dedizierter Kanal]
DL	Downlink (Forward link) [Abwärtsverbindung]
DPCCH	Dedicated Physical Control Channel
DPCH	Dedicated Physical Channel
DPDCH	Dedicated Physical Data Channel
DS-CDMA	Direct-Sequence Code Division Multiple Access [Direkt-Sequenz-Codemultiplex-Vielfachzugriff]
DSCH	Downlink Shared Channel [gemeinsam genutzter Abwärtsverbindungs-Kanal]
DTX	Discontinuous Transmission [Übertragung im Aussetzbetrieb]
FACH	Forward Access Channel
FDD	Frequency Division Duplex [Frequenzduplex]
FER	Frame Error Rate [Rahmenfehlerrate]

GF	Galois Field [Galois-Feld]
HARQ	Hybrid Automatic Repeat Request [hybride automatische Wiederholanforderung]
HS-DPCCH	Ein mit der Hochgeschwindigkeits-Übertragung auf der Abwärtsstrecke verknüpfter Dedicated Physical Control Channel
HS-DSCH	High Speed Downlink Shared Channel
HS-PDSCH	High Speed Physical Downlink Shared Channel
HS-SCCH	Shared Control Channel für High Speed Downlink Shared Channel
MAC	Medium Access Control [Zugriffssteuerung auf das Übertragungsmedium]
Mcps	Mega Chip Per Second [Megachips pro Sekunde]
MS	Mobile Station [Mobilstation]
OVSF	Orthogonal Variable Spreading Factor (codes) [orthogonaler variabler Spreizfaktor (Codes)]
PCCC	Parallel Concatenated Convolutional Code [Parallel verketteter Faltungscode]
PCH	Paging Channel [Rufkanal]
PhCH	Physical Channel [Physikalischer Kanal]
PRACH	Physical Random Access Channel
RACH	Random Access Channel [Direktzugriffskanal]
RSC	Recursive Systematic Convolutional Coder [rekursiver systematischer Faltungscodierer]
RV	Redundancy Version [Redundanz-Version]
RX	Receive [Empfangen]
SCH	Synchronisation Channel [Synchronisierungskanal]
SF	Spreading Factor [Spreizfaktor]
SFN	System Frame Number
SIR	Signal-to-Interference Ratio [Signal-Stör-Verhältnis]
SNR	Signal to Noise Ratio [Rauschabstand]
TF	Transport Format [Transportformat]
TFC	Transport Format Combination [Transportformat-Kombination]
TFCI	Transport Format Combination Indicator
TPC	Transmit Power Control [Sendeleistungssteuerung]
TrCH	Transport Channel [Transportkanal]

TTI	Transmission Time Interval [Übertragungszeitintervall]
TX	Transmit [Senden]
UL	Uplink (Reverse link) [Aufwärtsverbindung]
RAN WG1	Radio access network Working Group 1 (Physical layer) [Mobilfunknetz-Arbeitsgruppe 1 (Physikalische Schicht)]
CR	Change Request [Änderungsanforderung]
HI	HS-DSCH Indicator
HSDPA	High Speed Downlink Packet Access
MCS	(Modulation and Coding Scheme) [Modulations- und Codierschema]

Claims

Übertragungsverfahren, durch das Daten verschiedener Klassen übertragen werden und bei dem Positionen unterschiedlicher Zuverlässigkeit existieren, wobei die Bits der verschiedenen Klassen auf jeweilige Zuverlässigkeitspositionen abgebildet werden, – wobei die Daten für die Übertragung moduliert werden, so dass mehrere Bits durch ein Symbol ausgedrückt werden, welches eine gewisse Sequenz aus mehr als einem Bit ausdrückt, – wobei die zu übertragenden Daten der besagten verschiedenen Klassen aus wenigstens einer ersten und einer zweiten Bitklasse bestehen, – wobei die besagte Zuverlässigkeitspositionen durch eine Position innerhalb des Symbols repräsentiert wird, auf die ein Bit gesetzt werden kann, und wobei die besagte Zuverlässigkeitsposition mit einer Übertragungszuverlässigkeit verknüpft ist – und wenigstens zwei verschiedene Werte der besagten Übertragungszuverlässigkeit existieren und – wobei der Prozess der Abbildung eines Bits auf eine Position innerhalb des besagten Symbols die folgenden Schritte umfasst: a) Erstellen einer Matrix (DU) mit N_row Zeilen und N_col Spalten, die N_row*N_col Elemente besitzt, wobei auf jedes Element ein Bit positioniert werden kann, wobei alle Elemente ein und derselben Zeile mit demselben Wert der besagten Übertragungszuverlässigkeit verknüpft sind; b) Bestimmen der Anzahl N_t,sys der zu übertragenden Bits der ersten Bitklasse und zeilenweises Zuweisen der entsprechenden Anzahl von Elementen für diese Bits in der Matrix, folglich Zuweisen von N_c Spalten mit der Dimension N_r + 1 und, falls N_r > 0 ist, Zuweisen der übrigen N_col – N_c Spalten mit der Dimension N_r, wobei N_r die Anzahl der Zeilen ist, welche vollständig Bits der ersten Bitklasse zugewiesen sind, und 1 < N_c < N_col, c) Berechnen von N_c als
und falls N_c = 0 ist, werden alle Spalten mit N_r Zeilen zugewiesen; dadurch gekennzeichnet, dass der Prozess der Abbildung den folgenden Schritt umfasst: d) Spaltenweises Besetzen dieser zugewiesenen Elemente mit den Bits der ersten Bitklasse.
Verfahren nach Anspruch 1, wobei die Übertragungszuverlässigkeit die Wahrscheinlichkeit ist, dass ein Bit, das auf die betreffende Position gesetzt wurde, korrekt übertragen werden kann.
Verfahren nach einem der vorhergehenden Ansprüche 1 oder 2, wobei die erste Bitklasse aus systematischen Bits besteht.
Verfahren nach einem der vorhergehenden Ansprüche 1 bis 3, wobei die zweite Bitklasse aus Paritätsbits besteht.
Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei eine Spalte der besagten Matrix auf ein Symbol abgebildet wird.
Verfahren nach Anspruch 1, wobei die Bits einer der Klassen auf eine gegebene Zuverlässigkeit abgebildet werden, falls Positionen mit der besagten Zuverlässigkeit verfügbar sind.
Verfahren nach Anspruch 1, wobei die Abbildung von Bits innerhalb einer einzelnen Klasse auf verschiedene Zuverlässigkeiten vorgenommen wird und auf eine solche Weise erfolgt, dass die Bits gleichmäßig auf die verschiedenen Zuverlässigkeiten verteilt werden.
Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, welches für die Übertragung von Daten in einem Mobilfunknetz von einer zentralen Einheit des Netzes zu einem Endgerät des besagten Netzes angepasst ist.
Verfahren nach Anspruch 8, wobei das Mobilfunknetz nach dem UMTS-Standard beschrieben wird.
Ein Verfahren zur Bitverteilung, – wobei wenigstens eine erste und eine zweite Bitklasse auf verschiedene Positionen innerhalb eines Symbols abgebildet werden, – wobei eine Position innerhalb des Symbols mit einer Übertragungszuverlässigkeit verbunden ist – und wenigstens zwei verschiedene Werte dieser Zuverlässigkeit existieren, – wobei der Prozess der Abbildung die folgenden Schritte umfasst: a) Erstellen einer (N_row*N_col) Matrix mit N_row Zeilen und N_col Spalten, die somit insgesamt (N_row*N_col) Elemente besitzt, wobei alle Elemente in derselben Zeile mit demselben Wert der Übertragungszuverlässigkeit verknüpft sind; b) Bestimmen der Anzahl N_t,sys der Bits der ersten Bitklasse und zeilenweises Zuweisen der entsprechenden Anzahl von Elementen in der Matrix, so dass folglich die ersten N_c Spalten mit N_r + 1 Zeilen zugewiesen werden und, falls N_r > 0 ist, die übrigen N_col – N_c Spalten mit N_r Zeilen zugewiesen werden, wobei
und falls N_c = 0 ist, alle Spalten mit N_r Zeilen zugewiesen werden; dadurch gekennzeichnet, dass der Prozess der Abbildung den folgenden Schritt umfasst: c) Spaltenweises Besetzen dieser zugewiesenen Elemente mit den Bits der ersten Bitklasse.