DE60012081T2

DE60012081T2 - Nichtflüchtige Halbleiterspeicheranordnung, die eine Datenleseoperation während einer Datenschreib/lösch-Operation erlaubt

Info

Publication number: DE60012081T2
Application number: DE2000612081
Authority: DE
Inventors: Kazuhiro Nakahara-ku Kitazaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1999-05-11
Filing date: 2000-03-16
Publication date: 2004-11-18
Anticipated expiration: 2020-03-17
Also published as: EP1052646B1; DE60012081D1; EP1052646A2; KR100622361B1; KR20010087733A; TW466497B; US6418061B1; EP1052646A3

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiter-Speicheranordnung, und bezieht sich insbesondere auf eine nicht-flüchtige Halbleiter-Speicheranordnung, welche das Lesen von Daten während eines Prozesses des Rückschreibens von Daten gestattet.
In den letzten Jahren wurden viele verschiedene Typen von Flash-EEPROMs (hier im Nachstehenden als Flash-Speicher bezeichnet) als Hauptprodukte einer Produktlinie auf den Markt gebracht, welche nicht-flüchtige Halbleiter-Speicheranordnungen abdeckt, die ein elektrisches Schreiben und Löschen von Daten gestatten.
Im Allgemeinen benötigt ein Flash-Speicher eine längere Zeitperiode, um eine Daten-Rückschreiboperation zu vollenden als ein DRAM (dynamischer Speicher mit wahlfreiem Zugriff) oder ein SRAM (statischer Speicher mit wahlfreiem Zugriff). Ein Flash-Speicher ermöglicht auch nicht, dass eine Daten-Leseoperation vorgenommen wird, während eine Daten-Rückschreiboperation vorgenommen wird.
Um diese Unzweckmäßigkeiten zu beheben, wurde ein Flash-Speicher des dualen Operationstyps entwickelt. Dieser Typ eines Flash-Speichers hat eine Vielzahl von Banken von Speicherzellen-Arrays zum Speichern von Daten, und ermöglicht, dass eine Daten-Leseoperation in einer Bank vorgenommen wird, während eine Daten-Rückschreiboperation in einer anderen Bank vorgenommen wird. Hier bezieht sich der Ausdruck "Bank" auf einen Block oder eine Gruppe von zwei oder mehreren Blöcken, die als eine Datenverarbeitungseinheit operiert.
1 ist ein Blockbild, das eine Konfiguration eines Flash-Speichers des dualen Operationstyps zeigt.
Ein Flash-Speicher 10 von 1 enthält eine Bank 1 und eine Bank 2. Die Bank 1 enthält ein Speicherzellen-Array 11, einen X-Decoder 12, einen Y-Decoder 13, und eine Daten- Leseschaltung 14. Die Bank 2 enthält ein Speicherzellen-Array 21, einen X-Decoder 22, einen Y-Decoder 23, und eine Daten-Leseschaltung 24. Der Flash-Speicher 10 enthält ferner eine Daten-Schreibschaltung 31, eine Daten-Löschschaltung 32, eine Steuerschaltung 33, einen Adressenpuffer 34, einen Adressengenerator 35, einen Ausgangsschaltung 36, einen Adresseneingangsanschluss 41, einen Daten-Eingabe/Ausgabeanschluss 42, und einen RD/BY-Anschluss 43.
Der Flash-Speicher 10 hat, wie aus 1 ersichtlich ist, die beiden Sätze von Speicherzellen-Arrays, wobei jedes davon mit dem X-Decoder und dem Y-Decoder zum Auswählen von Speicherzellen sowie der Daten-Leseschaltung zum Lesen von Daten aus den ausgewählten Speicherzellen versehen ist. Andererseits ist nur ein Satz der Daten-Schreibschaltung 31 und der Daten-Löschschaltung 32 vorgesehen und wird von den Banken 1 und 2 gemeinsam genutzt, da diese Schaltungen eine große Chipfläche einnehmen. Hier wird die Daten-Schreibschaltung 31 zum Schreiben von Daten verwendet, und die Daten-Löschschaltung 32 wird zum Löschen von Daten verwendet.
Mit dieser Konfiguration kann der Flash-Speicher 10 keine Rückschreiboperation in den beiden Banken zur selben Zeit vornehmen. Es ist jedoch möglich, Daten aus einer Bank zu lesen, während Daten in die andere Bank rückgeschrieben werden. Der Ausdruck "duale Operation" wird zur Beschreibung einer derartigen Operation verwendet, bei der ein Datenwert aus einer Bank gelesen wird, während Daten in der anderen Bank überschrieben werden.
Im Folgenden erfolgt eine Beschreibung in Bezug auf die duale Operation.
Wenn ein Befehl zum Schreiben oder Löschen von Daten in der Bank 1 eingegeben wird, speichert der Adressenpuffer 34 darin eine Adresse, an der Daten geschrieben oder gelöscht werden. Die Daten-Schreibschaltung 31 verwendet die Daten-Schreibschaltung 31 oder die Daten-Löschschaltung 32, um Daten an der spezifizierten Adresse zu schreiben oder zu löschen. In dem Fall der Daten-Schreiboperation werden Daten, die geschrieben werden sollen, vom Daten-Eingabe/Ausgabeanschluss 42 eingegeben, und werden der Daten-Schreibschaltung 31 zugeführt.
Während die wie oben beschriebene Daten-Schreib- oder Daten-Löschoperation im Gange ist, wird eine Leseadresse dem Adresseneingangsanschluss 41 zugeführt. Ansprechend darauf steuert die Steuerschaltung 33 den Adressenpuffer 34, die Leseadresse der Bank 2 zuzuführen, anstatt sie der Bank 1 zuzuführen. Die Bank 2 hat ihren eigenen Satz des X-Decoders 22, des Y-Decoders 23, und der Daten-Leseschaltung 24 getrennt von jenem der Bank 1, so dass Daten aus den Speicherzellen des Speicherzellen-Arrays 21 gelesen werden können.
Die während einer laufenden Daten-Schreib- oder Daten-Löschoperation eingegebene Leseadresse muss eine Adresse sein, welche in einer anderen Bank als jener enthalten ist, die der Daten-Schreib- oder Daten-Löschoperation unterzogen wird. Aus den Speicherzellen gelesene Daten werden aus dem Daten-Eingabe/Ausgabeanschluss 42 ausgegeben.
Der Flash-Speicher 10 hat den RD/BY-Anschluss 43 zum Ausgeben eines Signals, das anzeigt, ob eine Daten-Schreib- oder Daten-Löschoperation im Gange ist. Wenn beispielsweise ein am RD/BY-Anschluss 43 ausgegebenes Signal HOCH ist, zeigt es allgemein an, dass keine Daten-Schreib- oder Daten-Löschoperation in dem Flash-Speicher 10 im Gange ist, und dass Daten gelesen werden können. Wenn ein am RD/BY-Anschluss 43 ausgegebenes Signal hingegen NIEDRIG ist, zeigt es allgemein an, dass eine laufende Daten-Schreib- oder Daten-Löschoperation in dem Flash-Speicher 10 besteht, und dass Daten nicht gelesen werden können.
In dem Flash-Speicher 10 von 1 ist das am RD/BY-Anschluss 43 ausgegebene Signal NIEDRIG, wenn eine der Banken einer Daten-Schreib- oder Daten-Löschoperation unterzogen wird. Eine auf die andere Bank gerichtete Daten-Leseoperation wird jedoch nicht verhindert.
Das Löschen von Daten in einem Flash-Speicher wird Block für Block vorgenommen, und der als Löscheinheit verwendete Block wird allgemein als Sektor bezeichnet. Wenn in einem Flash-Speicher des dualen Operationstyps, wie in 1 gezeigt, eine Vielzahl von Sektoren zu löschen ist, können diese Sektoren in mehr als einer Bank existieren.
Das Löschen von Daten wird aufeinanderfolgend Sektor für Sektor vorgenommen. Das Problem ist, dass es unmöglich ist, in Echtzeit, eine Zeit zu detektieren, zu der eine Daten-Löschoperation von einer Bank zur anderen geschaltet wird. Das heißt, es ist unmöglich, von der Außenseite des Flash-Speichers 10 zu detektieren, welche der Banken bereit ist, eine Daten-Leseoperation vorzunehmen. Dies ist darauf zurückzuführen, dass der RD/BY-Anschluss 43 ein Signal NIEDRIG ausgibt, wenn eine der beiden Banken einer Daten-Schreib- oder Daten-Leseoperation unterzogen wird, und es gibt keinen Weg zu ermitteln, welche der Banken der Daten-Schreib- oder Daten-Leseoperation unterzogen wird.
Demgemäß besteht ein Bedarf an einer nicht-flüchtigen Halbleiter-Speicheranordnung, welche es ermöglicht, eine Daten-Leseoperation gleichzeitig mit einer Daten-Schreib- oder Daten-Löschoperation vorzunehmen, und es ermöglicht, dass die Gültigkeit von Lesedaten von der Außenseite der Halbleiter-Speicheranordnung geprüft wird.
Das Dokument US-5 696 917, auf dem der Oberbegriff von Anspruch 1 basiert, offenbart ein Speicher-Subsystem, das einen Controller und eine Vielzahl von Flash-Speichern enthält, die parallelgeschaltet sind. Während einer Burst-Lese operation werden die oberen Adressenbits einer Leseadresse allen Flash-Speichern parallel zugeführt, und die unteren Adressenbits werden verwendet, um Daten auszuwählen und aufeinanderfolgend aus den einzelnen Flash-Speichern auszugeben. Wartezustände werden über einen BEREIT Signalausgang zum Prozessor zurückgesendet. Die Wartezustände werden in Abhängigkeit davon angepasst, ob der Zugriff auf dieselbe Seite wie der vorhergehende Zugriff erfolgt, und ob der Zugriff ein Lesezugriff oder ein Schreib/Löschzugriff ist.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine nicht-flüchtige Halbleiter-Speicheranordnung vorgesehen, mit: einer Vielzahl von Speicherbanken, wobei jede der Speicherbanken zumindest einen Sektor aufweist; und einer Steuereinheit zum vornehmen einer Daten-Schreib- oder Daten-Löschoperation in Bezug auf einen Sektor in den Speicherbanken, gekennzeichnet durch: eine Adressendetektionseinheit zum Detektieren einer Bankadresse, um anzuzeigen, welche eine der Speicherbanken einen Sektor enthält, der einer Daten-Löschoperation unterzogen wird, und zum Zuführen von Informationen, die die Bankadresse anzeigen; und zumindest einen Ausgangsanschluss zum Zuführen der Informationen an die Außenseite der Anordnung.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Steuern einer nicht-flüchtigen Halbleiter-Speicheranordnung mit einer Vielzahl von Speicherbanken vorgesehen, wobei jede der Speicherbanken zumindest einen Sektor aufweist, welches Verfahren das Vornehmen einer Daten-Löschoperation in Bezug auf einen Sektor in den Speicherbanken umfasst, gekennzeichnet durch die Schritte: Detektieren einer Bankadresse, um anzuzeigen, welche eine der Speicherbanken einen Sektor enthält, der einer Daten-Löschoperation unterzogen wird; und Zuführen von Informationen, die die Bankadresse anzeigen, an die Außenseite der Anord nung.
1 ist ein Blockbild, das eine Konfiguration eines Flash-Speichers des dualen Operationstyps zeigt;
2 ist ein Blockbild einer ersten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;
3 ist ein Zeitdiagramm, das den Betrieb der ersten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
4 ist ein Blockbild einer zweiten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;
5 ist ein Zeitdiagramm, das den Betrieb der zweiten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
6 ist ein Blockbild einer dritten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;
7 ist ein Zeitdiagramm, das den Betrieb der dritten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
8 ist ein weiteres Zeitdiagramm, das den Betrieb der dritten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
9 ist ein Blockbild einer vierten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;
10 ist ein Zeitdiagramm, das den Betrieb der vierten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;
11 ist ein Blockbild, das eine Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung zeigt, die ein Gleitbankschema einsetzt;
12 ist ein Blockbild, das eine weitere Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung zeigt, die ein Gleitbankschema einsetzt;
13 ist ein Blockbild einer ersten Ausführungsform einer Halbleiter-Speicheranordnung gemäß einem zweiten Prinzip der vorliegenden Erfindung;
14 ist eine Tabelle, die verschiedene Wege zeigt, in denen vier in 13 gezeigte Blöcke gemäß einem lokalen Decodierschema kombiniert werden;
15 ist ein Blockbild, das eine Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung gemäß einer zweiten Ausführungsform des zweiten Prinzips zeigt;
16 ist eine Tabelle, die Bankadressen zum Auswählen eines der vier Blöcke zeigt;
17 ist ein Schaltbild einer in 15 gezeigten Adressenkonvertierungsschaltung; und
18 ist eine Tabelle, die Beziehungen zwischen Bankadresseneingängen und internen Adressenausgängen der Adressenkonvertierungsschaltung zeigt.
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
2 ist ein Blockbild einer ersten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung. In 2 sind dieselben Elemente wie jene von 1 mit denselben Bezugszahlen bezeichnet, und eine Beschreibung davon entfällt. Diese Ausführungsform wird mit Bezugnahme auf einen Flash-Speicher als Beispiel beschrieben, die vorliegende Erfindung ist jedoch nicht auf die Verwendung bei einem Flash-Speicher begrenzt.
Ein Flash-Speicher 10A von 2 enthält die Bank 1 und die Bank 2. Die Bank 1 enthält das Speicherzellen-Array 11, den X-Decoder 12, den Y-Decoder 13, und die Daten-Leseschaltung 14. Die Bank 2 enthält das Speicherzellen-Array 21, den X-Decoder 22, den Y-Decoder 23, und die Daten-Leseschaltung 24. Der Flash-Speicher 10A enthält ferner die Daten-Schreibschaltung 31, die Daten-Löschschaltung 32, die Steuerschaltung 33, den Adressenpuffer 34, den Adressengenerator 35, die Ausgangsschaltung 36, den Adresseneingangsanschluss 41, den Daten-Eingabe/Ausgabeanschluss 42, den RD/BY-Anschluss 43, einen Bankdecoder 51, einen RE1-Anschluss 61, und einen RE2-Anschluss 62.
Der Flash-Speicher 10A hat, wie aus 2 ersichtlich ist, die beiden Sätze von Speicherzellen-Arrays, wobei jedes davon mit dem X-Decoder und dem Y-Decoder zum Auswählen von Speicherzellen sowie der Daten-Leseschaltung zum Lesen von Daten aus den ausgewählten Speicherzellen versehen ist. Es ist hingegen nur ein Satz der Daten-Schreibschaltung 31 und der Daten-Löschschaltung 32 vorgesehen und wird von den Banken 1 und 2 gemeinsam genutzt, da diese Schaltungen eine große Chipfläche einnehmen. Hier wird die Daten-Schreibschaltung 31 zum Schreiben von Daten verwendet, und die Daten-Löschschaltung 31 wird zum Löschen von Daten verwendet. Aufgrund dieser Konfiguration kann der Flash-Speicher 10A zu einer Zeit Daten in nicht mehr als einer Bank neu- oder rückschreiben.
Da das gleichzeitige Schreiben von Daten oder das gleichzeitige Löschen von Daten in mehr als einer Bank nicht erzielt werden kann, wird eine Vielzahl von Sektoren einer nach dem anderen verarbeitet, wenn die zu löschenden Sektoren in mehr als einer Bank liegen. Hier entscheidet die Steuerschaltung 33, welche von einer Daten-Leseoperation, einer Daten-Schreiboperation, und einer Daten-Löschoperation in jeder Bank vorzunehmen ist. Ferner führt die Steuerschaltung 33 verschiedenste Steueroperationen dahingehend durch, welche der Banken eine eingegebene Adresse empfangen soll, welche der Banken ein Datensignal vorsehen soll, das an die Außenseite des Flash-Speichers 10A auszugeben ist, etc.
Im Folgenden wird ein Betrieb des in 2 gezeigten Flash-Speichers 10A beschrieben.
Wenn ein Befehl zum Löschen von Daten in der Bank 1 eingegeben wird, speichert der Adressenpuffer 34 darin eine Adresse der Daten, die aus der Bank 1 zu löschen sind. Der Adressengenerator 35 wählt einen zu löschenden Sektor aus, und wählt eine Bankadresse einer Bank aus, die den ausgewählten Sektor enthält. Der Adressengenerator 35 führt die ausgewählte Sektoradresse und die ausgewählte Bankadresse der Bank 1 zu. Die Daten-Löschschaltung 32 löscht die Daten des ausgewählten Sektors.
Die vom Adressengenerator 35 zugeführte Bankadresse zeigt eine Bank an, in der eine Daten-Löschoperation vorgenommen wird. Der Flash-Speicher 10A von 2 hat den Bankdecoder 51, der diese Bankadresse decodiert.
Der Bankdecoder 51 decodiert die vom Adressengenerator 35 zugeführte Bankadresse, und gibt ein Signal am RE1-Anschluss 61 oder am RE2-Anschluss 62 aus, um anzuzeigen, welche der Banken den Sektor enthält, der der Daten-Löschoperation unterzogen wird. Wenn eine Bank, die einen Sektor enthält, der gelöscht wird, beispielsweise die Bank 2 ist, wird ein Signal am RE1-Anschluss 61 auf HOCH eingestellt, und ein Signal am RE2-Anschluss 62 wird auf NIEDRIG eingestellt. Diese Kombination von Signalpegeln zeigt der Außenseite des Flash-Speichers 10A an, dass die Bank 1 für eine Daten-Leseoperation bereit ist, und die Bank 2 für eine Daten-Leseoperation nicht bereit ist.
3 ist ein Zeitdiagramm, das einen Betrieb der ersten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt.
In 3 ist das am RE1-Anschluss 61 ausgegebene Signal HOCH, und das am RE2-Anschluss 62 ausgegebene Signal ist NIEDRIG. Wenn diese Signale von der Außenseite des Flash-Speichers 10A geprüft werden, kann die Prüfung ergeben, dass die Bank 1 für eine Daten-Leseoperation bereit ist, und die Bank 2 für eine Daten-Leseoperation nicht bereit ist.
Wenn eine Leseadresse dem Adresseneingangsanschluss 41 zu einer Zeit zugeführt wird, wie in 3 gezeigt, werden aus der Leseadresse gelesene Daten aus dem Flash-Speicher 10A zu einer Zeit ausgegeben, wie unten in 3 gezeigt. Wenn die Daten aus der Bank 1 gelesen werden, kann ermittelt werden, dass die Daten gültig sind. Wenn die Daten aus der Bank 2 gelesen werden, kann hingegen ermittelt werden, dass die Daten nicht gültig sind.
Auf diese Weise ist der Flash-Speicher 10A von 2 mit den Ausgangsanschlüssen versehen, um anzuzeigen, welche Banken für eine Daten-Leseoperation bereit sind, und welche Bank für eine Daten-Leseoperation nicht bereit ist. Somit kann von der Außenseite des Flash-Speichers 10A eine Prüfung dahingehend erfolgen, ob eine Daten-Leseoperation in Bezug auf jede Bank vorgenommen werden kann.
Im Folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben.
4 ist ein Blockbild einer zweiten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung. In 4 sind dieselben Elemente wie jene von 2 mit denselben Bezugszahlen bezeichnet, und eine Beschreibung davon entfällt. Diese Ausführungsform wird mit Bezugnahme auf einen Flash-Speicher als Beispiel beschrieben, die vorliegende Erfindung ist jedoch nicht auf die Verwendung bei einem Flash-Speicher begrenzt.
Wenn es in einem Flash-Speicher nur zwei Banken gibt, kann der RD/BY-Anschluss 43 einer herkömmlichen Konfiguration verwendet werden, ohne dass die Notwendigkeit besteht, andere dedizierte Ausgangsanschlüsse vorzusehen. Ein Flash-Speicher 10B von 4 gibt ein Signal am RD/BY-Anschluss 43 aus, indem der Ausgang des Bankdecoders 51 dem RD/BY-Anschluss 43 über einen Selektor 65 zugeführt wird.
Die Steuerschaltung 33 schaltet einen Ausgang des Selektors 65 zwischen einem Signal, das herkömmlich mit dem RD/BY-Anschluss 43 assoziiert ist, und einem Signal um, das in der vorliegenden Erfindung neu vorgesehen wird. Ein solches Schalten kann in Übereinstimmung mit einem Schaltbefehl erfolgen. Der Selektor 65 empfängt das Ausgangssignal des Bankdecoders 51 und ein Ausgangssignal aus der Steuerschaltung 33, und wählt eines dieser beiden Ausgangssignale unter der Steuerung der Steuerschaltung 33 aus. Das ausgewählte Signal wird dem RD/BY-Anschluss 43 zugeführt.
Wenn der Selektor 65 so geschaltet wird, dass er ein Signal am RD/BY-Anschluss 43 ausgibt, das anzeigt, welche der Banken für eine Daten-Leseoperation bereit ist, kann ein Signal HOCH am RD/BY-Anschluss 43 anzeigen, dass die Bank 1 in einem für die Daten-Leseoperation bereiten Zustand ist, und ein Signal NIEDRIG am RD/BY-Anschluss 43 kann anzeigen, dass die Bank 2 in einem für die Daten-Leseoperation bereiten Zustand ist. Ein solcher Zustand kann leicht außerhalb des Flash-Speichers 10B geprüft werden.
5 ist ein Zeitdiagramm, das einen Betrieb der zweiten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt.
In 5 ist das am RD/BY-Anschluss 43 ausgegebene Signal HOCH. Wenn dieses Signal von der Außenseite des Flash-Speichers 10B geprüft wird, kann die Prüfung ergeben, dass die Bank 1 für eine Daten-Leseoperation bereit ist, und die Bank 2 für eine Daten-Leseoperation nicht bereit ist.
Wenn eine Leseadresse dem Adresseneingangsanschluss 41 zu einer Zeit zugeführt wird, wie oben in 5 gezeigt, werden aus der Leseadresse gelesene Daten aus dem Flash-Speicher 10B zu einer Zeit ausgegeben, wie unten in 5 gezeigt. Wenn die Daten aus der Bank 1 gelesen werden, kann ermittelt werden, dass die Daten gültig sind. Wenn die Daten aus der Bank 2 gelesen werden, kann hingegen ermittelt werden, dass die Daten nicht gültig sind.
Auf diese Weise ist der Flash-Speicher 10B von 4 mit keinen dedizierten Ausgangsanschlüssen für den Zweck versehen, um anzuzeigen, welche Banken für eine Daten-Leseoperation bereit sind. Es kann jedoch von der Außenseite des Flash-Speichers 10B auf der Basis des herkömmlichen RD/BY-Anschlusses eine Prüfung dahingehend erfolgen, ob eine Daten-Leseoperation in Bezug auf jede Bank vorgenommen werden kann.
Im Folgenden wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben.
6 ist ein Blockbild einer dritten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung. In 6 sind dieselben Elemente wie jene von 2 mit denselben Bezugszahlen bezeichnet, und eine Beschreibung davon entfällt. Diese Ausführungsform wird mit Bezugnahme auf einen Flash-Speicher als Beispiel beschrieben, die vorliegende Erfindung ist jedoch nicht auf die Verwendung bei einem Flash-Speicher begrenzt.
Ein Flash-Speicher 10C von 6 enthält die Bank 1 und die Bank 2. Die Bank 1 enthält das Speicherzellen-Array 11, den X-Decoder 12, den Y-Decoder 13, und die Daten-Leseschaltung 14. Die Bank 2 enthält das Speicherzellen-Array 21, den X-Decoder 22, den Y-Decoder 23, und die Daten-Leseschaltung 24. Der Flash-Speicher 10C enthält ferner die Daten-Schreibschaltung 31, die Daten-Löschschaltung 32, die Steuerschaltung 33, den Adressenpuffer 34, den Adressengenerator 35, die Ausgangsschaltung 36, den Adresseneingangsanschluss 41, den Daten-Eingabe/Ausgabeanschluss 42, den RD/BY-Anschluss 43, den Bankdecoder 51, einen Komparator 52, und einen dedizierten Ausgangsanschluss 63.
Der Bankdecoder 51 decodiert eine vom Adressengenerator 35 zugeführte Bankadresse, und führt dem Komparator 52 ein Signal zu, um eine Bank anzuzeigen, die einen Sektor enthält, der einer Daten-Löschoperation unterzogen wird. wenn eine Leseadresse dem Adresseneingangsanschluss 41 zugeführt wird, wird ferner ein Signal, das eine durch die Leseadresse spezifizierte Bank anzeigt, dem Komparator 52 zugeführt. Der Komparator 52 vergleicht das vom Bankdecoder 51 zugeführte Signal mit dem vom Adresseneingangsanschluss 41 zugeführten Signal, und liefert ein Signal, das ein Vergleichsergebnis anzeigt, an den dedizierten Ausgangsanschluss 63.
Wenn der Vergleich durch den Komparator 52 eine Übereinstimmung anzeigt, d. h. wenn die Bank, die einen Sektor enthält, der gelöscht wird, mit der Bank übereinstimmt, die durch die Leseadresse spezifiziert wird, gibt der Komparator 52 ein Signal NIEDRIG an den dedizierten Ausgangsanschluss 63 aus. In diesem Fall ist die durch die Leseadresse spezifizierte Bank für eine Daten-Leseoperation nicht bereit, und es kann von der Außenseite des Flash-Speichers 10C erfahren werden, dass Lesedaten keine gültigen Daten sind.
Wenn der Vergleich durch den Komparator 52 keine Übereinstimmung anzeigt, d. h. wenn die Bank, die einen Sektor enthält, der gelöscht wird, nicht mit der Bank übereinstimmt, die durch die Leseadresse spezifiziert wird, gibt der Komparator 52 ein Signal HOCH an den dedizierten Ausgangsanschluss 63 aus. In diesem Fall ist die durch die Leseadresse spezifizierte Bank für eine Daten-Leseoperation bereit, und es kann von der Außenseite des Flash-Speichers 10C erfahren werden, dass Lesedaten gültige Daten sind.
7 ist ein Zeitdiagramm, das einen Betrieb der dritten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt.
In 7 ist das am dedizierten Ausgangsanschluss 63 ausgegebene Signal NIEDRIG. Wenn das Signal NIEDRIG am dedizierten Ausgangsanschluss 63 eine Übereinstimmung zwischen den verglichenen Banken anzeigt, wird ermittelt, dass gelesene Daten, wie unten in 7 gezeigt, ansprechend auf eine zugeführte Leseadresse, wie oben in 7 gezeigt, ungültig sind.
8 ist ein weiteres Zeitdiagramm, das einen Betrieb der dritten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt.
In 8 ist das am dedizierten Ausgangsanschluss 63 ausgegebene Signal HOCH. In diesem Fall wird ermittelt, dass unten in 8 gezeigte Daten, die ansprechend auf eine oben in 8 gezeigte Leseadresse gelesen werden, gültig sind.
Auf diese Weise vergleicht der Flash-Speicher 10C von 6 eine von dem Adresseneingangsanschluss 41 zugeführte erste Bankadresse mit einer vom Adressengenerator 35 zugeführten zweiten Bankadresse, wobei die erste Bankadresse eine durch eine Leseadresse spezifizierte Bank anzeigt, und die zweite Bankadresse eine Bank anzeigt, die einen Sektor enthält, der gelöscht wird. Dann prüft der Flash-Speicher 10C auf der Basis des Ergebnisses des Vergleichs, ob die Lesedaten gültig sind oder ungültig. Diese Konfiguration ist ungeachtet der Anzahl in dem Flash-Speicher 10C vorgesehener Banken operativ.
Im Folgenden wird eine vierte Ausführungsform der vorliegenden Erfindung beschrieben.
9 ist ein Blockbild einer vierten Ausführungsform einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung. In 9 sind dieselben Elemente wie jene von 6 mit denselben Bezugszahlen bezeichnet, und eine Beschreibung davon entfällt. Diese Ausführungsform wird mit Bezugnahme auf einen Flash-Speicher als Beispiel beschrieben, die vorliegende Erfindung ist jedoch nicht auf die Verwendung bei einem Flash-Speicher begrenzt.
Der Flash-Speicher 10C von 6 hat einen Nachteil der Erhöhung der Chipgröße, indem er den dedizierten Ausgangsanschluss 63 aufweist, der nur zum Zweck des Anzeigens eines internen Betriebsstatus vorgesehen ist. Alternativ dazu kann der RD/BY-Anschluss 43 auf nahezu gleiche Weise wie in dem Flash-Speicher 10B von 4 verwendet werden.
Ein Flash-Speicher 10D von 9 führt ein Ausgangssignal des Komparators 52 dem RD/BY-Anschluss 43 über den Selektor 65 zu. Die Steuerschaltung 33 schaltet einen Ausgang des Selektors 65 zwischen einem Signal, das herkömmlich mit dem RD/BY-Anschluss 43 assoziiert ist, und dem Signal um, das in der vorliegenden Erfindung neu vorgesehen wird. Ein solches Schalten kann in Übereinstimmung mit einem Schaltbefehl erfolgen. Der Selektor 65 empfängt das Ausgangssignal des Komparators 52 und ein Ausgangssignal aus der Steuerschaltung 33, und wählt eines dieser beiden Ausgangssignale unter der Steuerung der Steuerschaltung 33 aus. Das ausgewählte Signal wird dem RD/BY-Anschluss 43 zugeführt.
Wenn der Selektor 65 so geschaltet wird, dass er am RD/BY-Anschluss 43 ein Signal ausgibt, das anzeigt, ob Lesedaten gültig oder ungültig sind, kann ein Signal HOCH am RD/BY-Anschluss 43 anzeigen, dass die Lesedaten gültig sind, und ein Signal NIEDRIG am RD/BY-Anschluss 43 kann anzeigen, dass die Lesedaten ungültig sind. Ein solcher Zustand kann leicht außerhalb des Flash-Speichers 10B geprüft werden.
10 ist ein Zeitdiagramm, das einen Betrieb der vierten Ausführungsform der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt.
In 10 ist das am RD/BY-Anschluss 43 ausgegebene Signal HOCH. Wenn das Signal HOCH am RD/BY-Anschluss 43 einen gültigen Status von Lesedaten anzeigt, wird ermittelt, dass die gelesenen Daten, wie unten in 10 gezeigt, ansprechend auf eine zugeführte Leseadresse, wie oben in
10 gezeigt, gültig sind. Wenn das am RD/BY-Anschluss 43 ausgegebene Signal NIEDRIG ist, wird hingegen ermittelt, dass die unten in 10 gezeigten Lesedaten, die ansprechend auf die oben in 10 gezeigte Leseadresse gelesen werden, ungültig sind.
Auf diese Weise ist der Flash-Speicher 10D von 9 mit keinen dedizierten Ausgangsanschlüssen versehen, er ermöglicht jedoch, dass eine Prüfung von der Außenseite des Flash-Speichers 10D dahingehend vorgenommen wird, ob aus dem Flash-Speicher 10D gelesene Daten gültig oder ungültig sind.
Im Folgenden werden Einschränkungen und Nachteile der verwandten Technik in Verbindung mit einem zweiten Prinzip der vorliegenden Erfindung beschrieben.
In einer nicht-flüchtigen Halbleiter-Speicheranordnung, die zu einem dualen Betrieb fähig ist, kann ein ideales Verhältnis einer Speichergröße einer ersten Bank zu einer Speichergröße einer zweiten Bank in Abhängigkeit von der Benutzerpräferenz variieren. Um variierende Benutzerpräferenzen zu erfüllen, setzt ein Flash-Speicher des dualen Operationstyps ein Gleitbankschema ein.
11 ist ein Blockbild, das eine Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung zeigt, die ein Gleitbankschema einsetzt.
Eine nicht-flüchtige Halbleiter-Speicheranordnung von 11 enthält eine Bank 310, eine Bank 320, eine Daten- Schreibschaltung 231, eine Daten-Löschschaltung 232, eine Steuerschaltung 333, einen Adressenpuffer 234, einen Adresseneingangsanschluss 241, einen Daten-Eingabe/Ausgabeanschluss 242, einen Selektor 247, eine Flaggenausgangsschaltung 343, einen Selektor 345, einen Selektor 347, und eine Ausgangsschaltung 346. Die Bank 310 enthält ein Speicherzellen-Array 311, einen X-Decoder 312, einen Y-Decoder 313, und eine Daten-Leseschaltung 314. Die Bank 320 enthält ein Speicherzellen-Array 321, einen X-Decoder 322, einen Y-Decoder 323, und eine Daten-Leseschaltung 324. Bitleitungen 315 und 325 sind mit Drain-Knoten von Speicherzellen verbunden. Wenn sie von den Y-Decodern 313 und 323 ausgewählt werden, werden die Bitleitungen 315 und 325 mit den Daten-Leseschaltungen 314 bzw. 324 verbunden.
Beim Gleitbankschema kann ein Verhältnis der Speichergrößen zwischen der Bank 310 und der Bank 320 durch das Auswählen einer Bankgrenze zwischen der Bitleitung 315 und der Bitleitung 325 geändert werden. In dem Beispiel von 11 haben das Speicherzellen-Array 311 und das Speicherzellen-Array 321 jeweils eine Speichergröße von 32 MBit, was eine gesamte Speichergröße von 64 MBit ergibt.
12 ist ein Blockbild, das eine weitere Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung zeigt, die ein Gleitbankschema einsetzt.
Die Halbleiter-Speicheranordnung von 12 hat eine Konfiguration nahezu identisch mit jener von 11, und enthält eine Bank 410 und eine Bank 420. Die Bank 410 enthält ein Speicherzellen-Array 411, einen X-Decoder 412, einen Y-Decoder 413, und eine Daten-Leseschaltung 414. Die Bank 420 enthält ein Speicherzellen-Array 421, einen X-Decoder 422, einen Y-Decoder 423, und eine Daten-Leseschaltung 424. Das Speicherzellen-Array 411 enthält eine Bitleitung 415, und das Speicherzellen-Array 421 enthält eine Bitlei tung 425.
Eine in einem Herstellungsverfahren zur Bildung der Bitleitungen 415 und 425 in den jeweiligen Banken 410 und 420 verwendete Maske wird verändert, um eine Anordnung zum Schneiden der Bitleitungen aufzuweisen, die von einer in 11 verwendeten Anordnung verschieden ist. In 12 hat das Speicherzellen-Array 411 eine Speichergröße von 48 MBit, und das Speicherzellen-Array 421 hat eine Speichergröße von 16 MBit.
Auf diese Weise kann das Gleitbankschema ein Verhältnis von Speichergrößen zwischen der ersten Bank und der zweiten Bank unter Verwendung einer unterschiedlichen Maske anpassen. Diese Methode der Anpassung erfordert jedoch eine andere Maske für jeden Produkttyp, d. h. für jede Bankgrößenkonfiguration. Dies schafft eine zusätzliche Belastung für die Verwendung und Wartung von Masken während Wafer-Prozessen sowie für die Erstellung, Verwendung und Wartung von Testprogrammen zum Testen von Produkten.
Als Ergebnis leidet die Herstellung nicht-flüchtiger Halbleiter-Speicheranordnungen, die das Gleitbankschema einsetzen, an einer Abnahme des Durchsatzes und der Produktionseffizienz.
Demgemäß besteht ein Bedarf an einer Halbleiter-Speicheranordnung, die einen größeren Spielraum bei der Einstellung von Speichergrößen von Banken vorsieht.
Im Folgenden werden Ausführungsformen eines zweiten Prinzips der vorliegenden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
13 ist ein Blockbild einer ersten Ausführungsform einer Halbleiter-Speicheranordnung gemäß dem zweiten Prinzip der vorliegenden Erfindung.
Eine nicht-flüchtige Halbleiter-Speicheranordnung von 13 enthält einen ersten Block 110, einen zweiten Block 120, einen dritten Block 130, einen vierten Block 140, eine Daten-Leseschaltung 150, eine Daten-Schreibschaltung 151, eine Daten-Löschschaltung 152, eine Steuerschaltung 153, einen Adressenpuffer 154, einen Adresseneingangsanschluss 161, einen Daten-Eingabe/Ausgabeanschluss 162, eine Flaggenausgangsschaltung 156, Selektoren 157 bis 159, und eine Ausgangsschaltung 155. Der erste Block 110 enthält ein Speicherzellen-Array 111, das ein Flash-Speicher mit einer Speichergröße von 24 MBit ist, einen X-Decoder 112, und einen Y-Decoder 113. Der zweite Block 120 enthält ein Speicherzellen-Array 121, das ein Flash-Speicher mit einer Speichergröße von 24 MBit ist, einen X-Decoder 122, und einen Y-Decoder 123. Der dritte Block 130 enthält ein Speicherzellen-Array 131, das ein Flash-Speicher mit einer Speichergröße von 8 MBit ist, einen X-Decoder 132, und einen Y-Decoder 133. Der vierte Block 140 enthält ein Speicherzellen-Array 141, das ein Flash-Speicher mit einer Speichergröße von 8 MBit ist, einen X-Decoder 142, und einen Y-Decoder 143.
Der Adressenpuffer 154 ist mit dem Adresseneingangsanschluss 161 verbunden, und ist auch mit den X-Decodern 112, 122, 132 und 142 sowie mit den Y-Decodern 113, 123, 133 und 143 verbunden. Der Adresseneingangsanschluss 161 ist ferner mit der Steuerschaltung 153 verbunden. Die Daten-Schreibschaltung 151 und die Daten-Löschschaltung 152 sind mit der Steuerschaltung 153 und dem Selektor 158 verbunden, und sie sind mit den Blöcken 110, 120, 130 und 140 verbunden. Der Selektor 159 ist mit den Y-Decodern 113, 123, 133 und 143 verbunden, und ist mit der Daten-Leseschaltung 150 verbunden. Die Daten-Leseschaltung 150 ist mit dem Selektor 157 verbunden. Die Flaggenausgangsschaltung 156 ist mit der Steuerschaltung 153 und mit dem Selektor 157 verbunden. Die Ausgangsschaltung 155 ist mit den Selektoren 157 und 158 verbunden. Der Daten-Eingabe/Ausgabeanschluss 162 ist mit dem Selektor 158 verbunden. Die Selektoren 157 und 158 sind mit der Steuerschaltung 153 verbunden.
Die wie oben beschriebene nicht-flüchtige Halbleiter-Speicheranordnung setzt ein lokales Decodierschema ein. Hier sieht das lokale Decodierschema eine Vielzahl von Blöcken (110, 120, 130 und 140) vor, und ermöglicht es einem Benutzer, die Blöcke in einer Weise zu kombinieren, die der Benutzer bevorzugt. Gemäß diesem Schema kann eine Änderung einer Bank-Speichergrößenkonfiguration leicht erfolgen ohne die Verwendung einer Maskenoption wie beim Gleitbankschema.
Hier bezieht sich der Ausdruck "Bank" auf einen Block oder eine Gruppe von zwei oder mehreren Blöcken, die aus den Blöcken 110, 120, 130 und 140 ausgewählt werden, und sie operiert als eine Datenverarbeitungseinheit, was bedeutet, dass eine Vielzahl von Blöcken in derselben Bank für eine gegebene Datenverarbeitungsaufgabe miteinander arbeitet (zusammenarbeitet).
14 ist eine Tabelle, die verschiedene Wege zeigt, in denen die in 13 gezeigten vier Blöcke gemäß dem lokalen Decodierschema kombiniert werden.
Wie in der Tabelle von 14 gezeigt, gibt es vier Wege, die Blöcke 110, 120, 130 und 140 zu kombinieren. In einer ersten Kombination werden der erste Block 110, der zweite Block 120 und der dritte Block 130 kombiniert, um die erste Bank zu bilden, und der vierte Block 140 dient als zweite Bank. In diesem Fall beträgt die Speichergröße der ersten Bank 56 MBit, und die Speichergröße der zweiten Bank beträgt 8 MBit.
Im Folgenden wird der Betrieb der nicht-flüchtigen Halbleiter-Speicheranordnung von 13 beschrieben.
Wenn Daten in Speicherzellen zu schreiben sind, werden ein Schreibbefehl und zu schreibende Daten dem Daten-Eingabe/Ausgabeanschluss 162 zugeführt, und eine Schreibadresse wird dem Adresseneingangsanschluss 161 zugeführt. Der Schreibbefehl wird vom Daten-Eingabe/Ausgabeanschluss 162 der Steuerschaltung 153 über den Selektor 158 zugeführt. Ansprechend auf den Schreibbefehl steuert die Steuerschaltung 153 die Daten-Schreibschaltung 151, die Daten in ausgewählte Speicherzellen zu schreiben. Die Daten-Schreibschaltung 151 führt die Schreibdaten den Speicherzellen-Arrays 111, 121, 131 und 141 zu, wenn sie die Schreibdaten vom Daten-Eingabe/Ausgabeanschluss 162 über den Selektor 158 empfängt. Die Speicherzellen werden von den X-Decodern 112, 122, 132 und 142 sowie den Y-Decodern 113, 123, 133 und 143 ausgewählt, wenn diese Decoder die Schreibadresse vom Adressenpuffer 154 empfangen.
Auf die oben beschriebene Weise werden die Schreibdaten in die durch die Schreibadresse ausgewählten Speicherzellen geschrieben. Eine Daten-Löschoperation wird auf nahezu gleiche Weise vorgenommen. Wenn nämlich ein Löschbefehl am Daten-Eingabe/Ausgabeanschluss 162 eingegeben wird, löscht die Daten-Löschschaltung 152 in den Speicherzellen gespeicherte Daten, wobei diese Speicherzellen durch eine am Adresseneingangsanschluss 161 eingegebene Adresse spezifiziert werden.
In dem Fall einer Daten-Leseoperation wird eine Leseadresse dem Adresseneingangsanschluss 161 zugeführt, und die Steuerschaltung 153 führt eine Steuerung durch, um Daten aus spezifizierten Speicherzellen zu lesen. Der Selektor 159 verbindet einen der Y-Decoder mit der Daten-Leseschaltung 150, wobei der ausgewählte Y-Decoder die spezifizierten Speicherzellen enthält. Die Speicherzellen werden von den X-Decodern 112, 122, 132 und 142 sowie den Y-Decodern 113, 123, 133 und 143 ausgewählt, wenn diese Decoder die Leseadresse vom Adressenpuffer 154 empfangen.
In der nicht-flüchtigen Halbleiter-Speicheranordnung, die das lokale Decodierschema einsetzt, gemäß der vorliegenden Erfindung kann jeder Block unabhängig von den anderen Blöcken arbeiten, so dass eine Daten-Leseoperation in einem Block vorgenommen werden kann, während eine Daten-Schreib- oder Daten-Löschoperation in einem anderen Block vorgenommen wird. Wenn Daten in dem ersten Block 110 beispielsweise gelöscht werden, dediziert sich die Daten-Löschschaltung 152 für die Steuerung des ersten Blocks 110. Wenn die Steuerschaltung 153 einen Datenlesebefehl empfängt, um Daten aus dem dritten Block 130 zu lesen, dediziert sich die Daten-Leseschaltung 150 für die Steuerung des dritten Blocks 130. Auf diese Weise wird eine duale Operation erzielt.
Wenn die Steuerschaltung 153 einen Datenlesebefehl empfängt, um Daten aus dem ersten Block 110 zu lesen, während der erste Block 110 einer Daten-Rückschreiboperation unterzogen wird, steuert die Steuerschaltung 153 den Selektor 157 so, dass ein Flaggensignal, welches das Vorliegen einer laufenden Daten-Rückschreiboperation in dem ersten Block 110 anzeigt, von der Flaggenausgangsschaltung 156 über die Ausgangsschaltung 155 an die Außenseite der Anordnung ausgegeben wird.
Demgemäß ermöglicht die nicht-flüchtige Halbleiter-Speicheranordnung gemäß der ersten Ausführungsform des zweiten Prinzips, dass Blöcke frei kombiniert werden, um Banken zu bilden, wodurch eine Änderung der Bankgröße ohne die Verwendung einer Maskenoption gestattet wird. Da Daten aus einem Speicherzellen-Array gelesen werden können, während ein anderes Speicherzellen-Array eine laufende Daten-Schreib- oder Daten-Löschoperation hat, kann ferner eine effiziente parallele Verarbeitung erzielt werden.
15 ist ein Blockbild, das eine Konfiguration einer nicht-flüchtigen Halbleiter-Speicheranordnung gemäß einer zweiten Ausführungsform des zweiten Prinzips zeigt. Die nicht-flüchtige Halbleiter-Speicheranordnung von 15 unterscheidet sich von jener von 13 nur dadurch, dass eine nicht-flüchtige Bankspeicherschaltung 71 und eine Adressenkonvertierungsschaltung 72 zusätzlich vorgesehen sind.
Die nicht-flüchtige Bankspeicherschaltung 71 ist mit einer Steuerschaltung 53 verbunden. Die Adressenkonvertierungsschaltung 72 ist zwischen dem Adresseneingangsanschluss 161 und dem Adressenpuffer 154 vorgesehen, und ist mit der nicht-flüchtigen Bankspeicherschaltung 71 verbunden.
Wenn in der vorher beschriebenen nicht-flüchtigen Halbleiter-Speicheranordnung von 13 der erste Block 110 und der zweite Block 120 zusammen eine erste Bank bilden, und der dritte Block 130 und der vierte Block 140 zusammen eine zweite Bank bilden, werden Daten aus Speicherzellen des zweiten Blocks 120 gelesen, der durch eine Leseadresse spezifiziert wird, auch wenn die Leseadresse während eines Prozesses des Rückschreibens von Daten in dem ersten Block 110 zugeführt wird. In einer typischen nicht-flüchtigen Halbleiter-Speicheranordnung, die ein duales Operationsschema einsetzt, wird jedoch, wenn eine Adresse innerhalb des zweiten Blocks eingegeben wird, während Daten in dem ersten Block neugeschrieben werden, ein Flaggensignal ausgegeben, das eine laufende Daten-Rückschreiboperation anzeigt, da der erste Block und der zweite Block zu derselben Bank gehören.
Die nicht-flüchtige Halbleiter-Speicheranordnung, die das lokale Decodierschema einsetzt, gemäß der ersten Ausführungsform des zweiten Prinzips arbeitet nämlich auf andere Weise als eine herkömmliche nicht-flüchtige Halbleiter-Speicheranordnung eines dualen Operationstyps. In einem solchen Fall keine eine Kompatibilität nicht sichergestellt werden.
Wenn Informationen darüber vorliegen, welche Banken die Blöcke 110, 120, 130 und 140 enthalten, kann innerhalb des Chips eine Prüfung dahingehend erfolgen, ob ein Block, auf den zugegriffen wird, zu derselben Bank gehört wie ein Block, der eine laufende Daten-Rückschreiboperation aufweist. Wenn dieselbe Bank diese beiden Blöcke enthält, kann ein Flaggensignal ausgegeben werden, welches das Vorliegen einer laufenden Daten-Rückschreiboperation anzeigt.
Unter Berücksichtigung dessen enthält die nichtflüchtige Halbleiter-Speicheranordnung gemäß der zweiten Ausführungsform des zweiten Prinzips die nicht-flüchtige Bankspeicherschaltung 71, die darin für jeweilige Blöcke vorgesehene Banknummern speichert. Jede Banknummer zeigt an, welche Bank einen entsprechenden der Blöcke 110, 120, 130 und 140 enthält. Solche Banknummern werden vom Hersteller der Anordnung oder von einem Benutzer in der nicht-flüchtigen Bankspeicherschaltung 71 gespeichert. Wenn beispielsweise der erste Block 110 und der dritte Block 130 zusammen die erste Bank bilden, und der zweite Block 120 und der vierte Block 140 zusammen eine zweite Bank bilden, werden diese Entsprechungen zwischen den Blöcken und den Banken in der nichtflüchtigen Bankspeicherschaltung 71 gespeichert. Wenn Daten in dem ersten Block 110, der zur ersten Bank gehört, neu zu schreiben sind, steuert die Steuerschaltung 53 die Daten-Schreibschaltung 151 und die Daten-Löschschaltung 152, die Daten in dem ersten Block 110 neu zu schreiben.
Während die Daten wie oben beschrieben rückgeschrieben werden, kann auf einen anderen Block als den Block mit den Daten, die rückgeschrieben werden, für eine Daten-Leseoperation zugegriffen werden. In einem solchen Fall steuert die Steuerschaltung 53 den Selektor 159, den Block, auf den zugegriffen wird, mit der Daten-Leseschaltung 150 zu verbinden. Wenn der Block, auf den zugegriffen wird, entweder der zweite Block 120 oder der vierte Block 140 ist, sind Daten aus der zweiten Bank zu lesen, welche von der ersten Bank verschieden ist, die den ersten Block 110 mit den Daten, die rückgeschrieben werden, enthält. Als Ergebnis wird ein Ausgang der Daten-Leseschaltung 150 an den Daten-Eingabe/Ausgabeanschluss 162 über die Ausgangsschaltung 155 unter der Steuerung der Steuerschaltung 53 gerichtet.
Während die Daten wie oben beschrieben rückgeschrieben werden, kann in einem anderen Szenario eine Adresse von der Außenseite der Anordnung zugeführt werden, um den dritten Block 130 als Block auszuwählen, aus dem Daten zu lesen sind. In diesem Fall sind die Daten aus derselben Bank zu lesen wie jener, die den ersten Block 110 mit den Daten, die rückgeschrieben werden, enthält. Die Steuerschaltung 53 steuert den Selektor 157 so, dass ein Flaggensignal, welches das Vorliegen einer laufenden Daten-Rückschreiboperation anzeigt, von der Flaggenausgangsschaltung 156 dem Daten-Eingabe/Ausgabeanschluss 162 über die Ausgangsschaltung 155 zugeführt wird.
In den wie oben beschriebenen Operationen nimmt die Steuerschaltung 53 auf die Entsprechungen zwischen den Blöcken und Banken Bezug, die in der nicht-flüchtigen Bankspeicherschaltung 71 gespeichert sind, und prüft, ob ein Block, der durch eine von der Außenseite der Anordnung zugeführte Leseadresse spezifiziert wird, zu derselben Bank wie jener eines Blocks mit den Daten, die wieder eingeschrieben werden, gehört.
Auf diese weise ermöglicht es die Verwendung der nichtflüchtigen Bankspeicherschaltung 71, eine Kompatibilität zwischen einer nicht-flüchtigen Halbleiter-Speicheranordnung des lokalen Decodierschemas gemäß der vorliegenden Erfindung und einer herkömmlichen nicht-flüchtigen Halbleiter-Speicheranordnung eines dualen Operationstyps sicherzustellen.
In einer Konfiguration, wo beispielsweise der erste Block 110 und der dritte Block 130 zusammen die erste Bank bilden, und der zweite Block 120 und der vierte Block 140 zusammen die zweite Bank bilden, wird ein internes Adressensystem zum Spezifizieren der Banken diskontinuierlich, wodurch Unzweckmäßigkeiten für Benutzer verursacht werden, indem eine unerwünschte Notwendigkeit zur Modifikation von Software für Steuerzwecke geschaffen wird. Unter Berücksichtigung dessen ist die nicht-flüchtige Halbleiter-Speicheranordnung gemäß der vorliegenden Ausführungsform mit der Adressenkonvertierungsschaltung 72 versehen, die externe Adressen auf der Basis eines kontinuierlichen Adressensystems in interne Adressen auf der Basis des diskontinuierlichen Adressensystems konvertiert. Im Folgenden wird die Adressenkonvertierungsschaltung 72 detailliert beschrieben.
Das Speicherzellen-Array mit einer Speichergröße von 64 MBit, wie in 14 gezeigt, das den ersten und zweiten Block jeweils mit einer Größe von 24 MBit und den dritten und vierten Block jeweils mit einer Größe von 8 MBit enthält, wird als Beispiel verwendet. Wenn 16 Bits ein Wort darstellen, besteht jede beliebige Adresse aus 22 Bits von A0 bis A21, unter denen 3 Bits von A19 bis A21 notwendig sind, um einen der vier Blöcke auszuwählen. Der Grund, warum 3 Bits notwendig werden, um einen der vier Blöcke auszuwählen, ist, dass jeder des ersten und zweiten Blocks tatsächlich aus drei Speicherzellen-Arrays jeweils mit einer Größe von 8 MBit besteht und unabhängig voneinander ausgewählt wird.
16 ist eine Tabelle, die Bankadressen zum Auswählen eines der vier Blöcke zeigt.
Wie in 16 gezeigt, resultiert eine Bankadresse (A19, A20, A21) mit einer Logikpegelkombination (L, H, H) in der Auswahl des dritten Blocks. Da der erste Block aus den drei Speicherzellen-Arrays mit einer Größe von jeweils 8 MBit besteht, werden drei Logikpegelkombinationen (L, L, L), (L, L, H) und (L, H, L) dem ersten Block zugeordnet, um eines dieser drei Speicherzellen-Arrays auszuwählen. Das Gleiche gilt auch im Fall des zweiten Blocks.
In der Tabelle von 14 tritt eine Diskontinuität von Adressen innerhalb derselben Bank in den Fällen einer dritten Kombination und einer vierten Kombination auf. Die dritte Kombination hat nämlich Adressen in der ersten Bank, die mit Adressen des ersten Blocks beginnen, und zu Adressen des dritten Blocks und des vierten Blocks springen, ohne einen intervenierenden zweiten Block zu haben, so dass eine Diskontinuität zwischen dem ersten Block und dem dritten Block auftritt. Ferner hat die vierte Kombination Adressen in der ersten Bank, die mit Adressen des ersten Blocks beginnen, und zu Adressen des dritten Blocks springen, ohne den Adressen des zweiten Blocks zu folgen, und sie hat auch Adressen in der zweiten Bank, die mit Adressen des zweiten Blocks beginnen, und zu Adressen des vierten Blocks springen, ohne einen intervenierenden dritten Block zu haben.
Um eine solche Adressendiskontinuität zu vermeiden, nimmt die Adressenkonvertierungsschaltung 72 auf die Entsprechungen zwischen den Blöcken und den Banken Bezug, die in der nicht-flüchtigen Bankspeicherschaltung 71 gespeichert sind, und konvertiert extern vorgesehene Adressen auf der Basis des kontinuierlichen Adressensystems in interne Adressen auf der Basis des diskontinuierlichen Adressensystems.
17 ist ein Schaltbild der in 15 gezeigten Adressenkonvertierungsschaltung 72.
Die Adressenkonvertierungsschaltung 72 enthält, wie in 17 gezeigt, die EXKLUSIV-ODER-Schaltungen 87, ODER-Schaltungen 85 und 86, UND-Schaltungen 83 und Inverter 81. Die Adressenkonvertierungsschaltung 72 von 17 empfängt die Bankadresse (A19, A20, A21) von der Außenseite der Halbleiter-Speicheranordnung, und konvertiert die Bankadresse in eine interne Adresse (I19, I20, I21). In 17 werden Signale C3 und C4 von der nicht-flüchtigen Bankspeicherschaltung 71 auf der Basis der darin gespeicherten Informationen zugeführt. Die Signale C3 und C4 sind HOCH bzw. NIEDRIG in dem Fall der in der Tabelle von 14 gezeigten dritten Kombination, und sind NIEDRIG bzw. HOCH in dem Fall der vierten Kombination.
18 ist eine Tabelle, die Beziehungen zwischen Bankadresseneingängen und internen Adressenausgängen der Adressenkonvertierungsschaltung 72 zeigt.
Wie in der Tabelle von 18 gezeigt, empfängt die Adressenkonvertierungsschaltung 72 von 17 externe Adressen, die zeigen, dass sich die Adressenkontinuität von (L, L, L) auf (H, H, H) erhöht. Wenn die Bankinformationssignale C3 und C4 HOCH bzw. NIEDRIG sind, konvertiert die Adressenkonvertierungsschaltung 72 die kontinuierlichen externen Adressen so in interne Adressen, dass sich mit einer Änderung der externen Adressen von (L, L, L) auf (H, L, L) die internen Adressen von Adressen des ersten Blocks, Adressen des dritten Blocks, zu Adressen des vierten Blocks ändern, von denen alle den Adressen der ersten Bank entsprechen. Wenn sich die externen Adressen von (H, L, H) auf (H, H, H) ändern, bleiben die internen Adressen ferner innerhalb des zweiten Blocks, welcher der zweiten Bank entspricht.
Wenn die Bankinformationssignale C3 und C4 NIEDRIG bzw. HOCH sind, konvertiert die Adressenkonvertierungsschaltung 72 die kontinuierlichen externen Adressen so in interne Adressen, dass sich mit einer Änderung der externen Adressen von (L, L, L) auf (L, H, H) die internen Adressen von Adressen des ersten Blocks zu Adressen des dritten Blocks ändern, von denen alle den Adressen der ersten Bank entsprechen. Wenn sich die externen Adressen von (H, L, L) auf (H, H, H) ändern, ändern sich die internen Adressen ferner von den Adressen des zweiten Blocks zu Adressen des vierten Blocks, von denen alle den Adressen der zweiten Bank entsprechen.
Auf diese weise ermöglicht die Verwendung der Adressenkonvertierungsschaltung 72 in der nicht-flüchtigen Halbleiter-Speicheranordnung, dass ein kontinuierliches Adressensystem verwendet wird, wenn der Anordnung externe Adressen zugeführt werden, um auf die Banken zuzugreifen. Dies eliminiert die Notwendigkeit, dass Benutzer Software für Steuerzwecke modifizieren.
Die nicht-flüchtige Halbleiter-Speicheranordnung gemäß der zweiten Ausführungsform des zweiten Prinzips, wie oben beschrieben, gestattet ihre Verwendung in derselben Systemumgebung, in der die Anordnung der verwandte Technik des dualen Operationstyps verwendet wird, und sie kann auch einen größeren Spielraum bei der Auswahl einer Speichergrößenkonfiguration vorsehen.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern es können verschiedenste Variationen und Modifikationen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen, wie in den Ansprüchen definiert.
Die vorliegende Anmeldung basiert auf den Japanischen Prioritätsanmeldungen Nr. 11-130109, eingereicht beim Japanischen Patentamt am 11. Mai 1999, und Nr. 11-324339, eingereicht am 15. November 1999.

Claims

Nicht-flüchtige Halbleiter-Speicheranordnung, mit: einer Vielzahl von Speicherbanken (11, 21), wobei jede der Speicherbanken (11, 21) zumindest einen Sektor aufweist; und einer Steuereinheit (33) zum Vornehmen einer Daten-Schreib- oder Daten-Löschoperation in Bezug auf einen Sektor in den Speicherbanken (11, 21), gekennzeichnet durch: eine Adressendetektionseinheit (51) zum Detektieren einer Bankadresse, um anzuzeigen, welche eine der Speicherbanken (11, 21) einen Sektor enthält, der einer Daten-Löschoperation unterzogen wird, und zum Zuführen von Informationen, die die Bankadresse anzeigen; und zumindest einen Ausgangsanschluss (61, 62) zum Zuführen der Informationen an die Außenseite der Anordnung.
Nicht-flüchtige Halbleiter-Speicheranordnung nach Anspruch 1, bei welcher der Ausgangsanschluss (61, 62) ein Anschluss ist, der für einen Zweck des Ausgebens der von der Adressendetektionseinheit (51) zugeführten Informationen dediziert ist.
Nicht-flüchtige Halbleiter-Speicheranordnung nach Anspruch 1 oder 2, ferner mit einer Selektoreinheit (65), die entweder die von der Adressendetektionseinheit (51) zugeführten Informationen oder andere Informationen auswählt, wobei der zumindest eine Ausgangsanschluss (61, 62) die von der Selektoreinheit (65) ausgewählten Informationen an die Außenseite zuführt.
Nicht-flüchtige Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, ferner mit: einer Daten-Schreib/Löscheinheit (31, 32) zum Schreiben oder Löschen von Daten in einer der Speicherbanken (11, 21) zu einer Zeit; und einer Vielzahl von Daten-Leseeinheiten (14, 24), die jeweils für die Speicherbanken (11, 21) vorgesehen sind.
Nicht-flüchtige Halbleiter-Speicheranordnung nach einem der vorhergehenden Ansprüche, ferner mit einer Adressengeneratoreinheit (35) zum Generieren der Bankadresse, und zum Zuführen der Bankadresse an die Adressendetektionseinheit (51).
Verfahren zum Steuern einer nicht-flüchtigen Halbleiter-Speicheranordnung mit einer Vielzahl von Speicherbanken (11, 21), wobei jede der Speicherbanken zumindest einen Sektor aufweist, welches Verfahren das Vornehmen einer Daten-Löschoperation in Bezug auf einen Sektor in den Speicherbanken umfasst, gekennzeichnet durch die Schritte: Detektieren einer Bankadresse, um anzuzeigen, welche eine der Speicherbanken einen Sektor enthält, der einer Daten-Löschoperation unterzogen wird; und Zuführen von Informationen, die die Bankadresse anzeigen, an die Außenseite der Anordnung.