DE4447546C2

DE4447546C2 - Integrated circuit e.g. with CMOS buffer

Info

Publication number: DE4447546C2
Application number: DE4447546A
Authority: DE
Inventors: Akihide Aoki
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 1993-10-29
Filing date: 1994-10-21
Publication date: 1996-06-27
Anticipated expiration: 2014-10-22

Abstract

The signal is pref. held at ground potential when the power supply potential of the first circuit is interrupted. The holding circuit comprises an inverter. A detector circuit senses whether the power supply potential of the first circuit is interrupted. Circuit blocks (2,3) using different circuit grounds (V(SS1)), V(SS2)) and power supplies (Vcc, VDD) exchange a signal (7) from a circuit block (2a). The signal (7) is inverted (4a) and buffered (8) to output signal (5a) to a circuit block (3). CPU clock signal from circuit block (2) is applied to switch in circuit block (3) connected to buffer circuit in (3). The Signal state is held between CPU clock signals.

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halb leiterschaltung nach dem Oberbegriff des Anspruchs 1.The present invention relates to an integrated half Ladder circuit according to the preamble of claim 1.

Eine integrierte Halbleiterschaltung nach dem Oberbegriff des Anspruchs 1 ist aus der DE 41 01 143 C1 bekannt.An integrated semiconductor circuit according to the preamble of Claim 1 is known from DE 41 01 143 C1.

Fig. 1 ist eine schematische Ansicht, die eine Struktur einer integrierten Halbleiterschaltung zeigt, die eine Mehr zahl von Stromquellen verwendet. Obwohl Fig. 1 eine Struktur zeigt, die zwei Stromquellensysteme verwendet, ist dieselbe Struk tur auf eine Schaltung, die drei oder mehr Stromquellensysteme verwendet, anwendbar. In Fig. 1 bezeichnet das Bezugszeichen 1 eine Halbleitervorrichtung, die eine Elementgruppe (wird im fol genden als Elementgruppe des ersten Stromsystems bezeichnet) 2, die zwischen eine erste Stromquelle VCC und eine Masse VSS1 ver bunden bzw. geschaltet ist, und eine Elementgruppe (wird im fol genden als Elementgruppe des zweiten Stromsystems bezeichnet) 3, die zwischen eine zweite Stromquelle VDD und eine Masse VSS2 ver bunden bzw. geschaltet ist, auf. Die Elementgruppe 2 des ersten Stromsystems weist eine Mehrzahl von Ausgabeschnittstellen (Ausgabe-Interfaces) 4a, 4b, 4c . . . , die Signale 5a, 5b bzw. 5c an Eingabeschnittstellen (Eingabe-Interfaces) 6a, 6b, 6c . . . , die in der Elementgruppe 3 des zweiten Stromsystems enthalten sind, ausgeben, auf. Fig. 1 is a schematic view showing a structure of a semiconductor integrated circuit using a plurality of current sources. Although Fig. 1 shows a structure which uses two power source systems, the same structural tur is a circuit which uses three or more power source systems applicable. In Fig. 1, reference numeral 1 denotes a semiconductor device having an element group (is in the fol lowing referred to as an element group of the first-phase system) 2, the ver between a first power source VCC and a ground VSS1 connected or switched, and an element group (is hereinafter referred to as element group of the second power system) 3 , which is connected or connected between a second power source VDD and a ground VSS2. Element group 2 of the first power system has a plurality of output interfaces 4 a, 4 b, 4 c. . . , the signals 5 a, 5 b and 5 c at input interfaces (input interfaces) 6 a, 6 b, 6 c. . . that are included in element group 3 of the second power system.

In einigen Fällen kann die integrierte Halbleiterschaltung, die eine Mehrzahl von Stromquellen wie oben beschrieben verwendet, in einer solchen Art und Weise arbeiten, daß der Strom von einer der Stromquellen ausgeschaltet wird, während die Elementgruppe, die mit der anderen Stromquelle verbunden ist, arbeitet. Dieser Be trieb wird z. B. in dem folgenden Fall ausgeführt. Die Element gruppe 3 des zweiten Stromsystems wird von flüchtigen Speichern wie einem RAM gebildet, und die Elementgruppe 2 des ersten Strom systems wird von Funktionselementen, die andere als diejenigen der Elementgruppe 3 des zweiten Stromsystems sind, gebildet, wie einer CPU, einem ROM, einem Timer und einem A/D-Wandler. Gewöhnlicher weise wird die erste Stromquelle VCC abgeschaltet, um einen nied rigeren Stromverbrauch zu erreichen, wenn das Back-up zum Zwecke des Haltens von Daten in den flüchtigen Speichern ausgeführt wird. Bei diesem Betrieb arbeitet die Elementgruppe 3 des zweiten Strom systems (z. B. ein RAM), die mit der zweiten Stromquelle VDD ver bunden ist, als ob sie korrekt arbeitet, selbst wenn die erste Stromquelle VCC abgeschaltet ist. Dieser Betrieb wird als RAM- Back-up-Funktion bezeichnet. In der Praxis kann jedoch ein solches Phänomen auftreten, daß, wenn die erste Stromquelle VCC abgeschal tet ist, ein Durchgangsstrom durch die Elementgruppe 3 des zweiten Stromsystems (z. B. ein RAM) fließt, was in einer Erniedrigung des Potentials der zweiten Stromquelle VDD resultiert. Dieses Phänomen wird im folgenden beschrieben.In some cases, the semiconductor integrated circuit using a plurality of current sources as described above can operate in such a way that the current from one of the current sources is turned off while the element group connected to the other current source is operating. This operation is z. B. executed in the following case. Element group 3 of the second power system is formed by volatile memories such as a RAM, and element group 2 of the first power system is formed by functional elements other than those of element group 3 of the second power system, such as a CPU, a ROM, a Timer and an A / D converter. Usually, the first power source VCC is turned off to achieve lower power consumption when the backup is performed for the purpose of holding data in volatile memories. In this operation, element group 3 of the second power system (e.g. a RAM), which is connected to the second power source VDD, operates as if it is working correctly even when the first power source VCC is turned off. This operation is referred to as a RAM backup function. In practice, however, such a phenomenon may occur that when the first power source VCC is turned off, a through current flows through the element group 3 of the second power system (e.g., a RAM), resulting in a lowering of the potential of the second power source VDD results. This phenomenon is described below.

Fig. 2 ist ein Schaltbild, das ein spezifisches Beispiel zeigt, das sich insbesondere auf die Ausgabeschnittstelle 4a und die Ein gabeschnittstelle 6a, die in Fig. 1 gezeigt sind, bezieht. Ein Si gnal 7, das von einer internen Schaltung 2a aus der Elementgruppe 2 des ersten Stromsystems, die in Fig. 1 gezeigt ist, an die Aus gabeschnittstelle 4a, die von einer Inverterschaltung mit einer negativen Logik gebildet wird, zugeführt wird, wird von dieser als ein durch die Ausgabeschnittstelle 4a invertiertes und verstärktes Ausgabesignal 5a an die Eingabeschnittstelle 6a, die von einer In verterschaltung gebildet wird, geliefert. Die Ausgabeschnittstelle 4a (und die Eingabeschnittstelle 6a) können von einer Schaltung gebildet sein, wie sie in Fig. 3 gezeigt ist. Ein p-Kanal-FET (Feldeffekttransistor) 41 (61) und ein n-Kanal-FET 42 (62) sind in dieser Reihenfolge zwischen die erste Stromquelle VCC (die zweite Stromquelle VDD) und die Masse VSS1 (VSS2) verbunden bzw. geschal tet. Das Ausgabesignal 5a wird von der Verbindung zwischen dem p- Kanal-FET 41 und dem n-Kanal-FET 42 der Ausgabeschnittstelle 4a ausgegeben, und der p-Kanal-FET 61 und der n-Kanal-FET 62 der Ein gabeschnittstelle 6a empfangen das Ausgabesignal 5a an ihren Ga tes. Fig. 2 is a circuit diagram showing a specific example that relates in particular to the output interface 4 a and the input interface 6 a, which are shown in Fig. 1. A signal 7 , which is supplied by an internal circuit 2 a from the element group 2 of the first power system, which is shown in FIG. 1, to the output interface 4 a, which is formed by an inverter circuit with a negative logic of this as a through the output interface 4 a inverted and amplified output signal 5 a to the input interface 6 a, which is formed by an inverter circuit. The output interface 4 a (and the input interface 6 a) can be formed by a circuit as shown in FIG. 3. A p-channel FET (field effect transistor) 41 ( 61 ) and an n-channel FET 42 ( 62 ) are connected in this order between the first current source VCC (the second current source VDD) and the ground VSS1 (VSS2) tet. The output signal 5 a is output from the connection between the p-channel FET 41 and the n-channel FET 42 of the output interface 4 a, and the p-channel FET 61 and the n-channel FET 62 of the input interface 6 a receive the output signal 5 a at their Ga tes.

Nun wird eine Beschreibung des Betriebes für einen Übergangszeit raum, während dem die erste Stromquelle VCC abgeschaltet wird oder das Niveau des Potentials in der integrierten Halbleiterschaltung, die die in den Fig. 2 und 3 gezeigte Struktur aufweist, erniedrigt wird, gegeben. Fig. 4 ist ein Zeitablaufdiagramm, das die Änderung von jeweils dem Potential und dem Strom zeigt, wenn die erste Stromquelle VCC abgeschaltet wird. Vor dem Abschalten der ersten Stromquelle VCC ist das Signal 7, das in Fig. 2 gezeigt ist, auf "L". Wenn das Signal 7 "L" ist, ist der p-Kanal-FET 41, der in Fig. 3 gezeigt ist, "AN" und der n-Kanal-FET 42 ist "AUS". Dadurch ist das Ausgabesignal 5a, welches im wesentlichen das Potential der ersten Stromquelle VCC wiedergibt, auf "H". Wenn die erste Stromquelle VCC abgeschaltet ist, ändert sich das Potential des Ausgabesignals 5a nach und nach von "H" auf "L" entsprechend der Erniedrigung des Potentials der ersten Stromquelle VCC. Der Be trieb zu dieser Zeit wird verglichen mit dem gewöhnlichen Schalt betrieb sehr langsam ausgeführt.A description will now be given of the operation for a transitional period during which the first power source VCC is turned off or the level of the potential in the semiconductor integrated circuit having the structure shown in FIGS. 2 and 3 is lowered. FIG. 4 is a timing chart showing the change in potential and current, respectively, when the first current source VCC is turned off. Before the first current source VCC is switched off, the signal 7 shown in FIG. 2 is at "L". When the signal 7 is "L", the p-channel FET 41 shown in FIG. 3 is "ON" and the n-channel FET 42 is "OFF". As a result, the output signal 5 a, which essentially reproduces the potential of the first current source VCC, is at "H". When the first current source VCC is switched off, the potential of the output signal 5 a gradually changes from "H" to "L" in accordance with the lowering of the potential of the first current source VCC. The operation at this time is very slow compared to the normal switching operation.

In dem Fall, in dem das Ausgabesignal 5a auf einem Zwischenpoten tial, das während der Erniedrigung des Potentials gebildet wird, der Eingabeschnittstelle 6a zugeführt wird, werden der p-Kanal-FET 61 und der n-Kanal-FET 62 leitend, so daß ein sogenannter Durch gangsstrom fließt. Zusätzlich fließt, da das Ausgabesignal 5a sich wie oben beschrieben langsam ändert, ein Durchgangsstrom, der grö ßer als ein Durchgangsstrom in dem gewöhnlichen Schaltbetrieb ist, durch die Eingabeschnittstelle 6a. Dadurch erniedrigt sich zeit weilig das Potential der zweiten Stromquelle VDD (sofortige Er niedrigung). Dieses Phänomen wird auch zu der Zeit der Erniedri gung des Potentials verursacht, die eine andere Zeit als die des Abschaltens der ersten Stromquelle VCC ist. In the case in which the output signal 5 a at an intermediate potential, which is formed during the lowering of the potential, the input interface 6 a is supplied, the p-channel FET 61 and the n-channel FET 62 become conductive, so that a so-called through current flows. In addition, since the output signal 5 a slowly changes as described above, a through current that is greater than a through current in the ordinary switching operation flows through the input interface 6 a. This temporarily lowers the potential of the second current source VDD (immediate drop). This phenomenon is also caused at the time of lowering the potential, which is a different time from that of turning off the first power source VCC.

In einer integrierten Halbleiterschaltung, in der ein großer Durchgangsstrom fließt, wenn die erste Stromquelle VCC abgeschaltet wird, oder wenn sich das Potential erniedrigt, wie oben beschrieben ist, kann die integrierte Halbleiterschaltung aufgrund der sofortigen Erniedrigung der Spannung der zweiten Stromquelle VDD eine Fehlfunktion haben. Um diesen Nachteil zu verhindern, ist es z. B. nötig, eine Stromquelle bereitzustellen, die merklich verstärkt ist, so daß ein Einfluß auf die Ausgabe der zweiten Stromquelle VDD unterdrückt werden kann, selbst wenn ein großer Strom (Durchgangsstrom) in der Elementgruppe 3 des zweiten Stromsystems fließt.In a semiconductor integrated circuit in which a large through current flows when the first current source VCC is turned off or when the potential lowers, as described above, the semiconductor integrated circuit may malfunction due to the immediate lowering of the voltage of the second current source VDD. To prevent this disadvantage, it is e.g. For example, it is necessary to provide a current source which is remarkably amplified so that an influence on the output of the second current source VDD can be suppressed even if a large current (through current) flows in the element group 3 of the second current system.

Die Japanische Patentoffenlegungsschrift Nr. 3-46268 (1991) offen bart eine CMOS-Eingabepufferschaltung (Eingabeschnittstelle 6a), in der in der Elementgruppe 3 des zweiten Stromsystems kein Durch gangsstrom fließt. In dieser CMOS-Eingabepufferschaltung ist ein n-Kanal-Transistor zur Steuerung in Reihe mit dem ersten Transi stor (61) und dem zweiten Transistor (62) verbunden, ein p-Kanal- Transistor zur Steuerung ist parallel zu dem ersten Transistor (61) verbunden, und diese Transistoren zur Steuerung werden in dem Batterie-Back-up-Modus abgeschaltet. Desweiteren beschreibt die Japanische Patentoffenlegungsschrift Nr. 3-185921 (1991) eine in tegrierte Halbleiterschaltung, in der eine Verzögerungsschaltung, die aus einer Mehrzahl von FETs gebildet wird, dem Ausgabeteil (Ausgabeschnittstelle 4a) vorhergehend angeordnet ist, um so die erste und die zweite Schalteinheit daran zu hindern, gleichzeitig angeschaltet zu werden.Japanese Patent Laid-Open No. 3-46268 (1991) discloses a CMOS input buffer circuit (input interface 6 a) in which no through current flows in element group 3 of the second current system. In this CMOS input buffer circuit, an n-channel transistor for control is connected in series with the first transistor ( 61 ) and the second transistor ( 62 ), a p-channel transistor for control is in parallel with the first transistor ( 61 ) connected, and these transistors for control are turned off in the battery backup mode. Furthermore, Japanese Patent Laid-Open No. 3-185921 (1991) describes an integrated semiconductor circuit in which a delay circuit, which is formed from a plurality of FETs, is arranged in advance of the output part (output interface 4 a), thereby the first and the second To prevent the switching unit from being switched on at the same time.

Die vorliegende Erfindung wurde zur Überwindung der zuvor erwähn ten Probleme gemacht, und es ist Aufgabe der Erfindung, eine integrierte Halbleiterschaltung zu ermöglichen, die so aufgebaut ist, daß kein Signal in einem schwebenden Zustand von einer ersten Schaltung an eine zweite Schaltung geliefert wird.The present invention has been mentioned to overcome the above th problems, and it is an object of the invention, a to enable semiconductor integrated circuit that is constructed is that no signal is in a floating state from a first Circuit is delivered to a second circuit.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiterschal tung nach Anspruch 1.This task is solved by an integrated semiconductor scarf tion according to claim 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet. Developments of the invention are characterized in the subclaims draws.

Ein Signal, das von einer ersten Schaltung an eine zweite Schal tung einer integrierten Halbleiterschaltung geliefert wird, wird daran gehindert, einen schwebenden Zustand zu erreichen. Dadurch wird, selbst wenn das Quellpotential, das der Schaltung zuzuführen ist, sich erniedrigt, eine Erniedrigung der Spannung, die durch den Fluß eines Durchgangsstroms durch die zweite Schaltung verur sacht werden könnte, verhindert, wodurch ein stabiler Betrieb der zweiten Schaltung erreicht wird.A signal from a first circuit to a second scarf device is supplied a semiconductor integrated circuit prevented from reaching a floating state. Thereby will, even if the source potential to supply that to the circuit is lowered, a lowering of the tension caused by the flow of a through current through the second circuit could be prevented, thereby ensuring stable operation of the second circuit is reached.

Die Erfindung ermöglicht weiter eine integrierte Halbleiterschal tung, bei der, wenn ein Niveau eines Signals, das von der ersten Schaltung an die zweite Schaltung ausgegeben wird, einen schweben den Zustand erreicht, das Signal nicht an die interne Schaltung der zweiten Schaltung geliefert wird, so daß eine Erniedrigung ei ner Spannung, die durch den Fluß eines Durchgangsstromes durch die zweite Schaltung verursacht wird, unterdrückt wird, selbst wenn das Quellpotential, das der ersten Schaltung zuzuführen ist, sich er niedrigt, und dadurch kann die zweite Schaltung stabil arbeiten.The invention further enables an integrated semiconductor scarf tung, where if a level of a signal that is from the first Circuit output to the second circuit, a hover reached the state, the signal is not sent to the internal circuit is supplied to the second circuit so that a decrease ei voltage generated by the flow of a through current through the second circuit is caused to be suppressed even if that Source potential to be supplied to the first circuit, he low, and thereby the second circuit can operate stably.

Eine integrierte Halbleiterschaltung nach einer Ausführungsform der Erfindung weist ein Betriebsmittel auf, das als Eingabesignale ein Abschneide-Freigabesignal, das anzeigt, ob die Zufuhr des Stromquellpotentials der ersten Schaltung abgeschnitten werden kann oder nicht, genauso wie ein Signal, das von der ersten Schal tung der zweiten Schaltung zuzuführen ist, verwendet. Z. B. weist es eine Erkennungsschaltung auf, die ein Abschneide-Freigabesignal ausgibt, wenn sie erkennt, daß ein Stromquellenpotential, das der ersten Schaltung zuzuführen ist, abgeschnitten wird. Die Erken nungsschaltung kann so aufgebaut sein, daß sie das Abschneide- Freigabesignal auf "L" zuführt, wenn das Stromquellenpotential sich erniedrigt, und das Betriebsmittel kann eine ODER-Schaltung sein, die ein invertiertes Signal des Abschneide-Freigabesignals empfängt. Die ODER-Schaltung liefert "H", außer wenn beide empfan genen Signale auf "L" sind. Dementsprechend ist die Ausgabe der ODER-Schaltung auf "H" festgelegt, selbst wenn das von der ersten Schaltung an die zweite Schaltung gesendete Signal einen schweben den Zustand erreicht.A semiconductor integrated circuit according to one embodiment The invention has a resource that acts as input signals a cut-off enable signal indicating whether the supply of the Current source potential of the first circuit are cut off may or may not, just like a signal from the first scarf device is to be supplied to the second circuit. For example, points there is a detection circuit that has a clipping enable signal outputs when it detects that a power source potential that the is to be fed to the first circuit, is cut off. The Erken voltage circuit can be constructed in such a way that it Enables signal to "L" when the power source potential lowers, and the equipment can be an OR circuit be an inverted signal of the clipping enable signal receives. The OR circuit returns "H" unless both are received signals are at "L". Accordingly, the output of the OR circuit set to "H" even if that is from the first Circuit sent to the second circuit signal hover reached the state.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:Further features and advantages of the invention result from the description of exemplary embodiments with reference to the figures. From the figures show:

Fig. 1 eine schematische Ansicht, die die Struktur eines Beispiels einer integrierten Halbleiterschaltung, die eine Mehrzahl von Stromquellen verwendet, zeigt; Fig. 1 is a schematic view showing the structure of an example of a semiconductor integrated circuit using a plurality of current sources;

Fig. 2 ein Schaltbild, das ein spezifisches Beispiel zeigt, das sich auf eine Ausgabeschnittstelle und eine Eingabeschnittstelle, die in Fig. 1 gezeigt sind, bezieht; FIG. 2 is a circuit diagram showing a specific example related to an output interface and an input interface shown in FIG. 1;

Fig. 3 ein Schaltbild, das ein Beispiel der in Fig. 1 ge zeigten Ausgabeschnittstelle und Eingabeschnitt stelle zeigt; Fig. 3 is a circuit diagram showing an example of the output interface and input interface shown in Fig. 1;

Fig. 4 ein Zeitablaufdiagramm, das die Änderungen der Po tentiale und Ströme in dem Fall, in dem ein Strom von der ersten Stromquelle abgeschnitten wird, zeigt; Fig. 4 is a timing chart showing the changes in potentials and currents in the case where a current is cut off from the first current source;

Fig. 5 ein Schaltbild, das zur Erläuterung die Hauptstruktur einer integrierten Halbleiterschaltung zeigt, die keine Ausführungsform der der Erfindung ist; Fig. 5 is a circuit diagram showing for explanation the main structure of a semiconductor integrated circuit which is not an embodiment of the invention;

Fig. 6A ein Schaltbild, das eine Struktur einer Aus führungsform der integrierten Halbleiterschaltung zeigt; und Fig. 6A is a circuit diagram, the guide form a structure of a From shows the semiconductor integrated circuit; and

Fig. 6B ein Schaltbild, das eine Modifikation der Ausfüh rungsform aus Fig. 6A zeigt. Fig. 6B is a circuit diagram showing a modification of the embodiment of Fig. 6A.

Fig. 5 ist ein Schaltbild das zur Erläuterung die Hauptstruktur einer integrier ten Halbleiterschaltung, die keine Ausführungsform der Erfindung ist, zeigt. Ein Signal 7, das von einer internen Schaltung 2a (z. B. eine CPU) einer Elementgruppe 2 eines ersten Stromsystems, die mit einer ersten Stromquelle VCC verbunden ist, zugeführt wird, wird einer Ausgabeschnittstelle 4a, die von einem Inverter gebildet wird, zugeführt. Das durch die Ausgabeschnittstelle 4a invertierte und verstärkte Signal wird einem Gatter 8, das von einem Inverter gebildet wird, zugeführt. Das durch das Gatter 8 gesandte Signal wird als ein Ausgabesignal 5a der Elementgruppe 2 des ersten Stromsystems an eine interne Schaltung 3a (z. B. ein RAM) einer Elementgruppe 3 eines zweiten Stromsystems, die mit einer zweiten Stromquelle VDD verbunden ist, zugeführt. Die Struktur der Ausga beschnittstelle 4a und des Gatters 8 sind dieselben wie die in Fig. 3 gezeigten. Insbesondere sind ein p-Kanal-FET und ein n-Ka nal-FET in dieser Reihenfolge zwischen die erste Stromquelle VCC und die Masse VSS1 geschaltet. Der p-Kanal-FET und der n-Kanal-FET empfangen ein Eingabesignal an ihren Gates, und von der Verbindung zwischen dem p-Kanal-FET und dem n-Kanal-FET wird ein Ausgabesi gnal geliefert. Fig. 5 is a circuit diagram showing the main structure of a semiconductor integrated circuit which is not an embodiment of the invention for explanation. A signal 7 , which is supplied from an internal circuit 2 a (z. B. a CPU) of an element group 2 of a first power system, which is connected to a first power source VCC, becomes an output interface 4 a, which is formed by an inverter , fed. The signal inverted and amplified by the output interface 4 a is fed to a gate 8 , which is formed by an inverter. The signal sent by the gate 8 is supplied as an output signal 5 a of the element group 2 of the first power system to an internal circuit 3 a (e.g. a RAM) of an element group 3 of a second power system, which is connected to a second power source VDD . The structure of the output interface 4 a and the gate 8 are the same as those shown in FIG. 3. In particular, a p-channel FET and an n-channel FET are connected in this order between the first current source VCC and the ground VSS1. The p-channel FET and the n-channel FET receive an input signal at their gates, and an output signal is provided from the connection between the p-channel FET and the n-channel FET.

Bei der derart aufgebauten integrierten Halbleiterschaltung wird, vergleichbar zu der eingangs beschriebenen Technik, angenommen, daß das Si gnal 7 vor dem Abschneiden des Stroms von der ersten Stromquelle VCC (d. h. während der Strom von dieser zugeführt wird) auf "L" ist. In dem Back-up-Modus zum Ausführen des Back-ups von z. B. dem RAM in der Elementgruppe 3 des zweiten Stromsystems wird die erste Stromquelle VCC abgeschaltet, so daß sich ihr Potential ernied rigt. Bevor die erste Stromquelle VCC abgeschaltet wird, ist das Signal 7 auf "L", so daß der p-Kanal-FET der Ausgabeschnittstelle 4a AN und der n-Kanal-FET AUS ist. Darum gibt die Ausgabeschnitt stelle 4a ein Potential der ersten Stromquelle VCC an das Gatter 8 aus. Derart wird "H" ausgegeben. Dadurch wird das Massepotential (VSS1) als Ausgabesignal 5a von dem Gatter 8 ausgegeben.In the semiconductor integrated circuit constructed in this way, it is assumed, comparable to the technology described at the outset, that the signal 7 is at "L" before the current is cut off from the first current source VCC (ie while the current is being supplied by it). In the back-up mode for performing the back-up of e.g. B. the RAM in element group 3 of the second power system, the first power source VCC is turned off, so that its potential is lowered. Before the first power source VCC is switched off, the signal 7 is at "L", so that the p-channel FET of the output interface 4 a is ON and the n-channel FET is OFF. Therefore, the output interface 4 a outputs a potential of the first current source VCC to the gate 8 . "H" is output in this way. As a result, the ground potential (VSS1) is output as an output signal 5 a from the gate 8 .

Die Schwellspannung Vth des Gatters 8 (CMOS-Inverter) wird durch die folgende Gleichung ausgedrückt:The threshold voltage Vth of the gate 8 (CMOS inverter) is expressed by the following equation:

Dementsprechend, selbst wenn die erste Stromquelle VCC danach ab geschaltet wird und sich das Potential der ersten Stromquelle VCC erniedrigt, ändert sich das Niveau des Ausgabesignals 5a, das sich entsprechend der Erniedrigung des Potentials der ersten Strom quelle VCC in der eingangs beschriebenen Technik ändert, nicht und bleibt auf "L". Dadurch fließt kein Durchgangsstrom in der Elementgruppe 3 des zweiten Stromsystems.Accordingly, even if the first current source VCC is then switched off and the potential of the first current source VCC lowers, the level of the output signal 5 a changes, which changes in accordance with the lowering of the potential of the first current source VCC in the technique described above, not and remains at "L". As a result, no through current flows in element group 3 of the second current system.

Die in Fig. 5 gezeigte Struktur kann leicht durch eine Modifika tion erreicht werden, bei der die Eingabeschnittstelle 6a, die bei der in Fig. 2 gezeigten Struktur mit der zweiten Stromquelle VDD verbunden ist, mit der ersten Stromquelle VCC verbunden wird, so daß sie als das Gatter 8 verwendet werden kann. Darum sind keine zusätzlichen neuen Steuersignale und Elemente nötig. Es wird nur eine Änderung der Verbindungen benötigt.The structure shown in FIG. 5 can easily be achieved by a modification in which the input interface 6 a, which in the structure shown in FIG. 2 is connected to the second current source VDD, is connected to the first current source VCC, so that it can be used as the gate 8 . Therefore no additional new control signals and elements are necessary. You only need to change the connections.

Im folgenden werden Ausführungsformen der Erfindung unter Bezug nahme auf die Figuren beschrieben.In the following, embodiments of the invention are referenced take described on the figures.

Embodiment 1

Fig. 6A ist ein Schaltbild, das eine Struktur einer inte grierten Halbleiterschaltung nach einer Ausführungsform der Erfindung zeigt. Diese Ausführungsform ist mit einem Steuer mittel 10 vorgesehen, das der in Fig. 5 gezeigten Ausgabeschnitt stelle 4a vorhergehend angeordnet ist. Das Steuermittel 10 weist eine ODER-Schaltung auf, die als Eingabesignale das Signal 7 und ein invertiertes Signal des Steuersignals 9 empfängt. Ein Ausgabe signal des Steuermittels 10 wird der Ausgabeschnittstelle 4a zuge führt, von der ein Ausgabesignal als das Ausgabesignal 5a der Elementgruppe 2 des ersten Stromsystems der Eingabeschnittstelle 6a der Elementgruppe 3 des zweiten Stromsystems zugeführt wird. Das Steuersignal 9 zeigt die Erkennung einer Erniedrigung des Po tentials der ersten Stromquelle VCC als Reaktion auf ein Ausgabe signal einer Erkennungsschaltung, die das Ausgabepotential der Stromquelle VCC erkennt, an, oder es zeigt die Möglichkeit der Er niedrigung des Potentials der ersten Stromquelle VCC an. Die Er kennungsschaltung kann extern oder in der Elementgruppe 3 des zweiten Stromsystems vorgesehen sein. Fig. 6A is a circuit diagram showing a structure of an inte grated semiconductor circuit according to one embodiment of the invention. This embodiment is provided with a control means 10 , which is the output interface shown in Fig. 5 4 a previously arranged. The control means 10 has an OR circuit which receives the signal 7 and an inverted signal of the control signal 9 as input signals. An output signal of the control means 10 is fed to the output interface 4 a, from which an output signal as the output signal 5 a of the element group 2 of the first power system is fed to the input interface 6 a of the element group 3 of the second power system. The control signal 9 indicates the detection of a lowering of the potential of the first current source VCC in response to an output signal of a detection circuit which detects the output potential of the current source VCC, or it indicates the possibility of lowering the potential of the first current source VCC. The detection circuit can be provided externally or in element group 3 of the second power system.

In jedem Fall ist das Steuersignal 9 so eingestellt, daß es "H" ist, während das Potential der ersten Stromquelle VCC "H" ist, und daß es "L" erreicht, wenn das Potential der ersten Stromquelle VCC sich von "H" erniedrigt. Darum ist, wenn der Strom AN ist, das Si gnal 7 auf "L" und das Steuersignal 9 auf "H", so daß das Steuer mittel 10 ein Signal auf "L" an die Eingabeschnittstelle 4a lie fert. Darum ist das Ausgabesignal 5a auf "H".In any case, the control signal 9 is set to be "H" while the potential of the first current source VCC is "H" and to reach "L" when the potential of the first current source VCC decreases from "H" . Therefore, when the current is ON, the signal 7 is at "L" and the control signal 9 is at "H", so that the control means 10 produces a signal at "L" at the input interface 4 a. Therefore, the output signal 5 a is "H".

Wenn die erste Stromquelle VCC abgeschaltet ist, erreicht das Steuersignal 9 "L" aufgrund einer Erniedrigung des Potentials der ersten Stromquelle VCC. Dadurch liefert das Steuermittel 10 "H" unabhängig von dem Signal 7. Darum ändert sich das Ausgabesignal 5a in "L". When the first current source VCC is switched off, the control signal 9 reaches "L" due to a lowering of the potential of the first current source VCC. As a result, the control means 10 delivers “H” independently of the signal 7 . Therefore, the output signal 5 a changes to "L".

Dadurch ändert sich das Ausgabesignal 5a, das von der Ausgabe schnittstelle 4a ausgegeben wird, gleichzeitig mit der Erniedri gung des Potentials der ersten Stromquelle VCC von "H" auf "L". Dieses reduziert einen Zeitraum, während dem das Signal auf "H" in dem schwebenden Zustand als das Ausgabesignal 5a ohne Änderung ausgegeben wird, wie es bei der eingangs beschriebenen Technik getan wird, extrem. Wie oben beschrieben ist, ist diese Ausführungsform so aufgebaut, daß das Ausgabesignal 5a immer auf "L" ist, während sich das Potential der ersten Stromquelle VCC erniedrigt. Dadurch ist es möglich, den Durchgangsstrom in der Eingabeschnittstelle 6a zu reduzieren, ohne die Struktur der Elemente der Elementgruppe 3 des zweiten Stromsystems zu ändern.As a result, the output signal 5 a, which is output from the output interface 4 a, changes simultaneously with the lowering of the potential of the first current source VCC from "H" to "L". This extremely reduces a period of time during which the signal at "H" in the floating state is output as the output signal 5 a without change, as is done in the technique described at the beginning. As described above, this embodiment is constructed so that the output signal 5 a is always at "L" while the potential of the first current source VCC lowers. This makes it possible to reduce the through current in the input interface 6 a without changing the structure of the elements of element group 3 of the second current system.

Fig. 6B ist ein Schaltbild, das eine Modifikation der Ausführungs form aus Fig. 6A zeigt. Das Steuermittel 10 weist eine Inverter schaltung 10a, die das Steuersignal 9 empfängt und eine NOR-Schal tung 10b, die das Signal 7 und das Ausgabesignal der Inverter schaltung 10a empfängt, auf. Die Ausgabeschnittstelle 4a, die in Fig. 6A gezeigt ist, ist weggelassen. Dieser Aufbau erlaubt eine einfachere Herstellung als der in Fig. 6A gezeigt. Bei diesem Auf bau wird der Durchgangsstrom vergleichbar reduziert. Fig. 6B is a circuit diagram showing a modification of the embodiment of Fig. 6A. The control means 10 comprises an inverter circuit 10a, which receives the control signal 9 and a NOR-TIC 10 b, the circuit 7, the signal and the output signal of the inverter 10 receives a, on. The output interface 4 a, which is shown in Fig. 6A, is omitted. This structure allows a simpler manufacture than that shown in Fig. 6A. In this construction, the through current is reduced in a comparable manner.

Bei der Ausführungsform kann eine solche Struktur ver wendet werden, daß die erste und die zweite Stromquelle VCC und VDD von derselben Stromquelle gebildet werden und unabhängig von einander zum Zuführen des Quellpotentials gesteuert werden.In the embodiment, such a structure can be used be used that the first and second power sources VCC and VDD are formed by the same power source and independent of are controlled to supply the source potential.

Claims

1. Integrated semiconductor circuit in which a signal ( 5 a) from a first circuit ( 2 ) is applied to a second circuit ( 3 ) and a source potential (V _CC , V _DD ) independently of the first circuit ( 2 ) or the second circuit ( 3 ), characterized in that it has a cut-off enable signal output means for supplying a cut-off enable signal ( 9 ) which indicates that the current source potential (V _CC ) for the first circuit ( 2 ) is or can be cut off, and an operating means ( 10, 4 a, 9 ) for receiving a signal ( 7 ), which is to be fed to the second circuit ( 3 ) from the first circuit ( 2 ), and the cut-off release signal ( 9 ), an output signal ( 5 a) of the equipment ( 10, 4 a, 9 ) is an output signal of the first circuit ( 2 ).

2. Integrated semiconductor circuit according to claim 1, characterized in that the cut-off enable signal output means is a detection circuit which detects that the current source potential (V _CC ), which is supplied to the first circuit ( 2 ) is cut off.

3. A semiconductor integrated circuit as claimed in claim 1 or 2, characterized by a CPU which supplies the cut-off enable signal ( 9 ) based on a signal which is supplied from outside.

4. Integrated semiconductor circuit according to claim 2 or 3, characterized in that
that the detection circuit outputs the cut-off enable signal ( 9 ) to "L" when the power source potential (V _CC ) supplied to the first circuit ( 2 ) changes, and
that the operating means is an OR circuit ( 10 , 10 b), which an inverted signal of the cut-off enable signal ( 9 ) is supplied.